CN115996572B - 半导体器件和半导体存储器 - Google Patents

Abstract

本公开提供一种半导体器件和半导体存储器，包括衬底、位于衬底上的反熔丝单元和缓冲器。反熔丝单元包括一个选择晶体管和一个反熔丝管，且选择晶体管和反熔丝管串联，缓冲器包括偶数个串联的反相器，缓冲器的输入端连接反熔丝管的一个电极，缓冲器的输出端连接衬底，缓冲器的用于调节选择晶体管的体电位。

Description

半导体器件和半导体存储器

技术领域

本公开涉及但不限定于一种半导体器件和半导体存储器。

背景技术

随着半导体工艺的微小化以及复杂度的提高，半导体芯片变得更容易受到各种缺陷或杂质的影响，而半导体芯片中的任一元件（例如晶体管、二极管等）失效，往往导致整个芯片的缺陷。

为了解决这一问题，在半导体芯片中引入反熔丝（Anti-Fuse）单元，以提高半导体芯片的成品率。反熔丝单元作为半导体芯片中的保护结构，用于在半导体芯片内检测到元件失效后通过击穿反熔丝单元，开启备用电路修复失效电路或调整一些参数等。

因此，对于反熔丝单元的击穿成功率的提高是一个半导体芯片的改进方向。

发明内容

本公开提供一种半导体器件，包括：

衬底；

位于衬底上的反熔丝单元，反熔丝单元包括一个选择晶体管和一个反熔丝管串联；

缓冲器，缓冲器的输入端连接反熔丝管的一个电极，缓冲器的输出端连接衬底，用于调节选择晶体管的体电位；

其中，缓冲器包括偶数个反相器串联。

在一些示例中，两个反熔丝单元构成一个反熔丝单元组，一个反熔丝单元组包括第一反熔丝单元和第二反熔丝单元，多个反熔丝单元组在第一方向和第二方向上排列构成反熔丝阵列，第一方向与第二方向相互垂直；

第一反熔丝单元包括第一选择晶体管和第一反熔丝管，第一选择晶体管包括第一源漏端和第二源漏端，第一反熔丝管包括第一电极和第二电极，第一选择晶体管通过第一源漏端与第一反熔丝管的第二电极串联；

第二反熔丝单元包括第二选择晶体管和第二反熔丝管，第二选择晶体管包括第三源漏端和第四源漏端，第二反熔丝管包括第三电极和第四电极，第二选择晶体管通过第四源漏端与第二反熔丝管的第三电极串联。

在一些示例中，半导体器件还包括沿第一方向延伸的位线，位线与反熔丝单元组相连。

在一些示例中，位线通过第一选择晶体管的第二源漏端与第一反熔丝单元相连，且位线还通过第二选择晶体管的第三源漏端与第二反熔丝单元相连。

在一些示例中，衬底还包括反熔丝有源区和体有源区；

反熔丝有源区位于反熔丝单元组所在的部分衬底，体有源区位于反熔丝阵列中在第一方向上排列的两个相邻的反熔丝单元组之间，即体有源区位于在第一方向上排列的两个相邻的反熔丝有源区之间，且缓冲器的输出端通过体有源区与该两个相邻的反熔丝有源区连接。

在一些示例中，缓冲器包括串联的第一反相器和第二反相器，第一反相器包括第一PMOS管和第一NMOS管，第二反相器包括第二PMOS管和第二NMOS管。

在一些示例中，缓冲器的输入端为连接第一PMOS管的栅极和第一NMOS管的栅极，缓冲器的输出端为连接第二PMOS管和第二NMOS管的共用源漏端，第一PMOS管和第一NMOS管的共用源漏端连接第二PMOS管的栅极和第二NMOS管的栅极。

在一些示例中，第一PMOS管和第二PMOS管的非共用源漏端同连接第一电位，第一NMOS管和第二NMOS管的非共用源漏端同连接第二电位，第一电位高于第二电位。

在一些示例中，缓冲器位于反熔丝阵列的外围。

在一些示例中，位于同一行沿第二方向排列的反熔丝单元组上还具有第一选择线、第一控制线、第二选择线和第二控制线；

第一选择线连接同一行沿第二方向排列的第一反熔丝单元中的第一选择晶体管的栅极；

第一控制线连接同一行沿第二方向排列的第一反熔丝单元中的第一反熔丝管的第一电极；

第二选择线连接同一行沿第二方向排列的第二反熔丝单元中的第二选择晶体管的栅极；

第二控制线连接同一行沿第二方向排列的第二反熔丝单元中的第二反熔丝管的第四电极。

在一些示例中，缓冲器的输入端连接两个相邻的反熔丝单元组中第一反熔丝单元组上的第二控制线以及第二反熔丝单元组上的第一控制线。

在一些示例中，位于体有源区上还具有连接缓冲器的输出端的第一连接线；第一连接线通过第一接触栓塞连接体有源区。

在一些示例中，体有源区沿第二方向上延伸，缓冲器的输出端通过体有源区与同一行沿第二方向排列的反熔丝有源区连接。

在一些示例中，反熔丝单元包括：第一掺杂区、第二掺杂区、第三掺杂区、第一栅极、第二栅极、第三栅极以及第四栅极；

第一掺杂区、第二掺杂区和第三掺杂区均位于反熔丝有源区内部，第一栅极、第二栅极、第三栅极和第四栅极均位于反熔丝有源区表面；

第一掺杂区和第二掺杂区位于第二栅极两侧，第一栅极位于第一掺杂区远离第二栅极的一侧；第一栅极和第一掺杂区构成第一反熔丝管，第二栅极、第一掺杂区以及第二掺杂区构成第一选择晶体管；

第三栅极位于第二掺杂区远离第二栅极的一侧，第三掺杂区位于第三栅极远离第二掺杂区的一侧，第四栅极位于第三掺杂区远离第三栅极的一侧；第三栅极、第二掺杂区以及第三掺杂区构成第二选择晶体管，第四栅极和第三掺杂区构成第二反熔丝管。

本公开提供一种半导体存储器，包括上述示例所涉及的半导体器件。

本公开提供的半导体器件和半导体存储器，包括衬底、位于衬底上的反熔丝单元和位于衬底上的缓冲器。反熔丝单元包括一个选择晶体管和一个反熔丝管，且选择晶体管和反熔丝管串联，缓冲器包括偶数个反相器串联，缓冲器的输入端连接反熔丝管的一个电极，缓冲器的输出端连接衬底，用于根据反熔丝管的电极电压调节选择晶体管的体电位，通过调节选择晶体管的体电位实现调节选择晶体管的阈值电压，进而调节选择晶体管的沟道电阻，调节选择晶体管上的压降和反熔丝管的压降，保证反熔丝管中栅绝缘层的被击穿，提高反熔丝单元的数据写入准确率。即使在通过减少半导体器件在第二方向上的尺寸减少半导体器件的芯片面积时，仍能保证数据成功写入反熔丝单元中。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。

图1为一种反熔丝阵列的电路原理图；

图2为图1所示的反熔丝阵列的版图；

图3为图1所示的反熔丝阵列中一个反熔丝单元组的剖面图；

图4为本申请一示例提供的半导体器件的电路原理图；

图5为图4所示半导体器件的版图；

图6为图4所示半导体器件中缓冲器的电路原理图；

图7为图4所示半导体器件部分结构的剖面图。

附图标记：

10、衬底；101、第一掺杂区；102、第二掺杂区；103、第三掺杂区；104、隔离区；105、第一接触栓塞；106、第二接触栓塞；131、反熔丝有源区；132、体有源区；301、第一控制线；302、第一选择线；303、第二选择线；304、第二控制线；305、第一连接线；306、第二连接线；307、第三连接线；308、第四连接线；309、第五连接线；310、第六连接线；311、第七连接线；312、第八连接线；100、反熔丝单元组；110、第一反熔丝单元；120、第二反熔丝单元；200、缓冲器；210、第一反相器；220、第二反相器；F1、第一反熔丝管；F2、第二反熔丝管；X1、第一选择晶体管；X2、第二选择晶体管；FG1、第一栅极；XG1、第二栅极；XG2、第三栅极；FG2、第四栅极；V、第一方向；H、第二方向；BL、位线。

通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与本公开的一些方面相一致的装置和方法的例子。

在本公开的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本公开的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本实施例的描述中，需要说明的是，若出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该产品使用时惯常摆放的方位或位置关系，仅是为了便于描述和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本的限制。

如图1所示，一种反熔丝阵列包括多个反熔丝单元组100。每个反熔丝单元组100包括两个反熔丝单元，标记为第一反熔丝单元110和第二反熔丝单元120。

第一反熔丝单元110包括第一反熔丝管F1和第一选择晶体管X1。第二反熔丝单元120包括第二反熔丝管F2和第二选择晶体管X2。第一反熔丝管F1设有第一电极和第二电极，第二反熔丝管F2设有第三电极和第四电极，第一选择晶体管X1设有第一源漏端、第二源漏端和栅极。第二选择晶体管X2设有第三源漏端、第四源漏端和栅极。第一反熔丝管F1的第二电极与第一选择晶体管X1的第一源漏端连接，第一反熔丝管F1的第一电极连接第一控制线301，第一选择晶体管X1的栅极连接第一选择线302。第一选择晶体管X1的第二源漏端与第二选择晶体管X2的第三源漏端连接，第二选择晶体管X2的第三源漏端还连接位线BL，第二选择晶体管X2的栅极连接第二选择线303，第二选择晶体管X2的第四源漏端连接第二反熔丝管F2的第三电极，第二反熔丝管F2的第四电极连接第二控制线304。

通过第一控制线301、第一选择线302和位线BL向第一反熔丝单元110中写入数据或者读出数据，通过第二控制线304、第二选择线303和位线BL向第二反熔丝单元120中写入数据或者读出数据。下面以同一反熔丝单元组100中第一反熔丝单元110为选中的反熔丝单元，该反熔丝单元组100中第二反熔丝单元120为未选中的反熔丝单元为例，说明写入数据和读出数据的过程。

在写入数据时，让位线BL上电压为0V，通过第一选择线302向第一选择晶体管X1的栅极施加开启电压，使第一选择晶体管X1导通，开启电压通常在1.1V~3V之间，保证第一选择晶体管X1不被击穿或者损伤。通过第一控制线301向第一反熔丝管F1的第一电极施加击穿电压，通常在5.5V~6V之间，使第一反熔丝管F1中栅绝缘层被击穿，第一反熔丝管F1的电阻显著下降，实现数据写入。

为了避免未选中的第二反熔丝单元120也写入数据，通过第二选择线303向第二选择晶体管X2的栅极施加负电压，通过第二控制线304向第二反熔丝管F2的第四电极施加0V电压，保证未选中的第二反熔丝单元120中第二选择晶体管X2处于关闭状态。

在读出数据时，通过第一控制线301向第一反熔丝管F1的第一电极施加0V电压，通过第一选择线302向第一选择晶体管X1的栅极施加开启电压，使第一选择晶体管X1导通。让位线BL上电压为1V，读取位线BL上电流大小，根据位线BL上电流大小判断第一反熔丝管F1是否被击穿。

更具体地，在读取数据时，将读取到的位线BL上电流与参考阈值比较，位线BL上电流大于或等于参考阈值时，说明第一反熔丝管F1已经击穿，反熔丝单元存储数据为“1”。当读取到的位线BL上电流小于参考阈值，说明第一反熔丝管F1未击穿，反熔丝单元存储数据为“0”。

图2为图1所示的反熔丝阵列的版图，图3图1所示的反熔丝阵列中的一个反熔丝单元组100的剖面图。如图2所示，在衬底内设置有多个反熔丝有源区131和一个环形的体有源区132。环形的体有源区132包围反熔丝有源区131，反熔丝有源区131在第一方向V上间隔排列，在第二方向H上也间隔排列。第一方向V和第二方向H为相互垂直的两个方向。在每个反熔丝有源区131上布置有一个反熔丝单元组100，在每个反熔丝单元组100的上方布置有第一控制线301、第二控制线304、第一选择线302、第二选择线303以及位线BL。第一控制线301、第二控制线304、第一选择线302和第二选择线303均沿第二方向H延伸。位线BL沿第一方向V延伸。

如图3所示，两个反熔丝有源区131之间设有隔离区104，在每个反熔丝有源区131内设置有第一掺杂区101、第二掺杂区102以及第三掺杂区103。在每个反熔丝有源区131的表面设置有第一栅极FG1、第二栅极XG1、第三栅极XG2以及第四栅极FG2。在反熔丝有源区131和第一栅极FG1之间设有第一栅绝缘层111。在反熔丝有源区131和第二栅极XG1之间设有第二栅绝缘层112。在反熔丝有源区131和第三栅极XG2之间设有第三栅绝缘层113。在反熔丝有源区131和第四栅极FG2之间设有第四栅绝缘层114。

第一掺杂区101和第二掺杂区102位于第二栅极XG1的两侧，第一栅极FG1位于第一掺杂区101远离第二栅极XG1的一侧。第一掺杂区101和第一栅极FG1形成第一反熔丝管F1。第一栅极FG1作为第一反熔丝管的第一电极。第一掺杂区101、第二掺杂区102和第二栅极XG1形成第一选择晶体管X1。第一反熔丝管F1和第一选择晶体管X1共用第一掺杂区101，实现第一反熔丝管F1的第二电极和第一选择晶体管X1的第一源漏端连接。

第三栅极XG2位于第二掺杂区102远离第二栅极XG1的一侧，第三掺杂区103域位于第三栅极XG2远离第二掺杂区102的一侧，第四栅极FG2位于第三掺杂区103远离第三栅极XG2的一侧。第三栅极XG2、第二掺杂区102和第三掺杂区103形成第二选择晶体管X2，第四栅极FG2和第三掺杂区103形成第二反熔丝管F2。第一选择晶体管X1和第二选择晶体管X2共用第二掺杂区102，实现第一选择晶体管X1的第二源漏端和第二选择晶体管X2的第三源漏端连接。第二反熔丝管F2和第二选择晶体管X2共用第三掺杂区103，实现第二反熔丝管F2的第三电极和第一选择晶体管X1的第四源漏端连接。第四栅极FG2作为第二反熔丝管F2的第四电极。

在第二掺杂区102的上方设有第二接触栓塞106，第二接触栓塞106上方设有位线BL，位线BL通过第二接触栓塞106与第一选择晶体管X1的第二源漏端连接，位线BL通过第二接触栓塞106与第二选择晶体管X2的第三源漏端连接。

继续参考图2，由于向第一反熔丝单元110中写入数据是通过击穿第一反熔丝管F1中栅绝缘层，通过减少第一选择晶体管X1在第二方向H上的宽度，以减少反熔丝阵列的芯片面积时，第一选择晶体管X1的沟道电阻增大，第一选择晶体管X1上的分压变大，使得第一反熔丝管F1两端的分压变小，削弱了用于击穿第一反熔丝管F1中栅绝缘层的能量，向第一反熔丝单元110中写入数据的难度增加，导致向第一反熔丝单元110中写入数据的成功率下降。

也就是，若通过减少反熔丝阵列在第二方向H的尺寸减少芯片面积时，会使反熔丝阵列的写入数据的成功率下降。

本公开实施例的一些方面涉及上述考虑。以下结合本公开的一些实施例对方案进行示例介绍。

图4为本公开一实施例提供的半导体器件的电路示意图。图5为图4所示半导体器件的版图。如图4和图5所示，半导体器件包括衬底（图未示出）、位于衬底上的多个反熔丝单元组100以及位于衬底上的多个缓冲器200。多个反熔丝单元组100在第一方向V和第二方向H上排列构成反熔丝阵列，第一方向V与第二方向H相互垂直。图4中仅示出2×2的反熔丝阵列，图5中示出3×5的反熔丝阵列。

如图4所示，每个反熔丝单元组100包括两个反熔丝单元，将两个反熔丝单元记为第一反熔丝单元110和第二反熔丝单元120，下面以其中第一反熔丝单元110为例说明。第一反熔丝单元110包括第一选择晶体管X1和第一反熔丝管F1。第一选择晶体管X1包括第一源漏端、第二源漏端以及栅极，第一反熔丝管F1包括第一电极和第二电极，第一反熔丝管F1的第二电极连接第一选择晶体管X1的第一源漏端，以实现第一选择晶体管X1和第一反熔丝管F1串联连接。

每个第一反熔丝单元110对应一个缓冲器200，缓冲器200包括输入端和输出端，缓冲器200的输入端连接第一反熔丝管F1的一个电极，缓冲器200的输出端连接衬底，缓冲器200用于调节第一选择晶体管X1的体电位。

更具体地，缓冲器200用于在第一反熔丝管F1的电极电位大于或等于调节阈值时抬高第一选择晶体管X1的体电位。缓冲器200用于在第一反熔丝管F1的电极电位小于调节阈值时降低第一选择晶体管X1的体电位。调节阈值根据击穿第一反熔丝管F1的栅绝缘层所需电压确定。

在向第一反熔丝单元110中写入数据时，需要向第一反熔丝管F1的第一电极施加击穿电压，在第一选择晶体管X1的栅极施加开启电压，并使第一选择晶体管X1的第二源漏端的电压为0V。此时，第一反熔丝管F1的电极电压大于调节阈值，缓冲器200抬高第一选择晶体管X1的体电位，降低第一选择晶体管X1的阈值电压，降低第一选择晶体管X1的沟道电阻，降低选第一选择晶体管X1上的压降，使第一反熔丝管F1上压降更大，有利于击穿第一反熔丝管F1内栅绝缘层，提高数据写入的成功率。即使在通过减少半导体器件在第二方向H上的尺寸减少半导体器件的芯片面积时，仍能保证数据成功写入反熔丝单元中。

继续参考图4，第二反熔丝单元120包括第二选择晶体管X2和第二反熔丝管F2，第二选择晶体管X2包括第三源漏端、第四源漏端以及栅极，第二反熔丝管F2包括第三电极和第四电极。第二选择晶体管X2的第四源漏端与第二反熔丝管F2的第三电极连接，实现第二选择晶体管X2和第二反熔丝管F2的串联连接。第一选择晶体管X1的第二源漏端和第二选择晶体管X2的第三源漏端连接。

每个第二反熔丝单元120对应一个缓冲器200，缓冲器200的输入端连接第二反熔丝管F2的一个电极，缓冲器200的输出端连接衬底，缓冲器200用于调节第二选择晶体管X2的体电位。

更具体地，缓冲器200用于在第二反熔丝管F2的电极电位大于或等于调节阈值时抬高第二选择晶体管X2的体电位。缓冲器200用于在第二反熔丝管F2的电极电位小于调节阈值时降低第二选择晶体管X2的体电位。调节阈值根据击穿第二反熔丝管F2的栅绝缘层所需电压确定。

在向第二反熔丝单元120中写入数据时，需要向第二反熔丝管F2的第四电极施加击穿电压，在第二选择晶体管X2的栅极施加开启电压，并使第二选择晶体管X2的第三源漏端的电压为0V。此时，第二反熔丝管F2的电极电压大于调节阈值，缓冲器200抬高第二选择晶体管X2的体电位，降低第二选择晶体管X2的阈值电压，降低第二选择晶体管X2的沟道电阻，降低选第二选择晶体管X2上的压降，使第二反熔丝管F2上压降更大，有利于击穿第二反熔丝管F2内栅绝缘层，提高数据写入的成功率。即使在通过减少半导体器件在第二方向H上的尺寸减少半导体器件的芯片面积时，仍能保证数据成功写入反熔丝单元中。

在一些示例中，如图4所示，第一反熔丝单元110对应的缓冲器200的输入端与第一反熔丝单元110中第一反熔丝管F1的第一电极连接，由于第一反熔丝管F1的第一电极电压大于反熔丝管的第二电极的电压，在为向第一反熔丝单元110写入数据而在第一反熔丝管F1的第一电极施加击穿电压时，使缓冲器200快速将第一选择晶体管X1的体电位抬高，提升数据写入的成功率。

第二反熔丝单元120对应的缓冲器200的输入端与第二反熔丝单元120中第二反熔丝管F2的第四电极连接，由于第二反熔丝单元120的第四电极的电压大于反熔丝管的第三电极的电压，在为向第二反熔丝单元120写入数据而在第二反熔丝管F2的第四电极施加击穿电压时，使缓冲器200快速将第二选择晶体管X2的体电位抬高，提升数据写入的成功率。

可以根据需求设计缓冲器200的结构，此处以缓冲器200包括偶数个串联的反相器为示例说明。每一级的反相器包括输入端、输出端、第一电源端和第二电源端。每一级的反相器的第一电源端连接第一电源，第一电源的电压为第一电位，每一级的反相器的第二电源端连接第二电源，第二电源的电压为第二电位。第一电位大于第二电位。位于第一级的反相器的输入端作为缓冲器200的输入端，位于第一级的反相器的输出端连接位于第二级的反相器的输入端，位于第二级的反相器的输出端连接位于第三级的反相器的输入端，依次类推，倒数第二级的反相器的输出端连接位于最后一级的反相器的输入端，位于最后一级的反相器的输出端作为缓冲器200的输出端。

下面以第一反熔丝单元110所对应的缓冲器200为例说明。

在第一反熔丝单元110被选中写入数据时，第一反熔丝单元110中第一反熔丝管F1的第一电极的电压为击穿电压，位于第一级的反相器的输入端电压大于或等于调节阈值，经过偶数次非逻辑运算，最后一级的反相器的输出端输出高电平，也就是最后一级的反相器的输出端电压为第一电位。

在第一反熔丝单元110未被选中时，第一反熔丝单元110中第一反熔丝管F1的第一电极的电压为0V，位于第一级的反相器的输入端电压小于调节阈值，经过偶数次非逻辑运算，最后一级的反相器的输出端输出低电平，也就是最后一级的反相器的输出端电压为第二电位。

通过如此设计缓冲器200的结构，实现在向第一反熔丝单元110中写入数据时缓冲器200抬高第一选择晶体管X1的体电位，降低第一选择晶体管X1的阈值电压，降低第一选择晶体管X1的沟道电阻。在没有向第一反熔丝单元110中写入数据时缓冲器200拉低第一选择晶体管X1的体电位。

如图5所示，衬底还包括多个反熔丝有源区131和多个体有源区132，多个反熔丝有源区131在第一方向V和第二方向H上排列，每个反熔丝有源区131内有一反熔丝单元组100。体有源区132位于反熔丝阵列中在第一方向V上排列的两个相邻的反熔丝单元组100之间，即体有源区132位于在第一方向V上排列的两个相邻的反熔丝有源区131之间。

缓冲器200的输出端通过体有源区132与在第一方向V上排列的两个相邻的反熔丝有源区131连接，缓冲器200的输入端与其中一个反熔丝有源区131上的反熔丝单元组100中第二反熔丝管F2的第四电极连接，缓冲器200的输入端与另一个反熔丝有源区131上的反熔丝单元组100中第一反熔丝管F1的第二电极连接。

为了便于描述，将在第一方向V上排列的两个相邻的反熔丝有源区131中的其中一个称为第一反熔丝有源区，将在第一方向V上排列的两个相邻的反熔丝有源区131中的另一个称为第二反熔丝有源区。将第一反熔丝有源区上的反熔丝单元组100称为第一反熔丝单元组，将第二反熔丝有源区上的反熔丝单元组100称为第二反熔丝单元组。第一反熔丝单元组中第二反熔丝单元120和第二反熔丝单元组中第一反熔丝单元110共用一个缓冲器200。

在向第一反熔丝单元组中第二反熔丝单元120中写入数据时，缓冲器200的输入端的电压大于调节阈值，缓冲器200的输出端的电压为第一电位，缓冲器200通过位于第一反熔丝有源区和第二反熔丝有源区之间的体有源区132抬高第一反熔丝单元组中的第二反熔丝单元120的第二选择晶体管X2的体电位，以提高数据写入第一反熔丝单元组中的第二反熔丝单元120的成功率。此时，缓冲器200还可以通过位于第一反熔丝有源区和第二反熔丝有源区之间的体有源区132抬高第二反熔丝单元组中的第一反熔丝单元110的第一选择晶体管X1的体电位，由于第二反熔丝单元组中的第一反熔丝单元110没有被选中，不考虑对其影响。

在向第二反熔丝单元组中第一反熔丝单元110中写入数据时，缓冲器200的输入端的电压大于调节阈值，缓冲器200的输出端的电压为第一电位，缓冲器200通过位于第一反熔丝有源区和第二反熔丝有源区之间的体有源区132抬高第二反熔丝单元组中的第一反熔丝单元110的第一选择晶体管X1的体电位，以提高数据写入第二反熔丝单元组中的第一反熔丝单元110的成功率。此时，缓冲器200还可以通过位于第一反熔丝有源区和第二反熔丝有源区之间的体有源区132抬高第一反熔丝单元组中的第二反熔丝单元120的第二选择晶体管X2的体电位，由于第一反熔丝单元组中的第二反熔丝单元120没有被选中，不考虑对其影响。

通过在沿第一方向V上排列的两个相邻的反熔丝有源区131之间设置体有源区132，缓冲器200的输出端可以通过体有源区132与位于该体有源区132两侧的反熔丝有源区131连接，调节反熔丝有源区131上的反熔丝单元中选择晶体管的阈值电压，调节选择晶体管的沟道电阻，避免由于调节整个反熔丝阵列中所有选择晶体管的沟道电阻而引入错误写入的问题，提高数据写入的准确率，还可以降低半导体器件的功率损耗。

如图5所示，半导体器件还包括多个沿第一方向V延伸的位线BL，在每一列沿第一方向V上排列的反熔丝单元组100上布置有一个位线BL，位线BL与位于位线BL下方的反熔丝单元组100相连。更具体地，位线BL与第一反熔丝单元110相连，位线BL还与第二反熔丝单元120相连。位线BL与第一选择晶体管X1的第二源漏端连接，实现位线BL与第一反熔丝单元110相连。位线BL与第二选择晶体管X2的第三源漏端连接，实现位线BL与第二反熔丝单元120相连。

半导体器件还包括多个第一选择线302、第二选择线303、第一控制线301和第二控制线304。位于同一行沿第二方向H排列的反熔丝单元组100上布置有一个第一选择线302、一个第一控制线301、一个第二选择线303和一个第二控制线304。第一控制线301连接同一行沿第二方向H排列的第一反熔丝单元110中的第一反熔丝管F1的第一电极。第一选择线302连接同一行沿第二方向H排列的第一反熔丝单元110中的第一选择晶体管X1的栅极。第二选择线303连接同一行沿第二方向H排列的第二反熔丝单元120中的第二选择晶体管X2的栅极。第二控制线304连接同一行沿第二方向H排列的第二反熔丝单元120中的第二反熔丝管F2的第四电极。

缓冲器200的输入端连接两个相邻的反熔丝单元组100中第一反熔丝单元组上的第二控制线304以及第二反熔丝单元组上的第一控制线301。通过如此设置，实现缓冲器200的输入端与第一反熔丝单元组中第二反熔丝管F2的第四电极连接，缓冲器200的输入端与第二反熔丝单元组中第一反熔丝管F1的第一电极连接。

缓冲器200的输出端连接位于两个相邻的反熔丝单元组100之间的体有源区132，更具体地，体有源区132上还具有第一连接线305，第一连接线305通过第一接触栓塞（图未示出）连接位于下方的体有源区132，缓冲器200的输出端与第一连接线305连接。通过如此设置，实现缓冲器200的输出端与体有源区132连接，进一步缓冲器200通过体有源区132与在第一方向V上排列的两个相邻的反熔丝有源区131连接。

在一些示例中，体有源区132沿第二方向H上延伸，缓冲器200的输出端通过体有源区132与同一行沿第二方向H排列的反熔丝有源区131连接。通过如此设置，同一行沿第二方向H排列的反熔丝单元组100中第一反熔丝单元110共用同一缓冲器200，减少半导体器件的芯片面积。

在向反熔丝阵列中某一第一反熔丝单元110写入数据时，向连接第一反熔丝单元110中第一选择晶体管X1的栅极的第一选择线302上施加开启电压，向连接第一反熔丝单元110中第一反熔丝管F1的第一电极的第一控制线301上施加击穿电压，向连接第一反熔丝单元110中第一选择晶体管X1的第二源漏端的位线BL上施加0V电压。连接第一控制线301的缓冲器200输入端电压大于调节阈值，则缓冲器200会使缓冲器200输出端连接的体有源区132的电压为第一电位，体有源区132会调节位于该体有源区132两侧的反熔丝有源区131的电位，使体有源区132一侧的每一反熔丝有源区131上的第一反熔丝单元组的第二选择晶体管X2的体电位被抬高，使体有源区132另一侧的每一反熔丝有源区131上的第二反熔丝单元组的第一选择晶体管X1的体电位被抬高。被选中的第一反熔丝单元110中第一选择晶体管X1的体电位被抬高，降低第一选择晶体管X1的阈值电压，降低第一选择晶体管X1的沟道电阻，提高向第一反熔丝单元110中写入数据的准确率。对于其他没有选中的第一反熔丝单元110或者第二反熔丝单元120的影响则可以不考虑。

在一些示例中，缓冲器200位于反熔丝阵列的外围，通过如此设置，不影响反熔丝阵列的布置，并实现缓冲器200调节同一行在第二方向H上排列的反熔丝单元组100内选择晶体管的体电位，减少半导体器件的芯片面积。

图6为本公开提供的缓冲器200的电路原理图，如图6所示，以缓冲器200包括两个反相器为示例，两个反相器标记为第一反相器210和第二反相器220，第一反相器210和第二反相器220均设有输入端和输出端。第一反相器210的输入端作为缓冲器200的输入端，第一反相器210的输出端连接第二反相器220的输入端，第二反相器220的输出端作为缓冲器200的输出端。

其中，第一反相器210包括第一PMOS管P1和第一NMOS管N1。第一PMOS管P1的栅极和第一NMOS管N1的栅极连接，第一PMOS管P1和第一NMOS管N1共用一源漏端，实现第一PMOS管P1的源极和第一NMOS管N1的漏极连接，第一PMOS管P1的非共用源漏端作为第一反相器210的第一电源端，连接第一电位VSS。第一NMOS管N1的非共用源漏端作为第一反相器210的第二电源端，连接第二电位VDD。

第二反相器220包括第二PMOS管P2和第二NMOS管N2。第二PMOS管P2的栅极和第二NMOS管N2的栅极连接，第二PMOS管P2和第二NMOS管N2共用一源漏端，实现第二PMOS管P2的源极和第二NMOS管N2的漏极连接，第二PMOS管P2的非共用源漏端作为第二反相器220的第一电源端，连接第一电位VSS，第二NMOS管N2的非共用源漏端作为第二反相器220的第二电源端，连接第二电位VDD。

缓冲器200的输入端为相互连接的第一PMOS管P1的栅极和第一NMOS管N1的栅极，缓冲器200的输出端为第二PMOS管P2和第二NMOS管N2的共用源漏端。第一PMOS管P1和第一NMOS管N1的共用源漏端连接第二PMOS管P2的栅极，实现第一反相器210的输出端和第二反相器220的输入端连接。

如图5所示，在每个缓冲器200的上方布置有第二连接线306，第二连接线306连接第一PMOS管P1的栅极和第一NMOS管N1的栅极，第二连接线306连接两个相邻的反熔丝单元组100中第一反熔丝单元组上的第二控制线304以及第二反熔丝单元组上的第一控制线301。实现缓冲器200的输入端与第一反熔丝单元组中第二反熔丝管F2的第四电极连接，缓冲器200的输入端与第二反熔丝单元组中第一反熔丝管F1的第一电极连接。为了避免短路，第二连接线306与第一控制线301通过位于其他层的金属线连接。

在每个缓冲器200的上方布置有第三连接线307，第三连接线307连接第一PMOS管P1和第一NMOS管N1的共用源漏端，第三连接线307连接第二PMOS管P2的栅极和第二NMOS管N2的栅极，实现第一反相器210的输出端与第二反相器220的输入端连接。

在每个缓冲器200的上方还布置有第四连接线308，第四连接线308连接第二PMOS管P2和第二NMOS管N2的共用源漏端，第四连接线308还连接对应的体有源区132上方的第一连接线305，实现缓冲器200的输出端与对应的体有源区132连接。

在每个缓冲器200的上方还布置有第五连接线309和第六连接线310，第五连接线309与第一PMOS管P1的非共用源漏端连接，第六连接线310与第一NMOS管N1的非共用源漏端连接。

在每个缓冲器200的上方还布置有第七连接线311和第八连接线312，第七连接线311与第二PMOS管P2的非共用源漏端连接，第八连接线312与第二NMOS管N2的非共用源漏端连接。

在第五连接线309和第七连接线311的上方还布置有第一电源线314，第一电源线314上电压为第一电位，第一电源线314沿第一方向V上延伸，第五连接线309与第一电源线314连接，第七连接线311与第一电源线314连接，使第一PMOS管P1和第二PMOS管P2的非共用源漏端的电压为第一电位。

在第六连接线310和第八连接线312的上方还布置有第二电源线315，第二电源线315上电压为第二电位，第二电源线315沿第一方向V上延伸，第六连接线310与第二电源线315连接，第八连接线312与第二电源线315连接，使第一NMOS管N1和第二NMOS管的非共用源漏端的电压为第二电位。

图7为一个反熔丝单元组100的结构示意图，如图7所示，反熔丝单元组100包括第一掺杂区101、第二掺杂区102、第三掺杂区103、第一栅极FG1、第二栅极XG1、第三栅极XG2以及第四栅极FG2。

第一掺杂区101、第二掺杂区102和第三掺杂区103均位于反熔丝有源区131内部，第一栅极FG1、第二栅极XG1、第三栅极XG2和第四栅极FG2均位于反熔丝有源区131的表面。在反熔丝有源区131的两侧均设有体有源区132，反熔丝有源区131与体有源区132之间通过隔离区104隔离。在每个体有源区132内设有第一接触栓塞105，第一接触栓塞105上方设有第一连接线305，缓冲器200的输出端通过第一连接线305和第一接触栓塞105与体有源区132连接。

体有源区132和反熔丝有源区131之间隔离区104的深度可以根据需求设计。

在反熔丝有源区131和第一栅极FG1之间设有第一栅绝缘层111。在反熔丝有源区131和第二栅极XG1之间设有第二栅绝缘层112。在反熔丝有源区131和第三栅极XG2之间设有第三栅绝缘层113。在反熔丝有源区131和第四栅极FG2之间设有第四栅绝缘层114。

第一掺杂区101和第二掺杂区102位于第二栅极XG1两侧，第一栅极FG1位于第一掺杂区101远离第二栅极XG1的一侧，第一栅极FG1和第一掺杂区101构成第一反熔丝管F1，第二栅极XG1、第一掺杂区101以及第二掺杂区102构成第一选择晶体管X1。第一反熔丝管F1和第一选择晶体管X1共用第一掺杂区101，实现第一反熔丝管F1的第二电极和第一选择晶体管X1的第一源漏端连接。第一栅极FG1作为第一反熔丝管的第一电极。

第三栅极XG2位于第二掺杂区102远离第二栅极XG1的一侧，第三掺杂区103位于第三栅极XG2远离第二掺杂区102的一侧，第四栅极FG2位于第三掺杂区103远离第三栅极XG2的一侧。第三栅极XG2、第二掺杂区102以及第三掺杂区103构成第二选择晶体管X2，第四栅极FG2和第三掺杂区103构成第二反熔丝管F2。第一选择晶体管X1和第二选择晶体管X2共用第二掺杂区102，实现第一选择晶体管X1的第二源漏端和第二选择晶体管X2的第三源漏端连接。第二反熔丝管F2和第二选择晶体管X2共用第三掺杂区103，实现第二反熔丝管F2的第三电极和第一选择晶体管X1的第四源漏端连接。第四栅极FG2作为第二反熔丝管F2的第四电极。

在第二掺杂区102的上方设有第二接触栓塞106，第二接触栓塞106上设有位线BL，位线BL通过第二接触栓塞106与第二掺杂区102连接，实现位线BL和第一选择晶体管X1的第二源漏端连接，以及位线BL和第二选择晶体管X2的第三源漏端连接。

本公开一实施例还提供一种半导体存储器，包括上述实施例所涉及的半导体器件。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求书来限制。

Claims (15)

1.一种半导体器件，其特征在于，包括：

衬底；

位于所述衬底上的反熔丝单元，所述反熔丝单元包括一个选择晶体管和一个反熔丝管串联；

缓冲器，所述缓冲器的输入端连接所述反熔丝管的一个电极，所述缓冲器的输出端连接所述衬底，用于调节所述选择晶体管的体电位；

其中，所述缓冲器包括偶数个反相器串联。

2.根据权利要求1所述的半导体器件，其特征在于，两个所述反熔丝单元构成一个反熔丝单元组，一个所述反熔丝单元组包括第一反熔丝单元和第二反熔丝单元，多个所述反熔丝单元组在第一方向和第二方向上排列构成反熔丝阵列，所述第一方向与所述第二方向相互垂直；

所述第一反熔丝单元包括第一选择晶体管和第一反熔丝管，所述第一选择晶体管包括第一源漏端和第二源漏端，所述第一反熔丝管包括第一电极和第二电极，所述第一选择晶体管通过所述第一源漏端与所述第一反熔丝管的所述第二电极串联；

所述第二反熔丝单元包括第二选择晶体管和第二反熔丝管，所述第二选择晶体管包括第三源漏端和第四源漏端，所述第二反熔丝管包括第三电极和第四电极，所述第二选择晶体管通过所述第四源漏端与所述第二反熔丝管的所述第三电极串联。

3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括沿所述第一方向延伸的位线，所述位线与所述反熔丝单元组相连。

4.根据权利要求3所述的半导体器件，其特征在于，所述位线通过所述第一选择晶体管的所述第二源漏端与所述第一反熔丝单元相连，且所述位线还通过所述第二选择晶体管的所述第三源漏端与所述第二反熔丝单元相连。

5.根据权利要求2所述的半导体器件，其特征在于，所述衬底还包括反熔丝有源区和体有源区；

所述反熔丝有源区位于所述反熔丝单元组所在的部分衬底，所述体有源区位于所述反熔丝阵列中在所述第一方向上排列的两个相邻的所述反熔丝单元组之间，即所述体有源区位于在所述第一方向上排列的两个相邻的所述反熔丝有源区之间，且所述缓冲器的输出端通过所述体有源区与两个相邻的所述反熔丝有源区连接。

6.根据权利要求1所述的半导体器件，其特征在于，所述缓冲器包括串联的第一反相器和第二反相器，所述第一反相器包括第一PMOS管和第一NMOS管，所述第二反相器包括第二PMOS管和第二NMOS管。

7.根据权利要求6所述的半导体器件，其特征在于，所述缓冲器的输入端为连接所述第一PMOS管的栅极和所述第一NMOS管的栅极，所述缓冲器的输出端为连接所述第二PMOS管和所述第二NMOS管的共用源漏端，所述第一PMOS管和所述第一NMOS管的共用源漏端连接所述第二PMOS管的栅极和所述第二NMOS管的栅极。

8.根据权利要求6所述的半导体器件，其特征在于，所述第一PMOS管和所述第二PMOS管的非共用源漏端同连接第一电位，所述第一NMOS管和所述第二NMOS管的非共用源漏端同连接第二电位，所述第一电位高于所述第二电位。

9.根据权利要求2所述的半导体器件，其特征在于，所述缓冲器位于所述反熔丝阵列的外围。

10.根据权利要求5所述的半导体器件，其特征在于，位于同一行沿所述第二方向排列的反熔丝单元组上还具有第一选择线、第一控制线、第二选择线和第二控制线；

所述第一选择线连接同一行沿第二方向排列的所述第一反熔丝单元中的所述第一选择晶体管的栅极；

所述第一控制线连接同一行沿第二方向排列的所述第一反熔丝单元中的所述第一反熔丝管的所述第一电极；

所述第二选择线连接同一行沿第二方向排列的所述第二反熔丝单元中的所述第二选择晶体管的栅极；

所述第二控制线连接同一行沿第二方向排列的所述第二反熔丝单元中的所述第二反熔丝管的所述第四电极。

11.根据权利要求10所述的半导体器件，其特征在于，所述缓冲器的输入端连接两个相邻的所述反熔丝单元组中第一反熔丝单元组上的第二控制线以及第二反熔丝单元组上的第一控制线。

12.根据权利要求5所述的半导体器件，其特征在于，位于所述体有源区上还具有连接所述缓冲器的输出端的第一连接线；所述第一连接线通过第一接触栓塞连接所述体有源区。

13.根据权利要求5所述的半导体器件，其特征在于，所述体有源区沿所述第二方向上延伸，所述缓冲器的输出端通过所述体有源区与同一行沿第二方向排列的所述反熔丝有源区连接。

14.根据权利要求5所述的半导体器件，其特征在于，所述反熔丝单元包括：第一掺杂区、第二掺杂区、第三掺杂区、第一栅极、第二栅极、第三栅极以及第四栅极；

所述第一掺杂区、所述第二掺杂区和所述第三掺杂区均位于所述反熔丝有源区内部，所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极均位于所述反熔丝有源区表面；

所述第一掺杂区和所述第二掺杂区位于所述第二栅极两侧，所述第一栅极位于所述第一掺杂区远离所述第二栅极的一侧；所述第一栅极和所述第一掺杂区构成所述第一反熔丝管，所述第二栅极、所述第一掺杂区以及所述第二掺杂区构成所述第一选择晶体管；

所述第三栅极位于所述第二掺杂区远离所述第二栅极的一侧，所述第三掺杂区位于所述第三栅极远离所述第二掺杂区的一侧，所述第四栅极位于所述第三掺杂区远离所述第三栅极的一侧；所述第三栅极、所述第二掺杂区以及所述第三掺杂区构成第二选择晶体管，所述第四栅极和所述第三掺杂区构成第二反熔丝管。

15.一种半导体存储器，其特征在于，包括如权利要求1至14中任意一项所述的半导体器件。