CN115938449A - 高可靠快速读写otp嵌入式存储器及其读写方法 - Google Patents

高可靠快速读写otp嵌入式存储器及其读写方法 Download PDF

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Abstract

高可靠快速读写OTP嵌入式存储器及其读写方法，涉及集成电路技术。本发明包括由M×N个反熔丝存储模块构成的阵列，每个反熔丝存储模块包括第一存储单元和第二存储单元，第一存储单元由第一选择MOS管、第一隔离MOS管和第一栅电容构成，第一选择MOS管的一个有源端连接所在列的列线，另一个有源端通过第一隔离MOS管连接第一栅电容的有源端；第二存储单元结构与第一存储单元相同；第一栅电容的栅端和第二栅电容的栅端连接第一公共行线；所有行的第一公共行线相互连接。本发明在写和读操作时只需要一次上电的时间，具有省电、省时、面积小的优点。

Description

高可靠快速读写OTP嵌入式存储器及其读写方法
技术领域
本发明涉及集成电路技术，特别涉及一种高可靠快速读写OTP嵌入式存储器及其读写方法。
背景技术
美国专利US6,667,902、US6,700,151B2、US6,798,693B2和US6,650,143B1公开了XPM存储器技术，作为现有技术参见图1，现有技术需要独立的WL和WS解码器，字线WS采用LV或IO器件，在写（编程，Prog）和读操作时，字线WL上的电压需要不断地从Vpp到Vdd/Float切换，需要解码器或者电平转换电路配合，存在耗电、耗时、电路复杂并且占用面积大的缺陷。
表1为现有技术的操作电压表，以0.18微米CMOS工艺为例，Vpp=8V，Vcc=1.8V，Vdd=3.3V，Vrd=Vdd/Vcc。符号“/”表示“或者”。
表1
释义：
Prog:编程（写入数据）
Read:读取
SXSY:选X，选Y（行选中，列选中）
SXUY:选X，非选Y（行选中，列未选中）
UXSY:非选X，选Y（行未选中，列选中）
UXUY:非选X，非选Y（行未选中，列未选中）
WS(X)：x行的WS线
BL(Y)：Y列的BL线
Prog：写（或编程）
Read：读
Vrd：读电压
dVox：栅电容两端的电压差
Vpp：编程电压
Float：浮空。
发明内容
本发明所要解决的技术问题是，提供一种具有高可靠性的快速读写OTP嵌入式存储器及其读写方法，该存储器具有省电、省时、面积小的特点。
本发明解决所述技术问题采用的技术方案是，高可靠快速读写OTP嵌入式存储器，包括由M×N个反熔丝存储模块构成的阵列，M和N皆为大于2的整数，其特征在于，
每个反熔丝存储模块包括第一存储单元和第二存储单元，
第一存储单元由第一选择MOS管、第一隔离MOS管和第一栅电容构成，第一选择MOS管的一个有源端连接所在列的列线，另一个有源端通过第一隔离MOS管连接第一栅电容的有源端；
第二存储单元由第二栅电容、第二隔离MOS管和第二选择MOS管构成，第二选择MOS管的一个有源端连接所在列的列线，另一个有源端通过第二隔离MOS管连接第二栅电容的有源端；
所述栅电容由一个栅板、一个有源区和二者之间的栅氧化层构成；
第一栅电容的栅端和第二栅电容的栅端连接第一公共行线（WL）；
第一隔离MOS管的栅端接第一隔离行线（WB1）；
第二隔离MOS管的栅端接第二隔离行线（WB2）；
第一选择MOS管的栅端连接所在行的第一行线（WS1）；
第二选择MOS管的栅端连接所在行的第二行线（WS2）；
各行中的第一公共行线相互连接。
所有的第一隔离行线和第二隔离行线均连接至同一个公共点；
所述反熔丝存储模块包括顺次沿列线排列于A类掺杂区中的6个B类掺杂区，其中，
第一个B类掺杂区和第二个B类掺杂区构成第一选择MOS管的源区和漏区，
第二个B类掺杂区和第三个B类掺杂区构成第一隔离MOS管的源区和漏区，
第三个B类掺杂区、共享栅板和二者之间的氧化层构成第一栅电容；
第四个B类掺杂区、共享栅板和二者之间的氧化层构成第二栅电容；
第四个B类掺杂区和第五个B类掺杂区构成第二隔离MOS管的源区和漏区，
第五个B类掺杂区和第六个B类掺杂区构成第二选择MOS管的源区和漏区，
所述A类掺杂区为N型掺杂区，B类掺杂区为P型掺杂区；或者A类掺杂区为P型掺杂区，B类掺杂区为N型掺杂区。
本发明还提供一种高可靠快速读写OTP嵌入式存储器读写方法，针对上述高可靠快速读写OTP嵌入式存储器的选定存储单元，具有省电、省时的特点。
写入步骤包括：
（p1）对第一公共行线（WL）接入足以开启MOS管的电平；
（p2）公共点接入足以开启MOS管的电平；
（p3）对与写目标存储单元中的选择MOS管栅端连接的行线（WS）接入足以开启MOS管的电平；
（p4）对写目标存储单元所在列的列线接地电平，未连接写目标存储单元的列线接高电平或者浮空；
读取步骤包括：
（r1）对第一公共行线（WL）接入读电平；
（r2）对公共点接入读电平；
（r3）对与读目标存储单元中的选择MOS管栅端连接的行线(WS)接入读电平；
（r4）对读目标存储单元所在列的列线(BL)接地电平，未连接读目标存储单元的列线接读电平或者浮空。
本发明中，每个反熔丝存储模块包含了两个栅电容，两个栅电容共用一条字线WL，节省了芯片面积。本发明中，所有行中的公共行线WL（字线）在写和读操作时是共连的，省掉WL的解码电路和高压电平转换电路，大大节省了外围电路的复杂性和占用面积。
本发明在写和读操作时只需要一次上电的时间，具有省电、省时、面积小的优点。
附图说明
图1是现有技术的电路图。
图2是本发明的电路图。
图3是本发明中一个反熔丝存储模块的结构示意图。
附图标记说明：
WS1：第一行线
WS2：第二行线
BL：列线（位线）
WB1：第一隔离行线
WB2：第二隔离行线
WL：第一公共行线
101：第二选择MOS管栅极板
102：第二隔离MOS管栅极板
103：第一隔离MOS管栅极板
104：第一选择MOS管栅极板
105：第一连接线
106：第一个B类掺杂区
107：第二个B类掺杂区
108：A类掺杂区
109：第三个B类掺杂区
110：单元内隔离区
111：氧化物
112：第四个B类掺杂区
113：第五个B类掺杂区
114：第六个B类掺杂区
115：第二连接线
116：顶部导线
201：第一选择MOS管
202：第一隔离MOS管
203：第一栅电容
204：第二栅电容
205：第二隔离MOS管
206：第二选择MOS管。
具体实施方式
本发明所称的“有源端”是指有源区的电路连接端。参见图3，第一个B类掺杂区106和第二个B类掺杂区107构成第一选择MOS管的源区和漏区，将第一选择MOS管的源端和漏端统称为有源端。对于第三个B类掺杂区109、共享栅板117和二者之间的氧化物构成的第一栅电容，其结构相当于半个MOS管，其有源区的电路连接端也称为“有源端”。
行线为字线，列线为位线。
本发明包括由M×N个反熔丝存储模块构成的阵列，M和N皆为大于4的整数。图2示出了2×4个反熔丝存储模块构成的阵列（2行4列），椭圆区域内的部分即为一个反熔丝存储模块。
每个反熔丝存储模块包括第一存储单元和第二存储单元，
第一存储单元由第一选择MOS管201、第一隔离MOS管202和第一栅电容203构成，第一选择MOS管201的一个有源端连接所在列的列线，另一个有源端通过第一隔离MOS管202连接第一栅电容203的有源端；
第二存储单元由第二栅电容204、第二隔离MOS管205和第二选择MOS管206构成，第二选择MOS管206的一个有源端连接所在列的列线，另一个有源端通过第二隔离MOS管205连接第二栅电容204的有源端；
所述栅电容由一个栅板、一个有源区和二者之间的栅氧化层构成，参见图3，第三个B类掺杂区109作为栅电容中的有源区，共享栅板117为栅电容的栅板，二者之间的氧化物即为栅氧化层。
图3示出了一个反熔丝存储模块的内部结构，X方向为图2的行线方向，Y方向为图2中的列线方向。反熔丝存储模块包括顺次沿列线方向排列于A类掺杂区108中的6个B类掺杂区，A类掺杂和B类掺杂表示两种不同的掺杂类型，其中之一为N型掺杂，另一为P型掺杂。
第一个B类掺杂区106和第二个B类掺杂区107构成第一选择MOS管的源区和漏区，104为第一选择MOS管的栅极板,第一个B类掺杂区106通过第一连接线105连接到顶部导线116，顶部导线116作为一条列线；
第二个B类掺杂区107和第三个B类掺杂区109构成第一隔离MOS管的源区和漏区，103为第一隔离MOS管的栅极板；
第三个B类掺杂区109、共享栅板117和二者之间的氧化层构成第一栅电容，
第四个B类掺杂区112、共享栅板117和二者之间的氧化层构成第二栅电容，
共享栅板117下方设置有单元内隔离区110，其材质为绝缘材料。
第四个B类掺杂区112和第五个B类掺杂区113构成第二隔离MOS管的源区和漏区，102为第二隔离MOS管的栅极板；
第五个B类掺杂区113和第六个B类掺杂区114构成第二选择MOS管的源区和漏区，101为第二选择MOS管的栅极板；
第六个B类掺杂区114通过第二连接线115连接到顶部导线116；
所述A类掺杂区为N型掺杂区，B类掺杂区为P型掺杂区；或者A类掺杂区为P型掺杂区，B类掺杂区为N型掺杂区。
图2中，201~206构成的反熔丝存储模块的内部结构如图3所示，图3为一个模块，将其沿XY方向扩展排列后形成阵列（相邻两单元的有源区以绝缘介质隔离），同一行中的共享栅板117为一个整体，对应于图2的WL，同一行中的第一选择MOS管的栅板104为一个整体，对应于图2的WS1。由此可知本发明能极大的节省面积。
本实施方式的操作电压表见表2，其中Vpp=8V，Vdd=3.3V，Vcc=1.8V，Vrd=Vdd/Vcc，符号“/”表示“或者”；X和Y表示序号（行号和列号）。各行的WB1和WB2连接于同一个公共点，称为WB。
与表1相比较，本发明在写入过程中，WL的电压是稳定不变的，读取的过程同样不变，节省了外部电路的面积。
表2
以上操作电压表示出了本发明的高可靠快速读写OTP嵌入式存储器的读写方法，具体的说，包括下述步骤：
写入步骤包括：
（p1）对第一公共行线（WL）接入击穿电平Vpp；
（p2）对公共点接入Vdd使其开启；
（p3）对与写目标存储单元中的选择MOS管栅端连接的行线接入Vcc电平使其开启；
（p4）对写目标存储单元所在列的列线接地电平，未连接写目标存储单元的列线接高电平或者浮空；
读取步骤包括：
（r1）对第一公共行线（WL）接入读电平Vrd；
（r2）对公共点接入读电平Vrd；
（r3）对与读目标存储单元中的选择MOS管栅端连接的行线接入读电平Vrd；
（r4）对读目标存储单元所在列的列线接地电平，未连接读目标存储单元的列线接读电平Vrd或者浮空。
相较于表1，本发明无需频繁切换WL电压，可以节省外部解码器电路。

Claims (4)

1.高可靠快速读写OTP嵌入式存储器，包括由M×N个反熔丝存储模块构成的阵列，M和N皆为大于2的整数，其特征在于，
每个反熔丝存储模块包括第一存储单元和第二存储单元，
第一存储单元由第一选择MOS管、第一隔离MOS管和第一栅电容构成，第一选择MOS管的一个有源端连接所在列的列线，另一个有源端通过第一隔离MOS管连接第一栅电容的有源端；
第二存储单元由第二栅电容、第二隔离MOS管和第二选择MOS管构成，第二选择MOS管的一个有源端连接所在列的列线，另一个有源端通过第二隔离MOS管连接第二栅电容的有源端；
所述栅电容由一个栅板、一个有源区和二者之间的栅氧化层构成；
第一栅电容的栅端和第二栅电容的栅端连接第一公共行线（WL）；
第一隔离MOS管的栅端接第一隔离行线（WB1）；
第二隔离MOS管的栅端接第二隔离行线（WB2）；
第一选择MOS管的栅端连接所在行的第一行线（WS1）；
第二选择MOS管的栅端连接所在行的第二行线（WS2）；
所有行的第一公共行线相互连接。
2.如权利要求1所述的高可靠快速读写OTP嵌入式存储器，其特征在于，所有的第一隔离行线和第二隔离行线均连接至同一个公共点。
3.如权利要求1所述的高可靠快速读写OTP嵌入式存储器，其特征在于，所述反熔丝存储模块包括顺次沿列线排列于A类掺杂区中的6个B类掺杂区，其中，
第一个B类掺杂区（106）和第二个B类掺杂区（107）构成第一选择MOS管的源区和漏区，
第二个B类掺杂区（107）和第三个B类掺杂区（109）构成第一隔离MOS管的源区和漏区，
第三个B类掺杂区（109）、共享栅板（117）和二者之间的氧化层构成第一栅电容；
第四个B类掺杂区（112）、共享栅板（117）和二者之间的氧化层构成第二栅电容；
第四个B类掺杂区（112）和第五个B类掺杂区（113）构成第二隔离MOS管的源区和漏区，
第五个B类掺杂区（113）和第六个B类掺杂区（114）构成第二选择MOS管的源区和漏区，
所述A类掺杂区为N型掺杂区，B类掺杂区为P型掺杂区；或者A类掺杂区为P型掺杂区，B类掺杂区为N型掺杂区。
4.高可靠快速读写OTP嵌入式存储器读写方法，其特征在于，
所述高可靠快速读写OTP嵌入式存储器包括由M×N个反熔丝存储模块构成的阵列，M和N皆为大于2的整数，每个反熔丝存储模块包括第一存储单元和第二存储单元，第一存储单元由第一选择MOS管、第一隔离MOS管和第一栅电容构成，第一选择MOS管的一个有源端连接所在列的列线，另一个有源端通过第一隔离MOS管连接第一栅电容的有源端；
第二存储单元由第二栅电容、第二隔离MOS管和第二选择MOS管构成，第二选择MOS管的一个有源端连接所在列的列线，另一个有源端通过第二隔离MOS管连接第二栅电容的有源端；
所述栅电容由一个栅板、一个有源区和二者之间的栅氧化层构成；
第一栅电容的栅端和第二栅电容的栅端连接第一公共行线（WL）；
第一隔离MOS管的栅端接第一隔离行线（WB1）；
第二隔离MOS管的栅端接第二隔离行线（WB2）；
第一选择MOS管的栅端连接所在行的第一行线（WS1）；
第二选择MOS管的栅端连接所在行的第二行线（WS2）；
各行中的第一公共行线相互连接，
所有的第一隔离行线和第二隔离行线均连接至同一个公共点；
写入步骤包括：
（p1）对第一公共行线（WL）接入击穿电平；
（p2）对公共点接入足以开启MOS管的电平；
（p3）对与写目标存储单元中的选择MOS管栅端连接的行线接入足以开启MOS管的电平；
（p4）对写目标存储单元所在列的列线接地电平，未连接写目标存储单元的列线接高电平或者浮空；
读取步骤包括：
（r1）对第一公共行线（WL）接入读电平；
（r2）对公共点接入读电平；
（r3）对与读目标存储单元中的选择MOS管栅端连接的行线接入读电平；
（r4）对读目标存储单元所在列的列线接地电平，未连接读目标存储单元的列线接读电平或者浮空。
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