CN115331723B - 快速读写otp嵌入式存储器 - Google Patents
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Abstract
快速读写OTP嵌入式存储器，涉及集成电路技术。本发明包括由M×N个反熔丝存储单元构成的阵列，M和N皆为大于2的整数，每个反熔丝存储单元包括第一栅电容、第一MOS管、第二栅电容和第二MOS管，第一MOS管的栅端连接所在行的第一选择行线；第一栅电容的栅端和第二栅电容的栅端连接公共行线；第二MOS管的栅端连接所在行的第二选择行线；第一栅电容的有源端连接第一MOS管的第二有源端，第二栅电容的有源端连接第二MOS管的第一有源端，第一MOS管的第一有源端和第二MOS管的第二有源端连接所在列的列线；各行中的公共行线相互连接。本发明具有省电、省时、面积小的优点。
Description
技术领域
本发明涉及集成电路技术，特别涉及一种快速读写OTP嵌入式存储器。
背景技术
美国专利US6,667,902、US6,700,151B2、US6,798,693B2和US6,650,143B1公开了XPM存储器技术，作为现有技术参见图1，先有技术需要独立的WL和WS解码器，字线WS采用LV或IO器件，在写和读操作时，字线WL上的电压需要不断地从Vpp到Vdd/Float切换，需要解码器或者电平转换电路配合，存在耗电、耗时、电路复杂并且占用面积大的缺陷。
表1为现有技术的操作电压表，以0.18微米CMOS工艺为例，Vpp=8V，Vcc=1.8V，Vdd=3.3V，Vrd=Vdd/Vcc。符号“/”表示“或者”。
释义：
SXSY:选X，选Y（行选中，列选中）
SXUY:选X，非选Y（行选中，列未选中）
UXSY:非选X，选Y（行未选中，列选中）
UXUY:非选X，非选Y（行未选中，列未选中）
WS：行线（字线）
BL：列线（位线）
Prog：写（或编程）
Read：读
Vrd：读电压
dVox：栅电容两端的电压差
Vpp：编程电压
Float：浮空。
发明内容
本发明所要解决的技术问题是，提供一种省电、省时并且面积小的OTP嵌入式存储器。
本发明解决所述技术问题采用的技术方案是，快速读写OTP嵌入式存储器，包括由M×N个反熔丝存储单元构成的阵列，M和N皆为大于2的整数，其特征在于，
每个反熔丝存储单元包括第一栅电容、第一MOS管、第二栅电容和第二MOS管，
所述栅电容由一个栅板、一个有源区和二者之间的栅氧化层构成，
第一MOS管的栅端连接所在行的第一选择行线；
第一栅电容的栅端和第二栅电容的栅端连接公共行线；
第二MOS管的栅端连接所在行的第二选择行线；
第一栅电容的有源端连接第一MOS管的第二有源端，第二栅电容的有源端连接第二MOS管的第一有源端，第一MOS管的第一有源端和第二MOS管的第二有源端连接所在列的列线；
各行中的公共行线相互连接；
第一MOS管和第二MOS管的栅氧化层厚度皆大于第一栅电容的栅氧化层厚度，第一MOS管和第二MOS管的栅氧化层厚度皆大于第二栅电容的栅氧化层厚度。
进一步的，第一MOS管的栅氧化层厚度和第二MOS管的栅氧化层厚度相等，第一栅电容的栅氧化层厚度和第二栅电容的栅氧化层厚度相等。
所述反熔丝存储单元包括顺次沿列线排列于A类掺杂区中的4个B类掺杂区，其中，
第一个B类掺杂区和第二个B类掺杂区构成第一MOS管的源区和漏区，
第三个B类掺杂区和第四个B类掺杂区构成第二MOS管的源区和漏区，
第二个B类掺杂区、共享栅板和二者之间的氧化层构成第一栅电容，
第三个B类掺杂区、共享栅板和二者之间的氧化层构成第二栅电容；
所述A类掺杂区为N型掺杂区，B类掺杂区为P型掺杂区；或者A类掺杂区为P型掺杂区，B类掺杂区为N型掺杂区。
本发明中，每个反熔丝存储单元包含了两个存储位（两个栅电容），两个栅电容共用一条公共行线WL，节省了芯片面积。本发明中，所有行中的公共行线WL在写和读操作时是共连的，省掉WL的解码器电路和高压电平转换电路，大大节省了外围电路的复杂性和占用面积。本发明的一个要点是，选择管的栅氧厚度大于存储管（半个MOS管）的栅氧厚度，使器件在数据写入过程中不易被击穿，具有高度可靠性。
总之，本发明使用共享的WL，WS解码器在写和读操作时只需要一次上电的时间，具有省电、省时、面积小的优点。
附图说明
图1是现有技术的电路图。
图2是本发明的电路图。
图3是本发明中一个反熔丝存储单元的结构示意图。
图4是一个反熔丝存储单元的有源区设置示意图。
图5是1行3列（同一行中相邻3个）反熔丝存储单元的有源区设置示意图。
图6是1行3列（同一行中相邻3个）反熔丝存储单元的栅极板设置示意图。
图7是2行3列反熔丝存储单元的有源区设置示意图。
附图标记说明：
WS：选择行线（字线）
BL：列线（位线）
WL：公共行线
101：第一个B类掺杂区
102：第二个B类掺杂区
103：第三个B类掺杂区
104：第四个B类掺杂区
105：单元内隔离区
111：第一MOS管的栅极板
112：第二MOS管的栅极板
113：共享栅板
121：顶部导线
122：氧化物
123：A类掺杂区
131：第二连接线
132：第一连接线
201：第一MOS管
202：第一栅电容
203：第二栅电容
204：第二MOS管
501：列隔离区
701：行隔离区。
具体实施方式
本发明所称的“有源端”是指有源区的电路连接端。参见图3，第一个B类掺杂区101和第二个B类掺杂区102构成第一MOS管的源区和漏区，将第一MOS管的源端和漏端统称为有源端。第二个B类掺杂区102、共享栅板113和二者之间的氧化层构成的第一栅电容，其结构相当于半个MOS管，其有源区的电路连接端也称为“有源端”。氧化物122作为绝缘介质。
本发明包括由M×N个反熔丝存储单元构成的阵列，M和N皆为大于4的整数。图2示出了2×4个反熔丝存储单元构成的阵列（2行4列），椭圆区域内的部分即为一个反熔丝存储单元。
以右上角的反熔丝存储单元为例，其连接第一选择行线WS11、公共行线WL1、第二选择行线WS12。各行的公共行线是互相连接的，例如图2中的WL1和WL2是互相连接的，因此可以将所有的公共行线统称为WL。
每个反熔丝存储单元包括第一栅电容202、第一MOS管201、第二栅电容203和第二MOS管204，第一MOS管和第二MOS管作为选择管，用于选择被操作的栅电容。
所述栅电容由一个栅板、一个有源区和二者之间的栅氧化层构成，
第一MOS管201的栅端连接所在行的第一选择行线WS11；
第一栅电容202的栅端和第二栅电容203的栅端连接所在行的公共行线WL1；
第二MOS管204的栅端连接所在行的第二选择行线WS12；
第一栅电容202的有源端连接第一MOS管201的第二有源端，第二栅电容203的有源端连接第二MOS管204的第一有源端，第一MOS管201的第一有源端和第二MOS管204的第二有源端连接所在列的列线，图2中的第一MOS管201和第二MOS管204所在的列号为4，故其与BL4连接；
第一MOS管201和第二MOS管204的栅氧化层厚度皆大于第一栅电容202的栅氧化层厚度，第一MOS管201和第二MOS管204的栅氧化层厚度皆大于第二栅电容203的栅氧化层厚度。
进一步的，第一MOS管的栅氧化层厚度和第二MOS管的栅氧化层厚度相等，第一栅电容的栅氧化层厚度和第二栅电容的栅氧化层厚度相等。
其他反熔丝存储单元同理，例如图2中椭圆形区域内的反熔丝存储单元，其所在位置（第二行，第一列）的第一选择行线是WS21，公共行线是WL2，第二选择行线是WS22。BL1、BL2、BL3和BL4表示4条列线。
作为一个优选的例子，由于作为IO器件的MOS管的栅氧厚度大于常规MOS管，第一MOS管和第二MOS管采用IO器件MOS管，以保证其栅氧在编程过程中不易被冲击（stress）或击穿。
图3示出了一个反熔丝存储单元的内部结构，箭头方向即为图2中的列线方向。反熔丝存储单元包括顺次沿列线排列于A类掺杂区123中的4个B类掺杂区，A类掺杂和B类掺杂表示两种不同的掺杂类型，其中之一为N型掺杂，另一为P型掺杂。
第一个B类掺杂区101和第二个B类掺杂区102构成第一MOS管的源区和漏区，第一MOS管的栅极板111作为栅极，第一个B类掺杂区101通过第一连接线132连接到顶部导线121，顶部导线121作为一条列线；
第三个B类掺杂区103和第四个B类掺杂区104构成第二MOS管的源区和漏区，第二MOS管的栅极板112作为栅极；第四个B类掺杂区104通过第二连接线131连接到顶部导线121；
第二个B类掺杂区102、共享栅板113和二者之间的氧化层构成第一栅电容，
第三个B类掺杂区103、共享栅板113和二者之间的氧化层构成第二栅电容，
共享栅板113下方设置有单元内隔离区105，其材质为绝缘材料。
所述A类掺杂区为N型掺杂区，B类掺杂区为P型掺杂区；或者A类掺杂区为P型掺杂区，B类掺杂区为N型掺杂区。
将图3所示的反熔丝存储单元去除上方部分的氧化物、栅极板以及顶部导线121之后的底部结构如图4所示。
图5示出了位于同一行的相邻3列的3个反熔丝存储单元的底部结构，结合图4是容易理解的，图4示出了一个反熔丝存储单元，图5为同一行中并列的3个反熔丝存储单元，相邻两个反熔丝存储单元之间以列隔离区501隔离，列隔离区501采用绝缘介质。
图6在图5的基础上示出了栅极板的位置，第一个反熔丝存储单元的两个栅电容共用一个栅极板作为电容极板，第二个反熔丝存储单元同理，两个反熔丝存储单元的电容极板是相连的。
图7示出了2行3列反熔丝存储单元的有源区设置示意图，将图4所示的反熔丝存储单元排列为2行3列的阵列后，其有源区和隔离区如图7所示。相邻行之间以行隔离区701隔离，相邻列之间以列隔离区501隔离。
本实施方式的操作电压表见表2，其中Vpp=8V，Vdd=3.3V，Vcc=1.8V，Vrd=Vdd/Vcc，符号“/”表示“或者”。
与表1对比可知，在写操作时，公共行线WL上的电压可以稳定为Vpp，无需频繁切换；同理，在读操作时，WL电压稳定为Vrd即可。
Claims (3)
1.快速读写OTP嵌入式存储器，包括由M×N个反熔丝存储单元构成的阵列，M和N皆为大于2的整数，其特征在于，
每个反熔丝存储单元包括第一栅电容、第一MOS管、第二栅电容和第二MOS管，
所述栅电容由一个栅板、一个有源区和二者之间的栅氧化层构成，
第一MOS管的栅端连接所在行的第一选择行线；
第一栅电容的栅端和第二栅电容的栅端连接公共行线；
第二MOS管的栅端连接所在行的第二选择行线；
第一栅电容的有源端连接第一MOS管的第二有源端，第二栅电容的有源端连接第二MOS管的第一有源端，第一MOS管的第一有源端和第二MOS管的第二有源端连接所在列的列线；
各行中的公共行线相互连接；
第一MOS管和第二MOS管的栅氧化层厚度皆大于第一栅电容的栅氧化层厚度，第一MOS管和第二MOS管的栅氧化层厚度皆大于第二栅电容的栅氧化层厚度。
2.如权利要求1所述的快速读写OTP嵌入式存储器，其特征在于，第一MOS管的栅氧化层厚度和第二MOS管的栅氧化层厚度相等，第一栅电容的栅氧化层厚度和第二栅电容的栅氧化层厚度相等。
3.如权利要求1所述的快速读写OTP嵌入式存储器，其特征在于，所述反熔丝存储单元包括顺次沿列线排列于A类掺杂区中的4个B类掺杂区，其中，
第一个B类掺杂区（101）和第二个B类掺杂区（102）构成第一MOS管的源区和漏区，
第三个B类掺杂区（103）和第四个B类掺杂区（104）构成第二MOS管的源区和漏区，
第二个B类掺杂区（102）、共享栅板（113）和二者之间的氧化层构成第一栅电容；
第三个B类掺杂区（103）、共享栅板（113）和二者之间的氧化层构成第二栅电容；
所述A类掺杂区为N型掺杂区，B类掺杂区为P型掺杂区；或者A类掺杂区为P型掺杂区，B类掺杂区为N型掺杂区。
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