JP2007537599A - Ｎｒｏｍデバイス - Google Patents

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Abstract

【課題】１セルに対して複数のビットが記憶可能な高性能のフラッシュメモリトランジスタを提供する。
【解決手段】ＮＲＯＭフラッシュメモリセルのアレイは、４Ｆ2あたり少なくとも２ビットを記憶するように構成される。スプリット縦型チャネルは、隣接する柱状部の各側面に沿って形成される。単一の制御ゲートが柱状部及び柱状部間のトレンチ内にわたって形成される。スプリットチャネルは、トレンチ底部のｎ＋領域、又はトレンチ底部を覆うように形成されるチャネルによって接続され得る。各ゲート絶縁層は、チャネル長の増大により、他の電荷記憶領域から十分に分離した状態で電荷を記憶することができる。
【選択図】図１１

Description

本発明は、メモリデバイスに関し、特に、記憶密度の高いＮＲＯＭフラッシュメモリデバイスに関する。
通常、メモリデバイスは、内部半導体集積回路としてコンピュータやその他の電子デバイスに設けられる。メモリには、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ等、多くの異なるタイプがある。フラッシュメモリのひとつのタイプに、窒化物リードオンリーメモリ（ＮＲＯＭ）がある。ＮＲＯＭは、フラッシュメモリの特徴をいくつか備えているが、フラッシュメモリ作製に必要な特殊な作製プロセスが必要でない。このＮＲＯＭ集積回路は、標準ＣＭＯＳプロセスを用いて実現可能である。
フラッシュメモリデバイスは、電子用途に幅広く使用されている不揮発性メモリとして普及してきた。フラッシュメモリは、一般に、１トランジスタメモリセルであり、高メモリ密度、高信頼性、低消費電力を可能とする。フラッシュメモリは、一般には、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、携帯電話等に使用されている。パーソナルコンピュータシステムに用いる場合、プログラムコードや基本入出力システム（ＢＩＯＳ）のようなシステムデータが、フラッシュメモリ内に記憶される。
コンピュータ及びソフトウェアが複雑になるにつれ、データを記憶するためのメモリがより多く必要となっている。メモリ容量は、トランジスタサイズ（例えば、加工寸法「Ｆ」）を小さくしたり、及び／又は１セルに対して複数のビットを記憶させたりすることにより、増大させることができる。これら２つの手法を同時に行うと、メモリデバイスの速度が増大し、必要電力が減少すると共にメモリ容量が増大する。しかしながら、ＮＲＯＭフラッシュメモリのサイズを小さくする場合、ＮＲＯＭフラッシュメモリ技術においては、サイズに対するいくつかの制限があるという問題がある。すなわち、サイズを小さくしていくと、ＮＲＯＭセルにおける複数の電荷記憶領域の間を十分に分離しておくことが難しくなる。
上述した理由、及び当業者であれば本明細書に記載された内容を理解することによって明らかとなるであろう以下に述べる理由により、本技術分野において、１セルに対して複数のビットが記憶可能な高性能のフラッシュメモリトランジスタが求められている。
本発明の実施形態に係る窒化物リードオンリーメモリは、複数の縦型柱状部を有する基板を備え、それら柱状部のそれぞれは、上部ドーピング領域を有する。前記複数の縦型柱状部の第１柱状部と第２柱状部の対向する側面に沿って、ゲート絶縁層が形成される。制御ゲートはゲート絶縁層及び柱状部を覆うように形成される。第１柱状部と第２柱状部との間に位置するトレンチの下には下部ドーピング領域が形成される。トランジスタ動作中は、下部ドーピング領域は、第１柱状部の対向する面に沿って形成される第１チャネルと第２柱状部の対向する側面に沿って形成される第２チャネルとを接続する。一実施形態においては、下部ドーピング領域は電気接続部には接続されない。
本発明に係るこれら及びその他の実施形態、態様、効果、特徴は、以下の記載において説明され、及び本発明の以下の記載及び参照される図面を参照することで、若しくは本発明を実施することで、当業者には明らかであろう。本発明の態様、効果、特徴は、添付された請求項で詳細に指摘された手段、手順及び組合せによって実現達成される。
以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明を実施できるような具体的な形態を例示的に示している。添付図面において、同類の参照符号は複数の図中において実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な改変を加えて発明を実施してもよい。
以下の記載で用いられる用語「ウェハ」及び「基板」は、本発明の集積回路（ＩＣ）構造を形成するための露出表面を有する、いかなる構造をも含む。用語「基板」は、半導体ウェハを含むと理解される。また、用語「基板」は、プロセス中の半導体構造に対して言及する場合にも用いられ、その上に作製された他の層を含み得る。ウェハ及び基板の両方とも、ドーピングされた半導体層及びアンドープの半導体層、基材である半導体又は絶縁体で支持されたエピタキシャル半導体層、さらには当業者に周知のその他の半導体構造を含む。用語「伝導体」は、半導体を含むと理解され、用語「絶縁体」は伝導体として言及されている材料よりも電導性が低い、いかなる材料をも含むように定義される。それゆえ、以下の詳細な説明は限定的に解釈されるべきではない。本発明の範囲は、本請求項に対する均等物の全ての範囲と共に、添付の請求項のみによって定義される。
図１は、本発明の一実施形態に係る作製過程のある段階における半導体基板部分２０の断面図である。この部分２０は、エッチング又は刻設された凹部２２と、ドーピングされた領域２４及び２６と、キャップ２８とを有する。エッチングされた凹部２２はトレンチを形成し、このトレンチは、図１のページを通り抜ける軸に沿って延在する。
一実施形態において、ドーピング領域２４は、埋め込まれたｎ＋領域である。一実施形態において、ドーピング領域２４は、全面に渡る埋め込み（ｂｌａｎｋｅｔ ｉｍｐｌａｎｔ）によって形成される。一実施形態において、キャップ２８は誘電体キャップであり、通常の窒化ケイ素を用い、通常のパターン形成技術で形成される。そして、一実施形態において、通常のプラズマエッチング技術を用いて、凹部２２がエッチングされる。一実施形態において、ドーピング領域２６は注入（ｉｍｐｌａｎｔａｔｉｏｎ）によってドーピングされて、ｎ＋領域が形成される。エッチング又は刻設された凹部２２は、プラズマエッチング、レーザアシスト技術や周知であるその他の技術や開発される可能性のあるその他の技術によって形成することもできる。一実施形態において、凹部２２は、基板部分２０の頂面に対して略垂直な側壁を有するように形成される。ここで、略垂直という意味は、基板表面に対して９０°±１０°である。
図２は、本発明の一実施形態に係る作製過程のさらに後の段階における図１の基板部分２０の断面図である。図２の基板部分２０は、厚い酸化物領域３２と、凹部２２の側壁３６に形成されたＯＮＯ領域３４と、ゲート層３８と、伝導層４０とを有する。一実施形態においては、ゲート層３８は伝導するようにドーピングされた多結晶シリコンである。
一実施形態においては、従来技術を用いて、ドーピング領域２４及び２６を側壁３６に関して選択的に酸化する。その結果、厚い酸化物領域３２が、薄い酸化物層４２が形成されると同時に側壁３６上に形成される。これら酸化物は、側壁３６に沿ってトランジスタチャネルとなる部分からドーピング領域２４及び２６を絶縁するように機能する。絶縁するために、他の技術を用いてもよい。例えば、一実施形態では、高密度プラズマで形成される酸化物を用いてもよい。また、スペーサを用いてもよい。
一実施形態においては、例えば、「ＮＲＯＭ：局在して捕獲する新しい２ビット不揮発性メモリセル」ボアズ・エイタン他、ＩＥＥＥ エレクトロン デバイス レターズ，Ｖｏｌ．２１，Ｎｏ．１１，２０００年１１月，５４３〜５４５頁，ＩＥＥＥ目録 Ｎｏ．０７４１−３１０６／００ （“ＮＲＯＭ：Ａ Ｎｏｖｅｌ Ｌｏｃａｌｉｚｅｄ Ｔｒａｐｐｉｎｇ，２−Ｂｉｔ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ”，ｂｙ Ｂｏａｚ Ｅｉｔａｎ ｅｔ ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２１，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ ２０００，ｐｐ．５４３−５４５，ＩＥＥＥ Ｃａｔａｌｏｇｕｅ Ｎｏ．０７４１−３１０６／００）や、「単一トランジスタ 酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス」Ｔ．Ｙ．チャン他，ＩＥＥＥ エレクトロン デバイス レターズ，Ｖｏｌ．ＥＤＬ−８，Ｎｏ．３，１９８７年３月，ｐｐ．９３−９５，ＩＥＥＥ目録 Ｎｏ．０７４１−３１０６／８７／０３００−００９３ （“Ａ Ｔｒｕｅ Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ ＥＥＰＲＯＭ Ｄｅｖｉｃｅ”ｂｙ Ｔ．Ｙ．Ｃｈａｎ ｅｔ ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．ＥＤＬ−８，Ｎｏ．３，Ｍａｒｃｈ，１９８７，ｐｐ．９３−９５，ＩＥＥＥ Ｃａｔａｌｏｇｕｅ Ｎｏ．０７４１−３１０６／８７／０３００−００９３）において記載があるように、従来技術を用いて、窒化物層４４と酸化物層４６を形成する。
一実施形態においては、ＳＯＮＯＳデバイスにおいて用いられているように、薄い酸化物層４２、窒化物層４４及び酸化物層４６を組み合わせて、ＯＮＯ層３４を形成し、同時にポリシリコン３８で制御ゲートを形成する。動作としては、ドーピング領域２４、２６及び制御ゲート３８に適当なバイアスを印加することにより、ホット多数電荷キャリアを窒化物層４４に注入し、捕獲させて、閾値電圧変化を引き起こす。このようにして、記憶データとして、複数の、択一的で、測定可能な電気的な状態を形成する。「ホット」電荷キャリアは、それらの環境とは熱平衡状態にはない。すなわち、ホット電荷キャリアとは、高い運動エネルギを有する電荷キャリアの集団が存在しているという状況を示している。ホット電荷キャリアは電子でもホールでもよい。
ＳＯＮＯＳデバイスは、１つのゲート３８に対して１より多いビットを記憶できる。一般には、領域２４や領域２６のような接続部近傍のＯＮＯ層３４の一方の側面（４７又は４７´）にホットキャリアを注入して、高い電界を与えるようにする。
領域２４及び２６にかかる電位の極性を逆にすることによって、電荷は、ＯＮＯ層３４の他方の側面（４７´又は４７）に注入される。このようにして、電気的に区別でき、認識可能な４つの状態を１つのゲート３８に対して容易に形成することができる。その結果、図２に示す構造において、１つのゲート３８に対して少なくとも４つのビットを記憶させることができる。
図３は、本発明の一実施形態に係る作製過程における別の段階にある図１の基板部分２０の断面図である。図３に示す実施形態では、酸化物領域３２及び４２を有するが、浮遊ゲート４８は、薄い酸化物領域４２上に形成されている。浮遊ゲート４８には、通常の酸化物又は窒化物絶縁層４９が形成され、その後、ゲート層３８が堆積される。浮遊ゲートデバイスはよく知られており、ホット電荷キャリア(電子でもホールでもよい)を浮遊ゲート４８に注入することで動作する。
浮遊ゲートデバイスでは、電気的に区別でき、識別可能な異なる電荷レベルで書き込まれる。その結果、各浮遊ゲートデバイスに１より多くのデータを書き込むことが可能となり、これによって、外部からアドレス指定可能な各ゲート３８に対して１より多い記憶ビットが対応するようになる。通常は、電荷レベル０、Ｑ、２Ｑ、３Ｑが適用される。ここで、Ｑは、確実に区別できるような出力信号に対応するある電荷量を示す。
図４は、本発明の一実施形態に係るメモリセルアレイ５０の一部を示す基板部分の簡略化された平面図である。図４は、また、ピッチＰ、幅Ｗ、間隔Ｓ及び「背景技術」で記載した最小加工寸法Ｆの場合を示す。例示されているメモリセル面積５２、すなわち単一トランジスタの物理的な面積は、約１Ｆ2となることが理解されよう。伝導層４０からワード線５４は形成され、さらにビット線５６及び５８が形成される。
図５は、本発明の一実施形態に係る構造の図１〜図３と図４の平面図との関係を示す簡略化された断面側面図である。図６〜図８を参照して以下で詳細に説明するように、トレンチ２２はビット線５６及び５８に対応する。
図１〜図５を参照して述べたメモリアレイの密度においては、従来技術のメモリアレイと異なる相互接続構成を必要とする。以下では、そのようなメモリシステムに有効な相互接続構成の新しいタイプの実施形態が図６〜図８を参照して説明される。
図６は、本発明の一実施形態に係る、図４のメモリセルアレイ５０の相互接続構成６０を示す簡略化された平面図である。相互接続構成６０は、パターン形成された複数の伝導層６２及び６４を有し、これら伝導層６２及び６４は、従来技術の中間誘電体層６５（図７及び図８）によって分離される。ここで、図６〜図８は、他の図と対応させるため、また、過度に複雑になるのを避けるため、簡略化されている。浅いトレンチ分離領域６７は、選択された部分を互いに分離する。
図７は、図６の切断線７−７に沿った断面図であり、本発明の一実施形態に係る相互接続構成の一部を示す。
図８は、図６の切断線８−８に沿った断面図であり、本発明の一実施形態に係る相互接続構成の一部を示す。
図６〜図８を参照すると、パターン形成された伝導層６２は上方に延在してノード７０、７０´、７０´´に達し、伝導層６２とドーピング領域２４の選択された部分とを電気的に接続する。パターン形成された伝導層６２は、７２、７２´と記された線まで形成される。
同様に、パターン形成された伝導層６２の別の部分は、７４、７４´で示された線から上方に延在し、ノード７６、７６´、７６´´と他の回路素子とを電気的に接続する。ノード７６、７６´、７６´´によって、ドーピング領域２４の選択された部分との接続が可能となる。
一方、パターン形成された伝導層６４は、図６の上から下に延在し、ノード７８、７８´´と電気的に接続し、それによってドーピング領域２６が接続される。
以上は、図１〜図５のメモリデバイスの使用に適した簡略化された相互接続構成の一例である。その他の構成も可能である。
図９Ａは、ＤＲＡＭアレイ等で使用されるＭＯＳＦＥＴの従来の動作を説明する図である。図９Ａでは、順方向動作における、通常のホットエレクトロン注入とデバイスの劣化を示している。以下で説明するように、電子はドレイン近傍で捕獲されるため、デバイスの特性を変化させるにはさほど有効でない。
図９Ａは、基板１００における金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１０１のブロック図である。ＭＯＳＦＥＴ１０１は、ソース領域１０２と、ドレイン領域１０４と、ソース領域１０２とドレイン領域１０４との間の基板１００内のチャネル領域１０６とを有する。ゲート１０８は、ゲート酸化物層１１０によってチャネル領域１０６から分離されている。ソース領域１０２にはソース線１１２が接続されている。ドレイン領域１０４にはビット線１１４が接続されている。ゲート１０８にはワード線１１６が接続されている。
従来の動作では、ドレイン−ソース間電圧（Ｖｄｓ）をドレイン領域１０４とソース領域１０２との間に設定し、ワード線１１６によってゲート１０８に電圧を加える。ゲート１０８に加えた電圧がＭＯＳＦＥＴの特性電圧閾値（Ｖｔ）を超えると、ドレイン領域１０４とソース領域１０２との間の基板１００内にチャネル１０６が形成される。チャネル１０６が形成されることにより、ドレイン領域１０４とソース領域１０２との間で伝導可能となり、電流信号（Ｉｄｓ）がドレイン領域１０４において検出可能となる。
図９Ａの従来のＭＯＳＦＥＴの動作においては、デバイス劣化の程度は、順方向に動作するＭＯＳＦＥＴに対しては、電子１１７がドレイン領域１０４近傍のゲート酸化物層１１０に捕獲されることによって、徐々に進行する。この効果が図９Ｂに示される。しかしながら、電子１１７はドレイン領域１０４の近傍に捕獲されるので、ＭＯＳＦＥＴの特性を変化させるにはさほど有効でない。
図９Ｃはこの点を示すものである。図９Ｃは、ゲート１０８とソース領域１０２との間の電圧（ＶＧＳ）に対する、ドレイン領域における電流信号（Ｉｄｓ）の平方根を示すグラフである。ＶＧＳに対してプロットした√Ｉｄｓの傾きの変化は、チャネル１０６における電荷キャリアの移動度の変化を表している。
図９Ｃにおいて、△ＶＴは、通常動作において、ドレイン領域１０４近傍のゲート酸化物層１１０に電子が徐々に捕獲されることによってデバイスが劣化することにより生じるＭＯＳＦＥＴの閾値電圧の最小変化を示す。これにより、ドレイン領域１０４近傍のゲート酸化物層１１０に電荷が捕獲固定される。傾き１は、ゲート酸化物層１１０に電子が捕獲されていない図９Ａに対する、チャネル１０６での電荷キャリアの移動度を示す。傾き２は、ドレイン領域１０４近傍のゲート酸化物層１１０に電子１１７が捕獲された図９Ｂの従来技術のＭＯＳＦＥＴに対する、チャネル１０６での電荷キャリアの移動度を示す。図９Ｃの傾き１と傾き２との比較で示されるように、従来のＭＯＳＦＥＴにおいて、ドレイン領域１０４近傍のゲート酸化物層１１０に捕獲された電子１１７は、チャネル１０６での電荷の移動度を大きく変化させることはない。
ストレス及びホットエレクトロン注入の効果については２つの要素がある。第１の要素は、捕獲された電子による閾値電圧の変化であり、第２の要素は、この捕獲された電荷によって引き起こされるキャリア電子の付加的な散乱及び表面状態の付加による移動度の低下がある。従来のＭＯＳＦＥＴが、順方向動作中に、劣化する、すなわち「ストレス」を受ける場合、電子は、ドレイン近傍のゲート酸化物層に徐々に注入され、捕獲される。従来のＭＯＳＦＥＴのこの部分においては、ゲート酸化物層の下方にはチャネルが実質的に存在しない。従って、捕獲された電荷は、閾値電圧や電荷移動度をわずかだけ変化させる。
先に、本出願人は、プログラム可能なアドレスデコード及び補正をするために、従来のＣＭＯＳプロセス及び技術でのＭＯＳＦＥＴの逆ストレスに基づく書き換え可能なメモリデバイスと機能とを開示した。（米国特許出願番号０９／３８３，８０４号「書き換え可能なアドレスデコード及び補正のためのＭＯＳＦＥＴ技術」Ｌ．フォーブス、Ｗ．Ｐ．ノーブル、Ｅ．Ｈ．クラウド（Ｌ．Ｆｏｒｂｅｓ，Ｗ．Ｐ．Ｎｏｂｌｅ ａｎｄ Ｅ．Ｈ．Ｃｌｏｕｄ，“ＭＯＳＦＥＴ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｐｒｏｇｒａｍｍａｂｌｅ ａｄｄｒｅｓｓ ｄｅｃｏｄｅ ａｎｄ ｃｏｒｒｅｃｔｉｏｎ，”Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ｐａｔｅｎｔ Ａｐｐｌｉｃａｔｉｏｎ Ｓｅｒｉａｌ Ｎｕｍｂｅｒ ０９／３８３，８０４））。しかしながら、この開示においては、アドレスデコードと補正の記載はあるが、多値メモリセルの手法については記載がない。
本発明の教示によれば、スプリット−チャネルＮＲＯＭデバイスを有する通常のＭＯＳＦＥＴにおいては、逆方向動作によって書き込みを行い、アバランシェホットエレクトロン注入を用いてＭＯＳＦＥＴのゲート酸化物層に電子を捕獲させる。続いて、書き込まれたＭＯＳＦＥＴを順方向動作させると、酸化物層に捕獲された電子はソース近傍に存在して、チャネルが２つの異なる閾値電圧領域を有するようになる。本発明に係る新規の書き込まれたＭＯＳＦＥＴでは、流れる電流は従来のＭＯＳＦＥＴよりも非常に小さく、特に低いドレイン電圧において小さい。これら電子は、負の電圧をかけない限り、ゲート酸化物層に捕獲され続ける。正又は０のゲート電圧の場合は、電子がゲート酸化物層から除去されることはない。消去は、負のゲート電圧を印加して、及び／又は負のゲートバイアスを印加した状態で温度を上げて、捕獲電子を再放出させてＭＯＳＦＥＴのシリコンチャネルに戻すことによって実現することができる。（Ｌ．フォーブス、Ｅ．サン、Ｒ．アルダース、Ｊ．モル「ＳｉＯ2に捕獲された電子の電界誘起による再放出」 ＩＥＥＥ会報 エレクトロン デバイス，ｖｏｌ．ＥＤ−２６，ｎｏ．１１，１８１６頁〜１８１８頁参照（１９７９年１１月）、Ｓ．Ｓ．Ｂ．オア、Ｎ．ホアン、Ｌ．フォーブス「ＳｉＯ2における深いトラップの分布領域からのトンネリングおよび熱による再放出」 ＩＥＥＥ会報 エレクトロン デバイス，ｖｏｌ．４０，ｎｏ．６，１１００頁〜１１０３頁（１９９３年６月）、Ｓ．Ａ．アバス、Ｒ．Ｃ．ドカーティ「ホットエレクトロン捕獲によるＮ−チャネル ＩＧＦＥＴの設計限界」 ＩＥＥＥ国際エレクトロンデバイス会議，ワシントン Ｄ．Ｃ．，１９７５年１２月，３５頁〜３８頁参照）（Ｌ．Ｆｏｒｂｅｓ，Ｅ．Ｓｕｎ，Ｒ．Ａｌｄｅｒｓ ａｎｄ Ｊ．Ｍｏｌｌ，“Ｆｉｅｌｄ ｉｎｄｕｃｅｄ ｒｅ−ｅｍｉｓｓｉｏｎ ｏｆ ｅｌｅｃｔｒｏｎｓ ｔｒａｐｐｅｄ ｉｎ ＳｉＯ2，”ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ，ｖｏｌ．ＥＤ−２６，ｎｏ．１１，ｐｐ．１８１６−１８１８（Ｎｏｖ．１９７９）；Ｓ．Ｓ．Ｂ．Ｏｒ，Ｎ．Ｈｗａｎｇ，ａｎｄ Ｌ．Ｆｏｒｂｅｓ，“Ｔｕｎｎｅｌｉｎｇ ａｎｄ Ｔｈｅｒｍａｌ ｅｍｉｓｓｉｏｎ ｆｒｏｍ ａ ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｆ ｄｅｅｐ ｔｒａｐｓ ｉｎ ＳｉＯ2，”ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．４０，ｎｏ．６，ｐｐ．１１００−１１０３（Ｊｕｎｅ １９９３）；Ｓ．Ａ．Ａｂｂａｓ ａｎｄ Ｒ．Ｃ．Ｄｏｃｋｅｒｔｙ，“Ｎ−ｃｈａｎｎｅｌ ＩＧＦＥＴ ｄｅｓｉｇｎ ｌｉｍｉｔａｔｉｏｎｓ ｄｕｅ ｔｏ ｈｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｐｐｉｎｇ，”ＩＥＥＥ Ｉｎｔ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｔｇ．，Ｗａｓｈｉｎｇｔｏｎ Ｄ．Ｃ．，Ｄｅｃ．１９７５，ｐｐ．３５−３８）。
図１０Ａ〜図１０Ｃは、本発明において、逆方向でデバイスに書き込み、続いて順方向動作させてデバイスから読み出すことによってデバイス特性を大きく変化させることを説明するための図である。
図１０Ａは、本発明の教示に基づき、多値セルとして使用され、書き込まれたＭＯＳＦＥＴの説明図である。図１０Ａに示すように、多値セル２０１は、基板２００にＭＯＳＦＥＴを有する。このＭＯＳＦＥＴは、第１ソース／ドレイン領域２０２と、第２ソース／ドレイン領域２０４と、第１ソース／ドレイン領域２０２と第２ソース／ドレイン領域２０４との間にあるチャネル領域２０６とを有する。一実施形態においては、第１ソース／ドレイン領域２０２はＭＯＳＦＥＴのソース領域２０２を含み、第２ソース／ドレイン領域２０４はＭＯＳＦＥＴのドレイン領域２０４を含む。図１０Ａは、さらに、ゲート酸化物層２１０によってチャネル領域２０６から分離されたゲート２０８を示している。第１ソース／ドレイン領域２０２には第１伝送線２１２が接続され、第２ソース／ドレイン領域２０４には第２伝送線２１４が接続される。第１伝送線は、ソース線２１２を含み、第２伝送線は、ビット線２１４を含む。
上述のように、多値セル２０１は書き込まれたＭＯＳＦＥＴで構成される。この書き込まれたＭＯＳＦＥＴには、第１ソース／ドレイン領域２０２の近傍のゲート酸化物層２１０に電荷２１７が捕獲されており、これによってチャネル領域２０６は、第１電圧閾値領域（Ｖｔ１）及び第２電圧閾値領域（Ｖｔ２）を有する。一実施形態においては、第１ソース／ドレイン領域２０２の近傍のゲート酸化物層２１０に捕獲された電荷２１７は、捕獲された電子２１７である。本発明の教示によれば、また、以下で詳細に説明するように、多値セルは、第１ソース／ドレイン領域２０２の近傍のゲート絶縁層に捕獲される複数の電荷レベルのうちの１つのレベルを有するように書き込まれ、それによってチャネル領域２０６は第１電圧閾値領域（Ｖｔ１）及び第２電圧閾値領域（Ｖｔ２）を有し、書き込まれた多値セルの動作電流が減少することとなる。
図１０Ａにおいて、チャネル２０６のＶｔ２は第１ソース／ドレイン領域２０２の近傍であり、Ｖｔ１は第２ソース／ドレイン領域２０４の近傍であることを示している。本発明の教示によれば、第１ソース／ドレイン領域２０２近傍のゲート酸化物層２１７に捕獲された電荷２１７によって、Ｖｔ２はＶｔ１よりも高い電圧閾値を有する。複数のビットを多値セル２０１に記憶させることができる。
図１０Ｂは、本発明の実施形態を実現するための、本発明に係る多値セル２０１のＭＯＳＦＥＴに書き込む方法を説明するための図である。図１０Ｂに示されるように、この方法は逆方向でＭＯＳＦＥＴに書き込むステップを含む。逆方向でＭＯＳＦＥＴに書き込むステップは、ＭＯＳＦＥＴのドレイン領域２０４に第１電圧Ｖ１を印加するステップを含む。一実施形態において、ＭＯＳＦＥＴのドレイン領域２０４に第１電圧Ｖ１を印加するステップは、図１０Ｂに示すように、ＭＯＳＦＥＴのドレイン領域２０４を接地するステップを含む。ＭＯＳＦＥＴのソース領域２０２には第２電圧Ｖ２が印加される。一実施形態において、ソース領域２０２に第２電圧Ｖ２を印加するステップは、図１０Ｂに示すように、ＭＯＳＦＥＴのソース領域２０２に高い正の電圧（ＶＤＤ）を印加するステップを含む。ＭＯＳＦＥＴのゲート２０８にはゲート電圧ＶＧＳが印加される。一実施形態において、このゲート電圧ＶＧＳは、第２電圧Ｖ２よりは小さいが、ドレイン領域２０４とソース領域２０２との間のＭＯＳＦＥＴのチャネル２０６の伝導性を確保するには十分な大きさの電圧である。図１０Ｂに示すように、ＭＯＳＦＥＴに第１電圧、第２電圧、ゲート電圧（Ｖ１、Ｖ２及びＶＧＳ）をそれぞれ印加することにより、ソース領域２０２の近傍のＭＯＳＦＥＴのゲート酸化物層２１０にホットエレクトロンが注入される。すなわち、第１電圧、第２電圧及びゲート電圧（Ｖ１、Ｖ２及びＶＧＳ）をそれぞれ印加すると、電荷キャリア（例えば電子）にチャネル２０６を伝導するだけのエネルギが与えられ、その電荷キャリアがソース領域２０２に近づくと、その電荷キャリアのうちの多くはソース領域２０２の近傍のゲート酸化物層２１０に励起される。ここで、電荷キャリアは捕獲される。
本発明の一実施形態では、続いて、読み出し動作において、書き込まれた状態でＭＯＳＦＥＴを順方向動作させることで、上記の方法が行われる。従って、読み出し動作は、ソース領域２０２を接地するステップ及びドレイン領域にＶＤＤの部分電圧をプリチャージするステップを含む。デバイスがゲートに接続されたワード線によってアドレス指定されると、伝導度は、ゲート絶縁層に記憶された電荷の有無によって決定される。すなわち、従来のＤＲＡＭセルをアドレス指定して、読み出す際に行われているように、ソース領域とドレイン領域との間に伝導性のチャネルを形成するために、ゲート電圧がワード線２１６を介してゲート２０８に印加される。
しかしながら、書き込まれた状態では、図１０Ａと関連して詳細に説明したように、ＭＯＳＦＥＴの伝導性チャネル２０６は、ドレイン領域２０４の近傍に第１電圧閾値領域（Ｖｔ１）を、ソース領域２０２の近傍には第２電圧閾値領域（Ｖｔ２）を有する。本発明の教示によれば、ソース領域２０２近傍のＭＯＳＦＥＴのゲート酸化物層２１０へのホットエレクトロン注入２１７により、Ｖｔ２はＶｔ１よりも高い電圧閾値を有する。
図１０Ｃは、第２ソース／ドレイン領域２０４と第１ソース／ドレイン領域２０２との間に設定された電圧すなわちドレイン電圧（ＶＤＳ）に対して第２ソース／ドレイン領域２０４で検知される電流信号（Ｉｄｓ）をプロットしたグラフ（Ｉｄｓ対ＶＤＳ）である。一実施形態においては、ＶＤＳは、ドレイン領域２０４とソース領域２０２との間に設定された電圧を表す。図１０Ｃにおいて、Ｄ１としてプロットされた曲線は、本発明の教示による、書き込まれていない従来のＭＯＳＦＥＴの伝導性の挙動を示している。曲線Ｄ２は、本発明の教示による、図１０Ａと関連して上述した、書き込まれたＭＯＳＦＥＴの伝導性の挙動を示している。図１０Ｃに示されるように、ある特定のドレイン電圧（ＶＤＳ）に対して、書き込まれたＭＯＳＦＥＴ（曲線Ｄ２）における第２ソース／ドレイン領域２０４で検出される電流信号（ＩＤＳ２）は、本発明の教示による書き込まれていない従来のＭＯＳＦＥＴにおける第２ソース／ドレイン領域２０４で検出される電流信号（ＩＤＳ１）よりも有意に小さい。また、これは、本発明の書き込まれたＭＯＳＦＥＴにおけるチャネル２０６は２つの電圧閾値領域を有するという事実、及び第１ソース／ドレイン領域２０２近傍のゲート酸化物層２１７に捕獲された電荷２１７によって、第１ソース／ドレイン領域２０２近傍の電圧閾値領域Ｖｔ２が第２ソース／ドレイン領域近傍のＶｔ１よりも高い電圧閾値を有するという事実とに起因する。
これらの効果のうちのいくつかは、フラッシュメモリ用であるＮＲＯＭと呼ばれる異なったデバイス構造における使用に対して、最近開示された。イスラエル及びドイツのこの最近の論文では、従来型でないフラッシュメモリデバイス構造において窒化ケイ素層での電荷捕獲を用いている。（Ｂ．エイタン他「ＮＲＯＭデバイスのサブスレッショルド係数によるチャネルホットエレクトロン注入の特徴づけ」ＩＥＥＥ エレクトロン デバイス レターズ、Ｖｏｌ．２２、Ｎｏ．１１、５５６頁〜５５８頁（２００１年１１月）参照（Ｂ．Ｅｉｔａｎ ｅｔ ａｌ．，“Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ ｂｙ ｔｈｅ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｏｆ ＮＲＯＭ ｄｅｖｉｃｅ，”ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，Ｖｏｌ．２２，Ｎｏ．１１，ｐｐ．５５６−５５８，（Ｎｏｖ．２００１））；Ｂ．エイタン他「ＮＲＯＭ：局在して捕獲する新しい２ビット不揮発性メモリセル」ＩＥＥＥ エレクトロン デバイス レターズ Ｖｏｌ．２１、Ｎｏ．１１５４３頁〜５４５頁（２０００年１１月）参照（Ｂ．Ｅｉｔａｎ ｅｔ ａｌ．，“ＮＲＯＭ：Ａ Ｎｏｖｅｌ Ｌｏｃａｌｉｚｅｄ Ｔｒａｐｐｉｎｇ，２−Ｂｉｔ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，Ｖｏｌ．２１，Ｎｏ．１１，ｐｐ．５４３−５４５，（Ｎｏｖ．２０００））。また、窒化ケイ素ゲート絶縁層における電荷捕獲は、ＭＮＯＳメモリデバイスで用いられる基本的なメカニズムであり（Ｓ．ジィー「半導体デバイスの物理」ワイリー，Ｎ．Ｙ．，１９８１年，５０４頁〜５０６頁参照（Ｓ．Ｓｚｅ，Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ，Ｗｉｌｅｙ，Ｎ．Ｙ．，１９８１，ｐｐ．５０４−５０６））、酸化アルミニウムゲートにおける電荷捕獲は、ＭＩＯＳメモリデバイスで用いられる基本的なメカニズムである（Ｓ．ジィー「半導体デバイスの物理」ワイリー，Ｎ．Ｙ．，１９８１年，５０４頁〜５０６頁参照（Ｓ．Ｓｚｅ，Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ，Ｗｉｌｅｙ，Ｎ．Ｙ．，１９８１，ｐｐ．５０４−５０６））。本出願人は、ゲート絶縁層における分離された点欠陥での電荷捕獲を、先に開示している（Ｌ．フォーブス、Ｊ．ガウジック「絶縁層トラップを用いたメモリ」米国特許第６，１４０，１８１号 ２０００年１０月３１日 特許公報発行（Ｌ．Ｆｏｒｂｅｓ ａｎｄ Ｊ．Ｇｅｕｓｉｃ，“Ｍｅｍｏｒｙ ｕｓｉｎｇ ｉｎｓｕｌａｔｏｒ ｔｒａｐｓ，”ＵＳ Ｐａｔｅｎｔ Ｎｕｍｂｅｒ ６，１４０，１８１，ｉｓｓｕｅｄ Ｏｃｔｏｂｅｒ ３１，２０００））。
上述の論文に対して、本発明では、逆方向動作でＭＯＳＦＥＴに書き込むことでソース領域近傍に複数の電荷レベルのうちの１つを捕獲し、順方向で読み出して、ＤＲＡＭ技術の改良に基づく多値メモリセルを形成する。
従来のＤＲＡＭ技術では、一般的にゲート絶縁層として酸化ケイ素を用いている。さらに、従来のＤＲＡＭデバイスにおいては、酸化ケイ素ゲート絶縁層における電荷捕獲を最小にしようとすることに力点が置かれている。本発明の教示によれば、多種多様の絶縁層を用いることで、酸化ケイ素層よりも効果的に電子を捕獲する。すなわち、本発明に係る多値メモリセルでは、湿式法による酸化ケイ素、窒化ケイ素、シリコンオキシナイトライドＳＯＮ、シリコンリッチ酸化物ＳＲＯ、酸化アルミニウムＡｌ2Ｏ3や、酸化物及び窒化ケイ素、又は酸化物及び酸化アルミニウム等の絶縁体による複合層や、酸化物−窒化物−酸化物等の複数層等のゲート絶縁層で電荷捕獲を行う。一方、酸化ケイ素の電荷捕獲効率は低いが、このことは窒化シリコンや酸化ケイ素及び窒化物の複合層の場合には該当しない。
図１１は、本発明に係るメモリアレイの一部である縦型ＮＲＯＭメモリセルを示す。図１１のメモリは、本発明に基づいて形成された複数の柱状部、すなわち多値セル３０１−１及び３０１−２を示している。本開示を読めば、上述の複数の縦型柱状部が基板３０３から外方へ広がって行及び列に形成されていることは、当業者であれば理解できよう。
図１１で示されるように、複数の縦型柱状部３０１−１、３０１−２は複数のトレンチ３４０によって分離されている。本発明の教示によれば、複数の縦型柱状部３０１−１、３０１−２は、第１ソース／ドレイン領域３０２−１、３０２−２をそれぞれ含むトランジスタとして機能する。第１ソース／ドレイン領域３０２−１、３０２−２はソース線３０４に接続されている。図１１に示されるように、ソース線３０４は、縦型柱状部３０１−１、３０１−２の行間のトレンチ３４０の底部に形成される。一実施形態においては、本発明によれば、ソース線３０４は、トレンチ底部に埋め込まれたドーピング領域から形成される。第２ソース／ドレイン領域３０６−１、３０６−２はそれぞれ、ビット線（図示せず）に接続される。第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にはチャネル領域３０５が配置される。
図１１に示すように、ゲート３０９は、縦型柱状部３０１−１、３０１−２の行に沿ったトレンチ３４０のゲート絶縁層３０７によって、チャネル領域３０５から分離される。本発明の一実施形態においては、ゲート絶縁層３０７は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、シリコンオキシナイトライド（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されたゲート絶縁層３０７等である。本発明の別の実施形態においては、ゲート絶縁層３０７は、シリコンリッチの酸化アルミニウム絶縁層、シリコンのナノ粒子を有するシリコンリッチ酸化物、シリコンカーバイドのナノ粒子を有する酸化ケイ素絶縁層及びシリコンオキシカーバイド絶縁層よりなる群から選択されたゲート絶縁層３０７等である。本発明のさらに別の実施形態においては、ゲート絶縁層３０７は、複合層３０７である。この実施形態においては、複合層３０７としては、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択された複合層３０７が挙げられる。他の実施形態においては、複合層３０７としては、シリコン（Ｓｉ）、チタン（Ｔｉ）、タンタル（Ｔａ）よりなる群から選択された２つ以上の材料からなる複合層３０７又は非化学量論的単一層が挙げられる。本発明のさらに他の実施形態においては、ゲート絶縁層３０７は、酸化物−窒化物−酸化物（ＯＮＯ）ゲート絶縁層３０７等である。
図１２は、図１１に示されたメモリアレイの部分の等価回路４００を示す。図１２では、複数の縦型多値セル４０１−１及び４０１−２が示されている。縦型多値セル４０１−１、４０１−２のそれぞれは、第１ソース／ドレイン領域４０２−１、４０２−２と、第２ソース／ドレイン領域４０６−１、４０６−２と、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に配置されたチャネル領域４０５と、ゲート絶縁層４０７によってチャネル領域から分離されたゲート４０９と、を有する。
図１２は、さらに、各多値セルの第２ソース／ドレイン領域４０６−１、４０６−２に接続された複数のビット線４１１−１、４１１−２を示している。図１２に示されるように、一実施形態においては、複数のビット線４１１−１、４１１−２がメモリアレイの行に沿って第２ソース／ドレイン領域４０６−１、４０６−２に接続されている。各多値セルのゲート４０９には、メモリアレイの列に沿って、図１２にワード線４１３として示されるように、複数のワード線が接続される。第１ソース／ドレイン領域（例えば４０２−１、４０２−２）には、縦型多値セル４０１−１、４０１−２の列に沿って、共通ソース線４１５のような複数のソース線が接続され、これらトランジスタを有する隣接する柱状部が共通ソース線４１５を共有している。
一実施形態においては、列で隣接する柱状部は、図１１で述べたように柱状部を行に分離する共有されたトレンチの一方の側面において縦型多値セル（例えば４０１−１）として機能するトランジスタと、共有されたトレンチの対向する側面において書き込まれた伝導状態を有する参照セル（例えば４０１−２）として機能するトランジスタとを有する。この場合、本発明の教示及び以下の詳細な説明によれば、少なくとも１つの多値セルが書き込まれて、４１７として示されるように、第１ソース／ドレイン領域（例えば４０２−１）の近傍のゲート絶縁層に、捕獲される電荷の複数のレベルのうちの１つのレベルを有するようになる。これにより、チャネル領域４０５は第１電圧閾値領域（Ｖｔ１）と第２電圧閾値領域（Ｖｔ２）を有するようになり、書き込まれた多値セルは、低いドレインソース電流で動作することになる。
図１３は、本発明の教示に係る新しい多値セル５００における読み出し動作を説明するための別の等価回路を示す。図１３の等価回路は、書き込まれた縦型多値セルを表している。図１１で詳細に説明したように、この書き込まれた縦型多値セル５００は、基板から外方へ広がる縦型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５００を有する。このＭＯＳＦＥＴは、ソース領域５０２と、ドレイン領域５０６と、ソース領域５０２とドレイン領域５０６との間にあるチャネル領域５０５と、５０７として示されている、ゲート絶縁層によってチャネル領域５０５から分離されたゲート５０９とを有する。
図１３で示されるように、ゲート５０９にはワード線５１３が接続される。ソース領域５０２には、図１１で説明したように、縦型ＭＯＳＦＥＴの近傍のトレンチに形成されたソース線５０４が接続される。ドレイン領域５０６には、ビット線又はデータ線５１１が接続される。図１３に示された多値セル５００は、第１ソース／ドレイン領域５０２の近傍の５１７として示されるゲート絶縁層に捕獲される電荷の複数のレベルのうちの１つのレベルを有するように書き込まれた多値セル５００の一例である。このように書き込まれたセルにおいては、チャネル領域５０５は、第１電圧閾値領域（Ｖｔ１）及び第２電圧閾値領域（Ｖｔ２）を有するようになり、書き込まれたセル５００は、低いドレインソース電流で動作するようになる。本発明の教示によれば、第２電圧閾値領域（Ｖｔ２）は、第１電圧閾値領域（Ｖｔ１）より大きい高電圧閾値領域である。
図１４は、本発明に係るメモリアレイ６００の一部を示す。図１４のメモリは、本発明の教示に基づいて形成された一対の多値セル６０１−１、６０１−２を示している。本開示を読めば当業者が理解できるように、１つのアレイに対して、いかなる数の多値セルを配置してもよいが、説明を容易にするため、図１４では２個のセルのみを示す。
図１４に示すように、第１ソース／ドレイン領域６０２−１、６０２−２は、それぞれソース線６０４に接続される。第２ソース／ドレイン領域６０６−１、６０６−２は、ビット線６０８−１、６０８−２にそれぞれ接続される。ビット線６０８−１、６０８−２は、６１０と示されるセンスアンプに接続される。各多値セル６０１−１、６０１−２に対するゲート６１４−１、６１４−２には、ワード線６１２−１、６１２−２がそれぞれ接続される。本発明の教示によれば、ワード線６１２−１、６１２−２は、メモリアレイ６００の行を横切るか、又は、メモリアレイ６００の行に対して垂直である。
最後に、第１電位又は第２電位をビット線６０８−１に接続するためのデータ書き込み／プリチャージ回路が６２４に示される。本開示を読めば、当業者が理解できるように、データ書き込み／プリチャージ回路６２４は、逆方向で書き込み動作する間、ビット線６０８−１を接地するか、又は、順方向で読み出し動作する間、ＶDDの部分電圧をビット線６０８−１にプリチャージするように設計されている。本開示を読めば、ソース線６０４は、逆方向に書き込み動作する間、ＶDDよりも高い電圧でバイアスされるか、又は、順方向で読み出しする間、接地されることは、当業者であれば理解できよう。
図１４に示されるように、アレイ構造６００は、多値セル６０１−１、６０１−２を含み、コンデンサを有さない。これに代えて、本発明の教示によれば、第１ソース／ドレイン領域又はソース領域６０２−１、６０２−２がソース線６０４に直接接続される。書き込むためには、ソース線６０４がＶＤＤよりも高い電圧でバイアスされ、データ線又はビット線６０８−１、６０８−２を接地することにより、デバイスに逆方向でストレスが与えられる。多値セル６０１−１又は６０１−２がワード線アドレス６１２−１、６１２−２によって選択される場合、多値セル６０１−１又は６０１−２が導通し、ソース領域６０２−１又は６０２−２近傍のセルゲート絶縁層へのホットエレクトロン注入に伴ってストレスが与えられる。本開示を読めば、当業者であれば理解できるように、ソース領域近傍のゲート絶縁層に、複数の異なる電荷レベルが書き込むことができこれによって、このセルが差動セルとして用いられて、及び／又はこのセルが、図１４に示されるように、参照セル又はダミーセルに対して比較されて、複数のビットを多値セルに記憶させることができる。
読み出しの際は、セルのソース線６０４が接地され、ビット線６０８−１又は６０８−２及び第２ソース／ドレイン領域又はドレイン領域６０６−１及び６０６−２がＶＤＤの部分電圧にプリチャージされた状態で、多値セル６０１−１又は６０１−２が順方向で動作される。上述のデバイスがワード線６１２−１又は６１２−２によってアドレス指定される場合、デバイスの伝導度は、測定して、又は、参照セル若しくはダミーセルと比較して、センスアンプ６１０によって検出されるように、ゲート絶縁層に捕獲された記憶電荷量の有無によって決定される。ＤＲＡＭセンスアンプの動作については、例えば、米国特許第５，６２７，７８５号、５，２８０，２０５号、５，０４２，０１１号（これら特許は全て、マイクロン テクノロジー社が譲受人である）に記載されている。それらの特許は、ここに参照することで開示に含まれる。従って、ＤＲＡＭで用いられている従来の方法でアドレス指定、読み出しが行われるが、多値セルとして、新しい方法で書き込まれる。
動作としては、ソース線６０４をバイアスすることで、逆方向でデバイスにホットエレクトロンによるストレスを加え、図１４で示されるように、ソース線６０４を接地して、ストレスを受けた多値セル（例えば、セル６０１−１）とストレスを受けていないダミーデバイス／セル（例えば６０１−２）とを比較しながら、デバイスが読み出される。現場で使用する前に、製造及び検査の段階において、書き込み及び場合によっては消去の特徴を利用して、全てのセル又は全てのデバイスが類似の伝導度又は整合した伝導度を有するように、最初に書き込んでおくことが可能である。同様に、参照セル又はダミーセル（例えば、６０１−２）のトランジスタが全て同じ伝導状態になるように、最初に書き込んでおくことが可能である。これにより、本発明の教示によれば、書き込み動作中にストレスによって誘起されるデバイス特性の変化によるセル又はデバイス特性における小さな差を、センスアンプ６１０によって検出できるようになる。
本開示を読めば、上述のような多値セルのアレイはＤＲＡＭ技術の改変によって簡単に実現されることが当業者であれば理解できよう。本発明の教示によれば、多値セルのゲート絶縁層としては、湿式酸化によって形成されたＳｉＯ2の厚い層、ＳＯＮシリコンオキシナイトライドの厚い層、ＳＲＯシリコンリッチ酸化物の厚い層、Ａｌ2Ｏ3酸化アルミニウムの厚い層、複合層の厚い層、トラップを有する埋め込み酸化物の厚い層、よりなる群から選択されたゲート絶縁層等が挙げられる（Ｌ．フォーブス、Ｊ．ガウジック「絶縁層トラップを用いたメモリ」 米国特許第６，１４０，１８１号 ２０００年１０月３１日 特許公報発行）。酸化ケイ素の通常の薄いゲート絶縁層を用いたアドレスデコード及びセンスアンプ用の従来技術のトランジスタは、この工程の後に作製することができる。
図１５Ａ、１５Ｂ及び図１６Ａ、１６Ｂは、ゲート絶縁層の蓄積電荷を用いて、本発明に係る多値セルの伝導度を変化させることを説明するための図である。すなわち、図１５Ａ〜図１６Ｂは、本発明の教示によって形成される新規の多値セル７０１の動作を説明するための図である。図１５Ａに示されるように、ゲート絶縁層７０７は、複数の層（例えばＯＮＯ積層体）を有する。ＯＮＯ積層体においては、層７０７Ａはチャネル７０５の最近傍の酸化物層であり、窒化物層７０７Ｂはその上に形成される。
図１５Ａに示される実施形態においては、酸化物層７０７Ａは、約６．７ｎｍすなわち６７Å（概略で１０-6ｃｍ）の厚さを有するものとして示されている。図１５Ａにおいて多値セルは、０．１μｍ（１０-5ｃｍ）×０．１μｍの大きさを有する。説明のため、ソース近傍の電荷蓄積領域は、０．１μｍプロセスにおいては妥当と考えられる、０．１μｍ（１０００Å）×０．０２μｍ（２００Å）の大きさを有するとする。チャネル７０５最近傍のゲート酸化物層７０７Ａが６７Åである場合、酸化物層の静電容量は１ｃｍ2あたり約０．５μＦであるので、電子１００個の電荷では、この領域において１．６Ｖの閾値電圧変化が生じる。トランジスタの酸化物層の有効厚みが全体として２００Åの場合は、ソース近傍での閾値電圧変化は、電子１０個に対応する０．１６Ｖと見積もられ、トランジスタ電流を４μＡだけ変化させる。図１４との関連で説明された、ＤＲＡＭセンスアンプと同様のセンスアンプは、データ線又はビット線における上記の電荷変化を検出することは容易である。この実施形態においては、データ線又はビット線において検出される電荷変化は、１０ナノ秒（ｎｓ）の検出時間で４０フェムトクーロン（ｆＣ）となる。
これらの数値を説明すると、上述の構造の静電容量Ｃｉは、誘電率εｉ（二酸化シリコンの誘電率は１．０６／３×１０-12Ｆ／ｃｍ）と絶縁層の厚みｔ（ここでは、６．７×１０-7ｃｍ）とに依存し、Ｃｉ＝εｉ／ｔ＝１．０６×１０-12（Ｆ／ｃｍ）／（３×６．７×１０-7（ｃｍ））＝０．５×１０-6（Ｆ／ｃｍ2）となる。これにより、ソース近傍の電荷蓄積領域（例えば、２０ｎｍ×１００ｎｍすなわち２×１０-11ｃｍ2）に対する静電容量の値は、Ｃｉ＝１０-17Ｆとなる。このようにして、△Ｖ＝１．６（Ｖ）の閾値電圧変化に対して、蓄積電荷は、Ｑ＝Ｃ×△Ｖ＝１０-17（Ｆ）×１．６（Ｖ）＝１．６×１０-17（Ｃ）となる。Ｑ＝Ｎｑなので、蓄積された電子の数は、おおよそＱ／ｑ＝１．６×１０-17（Ｃ）／１．６×１０-19（Ｃ）すなわち１００個となる。
実際上は、書き込まれた多値セル、すなわち改変されたＭＯＳＦＥＴは、第１ソース／ドレイン領域又はソース領域近傍のゲート絶縁層に捕獲された電荷を有する書き込まれたＭＯＳＦＥＴであり、チャネル領域は第１電圧閾値領域（Ｖｔ１）と第２電圧閾値領域（Ｖｔ２）とを有し、Ｖｔ２はＶｔ１よりも大きく、Ｖｔ２はソース領域近傍にあり、従って、書き込まれたＭＯＳＦＥＴは低いドレインソース電流で動作する。所与の大きさにおいて△Ｑ＝電子１００個である場合に対して、トランジスタの酸化物層の有効厚みが全体として２００Åの場合は、ソース近傍の閾値電圧変化は電子１０個に対応する０．１６（Ｖ）と見積もられ、トランジスタ電流は４（μＡ）だけ変化する。上述したように、図１４との関連で説明された、ＤＲＡＭセンスアンプと同様のセンスアンプが、データ線又はビット線上のこのような電荷変化を検出することは容易である。データ線又はビット線において検出される電荷変化は、１０ナノ秒（ｎｓ）の検出時間で４０フェムトクーロン（ｆＣ）となると思われ、これは、本発明の教示による複数の蓄積された電荷レベルのうちの１つを表している。複数の異なる電荷レベルをソース領域近傍のゲート絶縁層に書き込むことが可能であり、これにより、図１４に示されるように、そのセルを差動セルとして用いて、及び／又はそのセルを参照セル若しくはダミーセルと比較して、本発明に係る多値セルに複数のビットを記憶することができる。
図１５Ｂは、また、本発明に係る新規の多値セルの伝導の挙動を説明するための図である。図１５Ｂで示されている等価回路には、等価な２００Åの酸化物層の厚みを有する多値セル７０１が示されている。ソース７０２近傍の電荷蓄積領域は、０．１μｍプロセスでは妥当と考えられる長さ０．０２μｍ（２０ｎｍ）を有し、また、幅は０．１μｍ（１００ｎｍ）としている。それゆえ、この領域におけるドレインソース電圧（△ＶＤＳ）の変化に対して、電場はＥ＝０．１（Ｖ）／２×１０-6（ｃｍ ）＝０．５×１０5（Ｖ／ｃｍ）すなわち５×１０4（Ｖ／ｃｍ）となる。ドレイン電流は、式ＩＤ＝μＣｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔ）×△ＶＤＳを用いて計算される。この例では、μＣｏｘ＝μＣｉは５０μＡ／Ｖ２であり、Ｗ／Ｌ＝５である。ドレイン電流の式に代入して、ＩＤ＝（５０μＡ／Ｖ２×５×０．１６Ｖ×０．１Ｖ）＝２．５×１．６μＡ＝４μＡを得る。上述したように、このドレイン電流ＩＤは、ゲート絶縁層、すなわちソース７０２近傍の電荷蓄積領域７０７にて捕獲された電子１０個分に相当する。１０ナノ秒（ｎｓ）間の検出によって、ビット線を４０ｆＣ（４μＡ×１０ｎｓ＝４０×１０-15クーロン）の電荷が流れる。
図１６Ａ及び図１６Ｂは、上述したように新規の多値セルの動作及び書き込みを説明するための図である。しかしながら、隣接するデバイス同士が比較され、共有するトレンチの対向する側面にあるデバイスの１つが、ダミーセルトランジスタ又は参照デバイスとして使用される別のアレイ配置をも示している。さらにまた、全ての参照デバイスは、同じ初期伝導状態を有するように書き込まれることが可能である。
図１６Ａでは、新規の多値セルの逆方向での動作及び書き込みが示される。トレンチ（図１１との関連で説明した）の一方の側面のトランジスタ８０１−１にはそれぞれのドレイン線（例えば、８１１−１）を接地することによってストレスが与えられる。トレンチの対向する側面のトランジスタ８０１−２に対するドレイン線８１１−２は浮かせたままである。トレンチの底部に配置された共有されたソース線８０４に電圧が印加され、（図１１との関連で説明した）トレンチ底部がドレインとして機能する。隣り合う（トレンチを共有した）／隣接する列のトランジスタ８０１−１、８０１−２はゲート８０７及びワード線８１３（例えば、ポリシリコンゲート線）を共有し、接続される。ワード線は、ビット線及びソース線（例えば、８１１−１、８１１−２、８０４）を含む行を横切るか、又は垂直となっている。ゲート８０７にはゲート電圧が印加される。ここで、多値セル８０１−１が導通し、ソース領域８０２−１近傍のゲート絶縁層８１７にホットエレクトロンが注入されるに伴ってストレスを受けるであろう。
図１６Ｂは、書き込まれた多値セルの順方向動作及びこの差動セルの実施形態（例えば、各セルに２個のトランジスタがある場合）において行われる差動読み出しを説明する図である。この状態の読み出しを行うため、ドレイン及びソース（又は接地）は通常の接続にして、多値セルの伝導度が決定される。ドレイン線８１１−１、８１１−２には通常通り順方向に電圧が印加される。（図１１との関連で説明した）トレンチの底部に配置された共有されたソース線８０４は接地され、再び、ソースとして機能する。そして、ゲート８０７にゲート電圧が印加される。
本開示を読めば、当業者が理解できるように、複数の異なる電荷レベルがソース領域８０２−１の近傍のゲート絶縁層８１７に書き込まれ、参照セル又はダミーセル８０２−２と比較される。このようにして、本発明の教示によれば、複数のビットを多値セルに記憶させることができる。
上述したように、これらの新規の多値セルは、ＤＲＡＭ同様のアレイで使用することができる。上方から見た場合、２つのトランジスタが４Ｆ2（Ｆ＝リソグラフィの最小加工寸法）の面積を占有しており、すなわち、各メモリセルは２Ｆ2の面積を占有する１つのトランジスタで構成される。しかしながら、各トランジスタは多数のビットを記憶できるので、データ記憶密度は単位面積１Ｆ2あたり１より大きいビット数となる。例えば、図１６Ａ及び図１６Ｂに示す実施形態と図１２に示す実施形態とを対比して示すように、参照トランジスタが近接するように各メモリトランジスタに対して１個の参照セル又はダミーセルを用いると、トランジスタの特性をより良好に合致させることができるが、メモリ密度は低くなる。
図１７は、本発明に係る縦型ＮＲＯＭフラッシュメモリトランジスタの一実施形態の断面図である。縦型デバイス構造を用いることで、セルの占有する面積を４Ｆ2に維持したまま、チャネル長を長くすることができる。
本実施形態は、１つの制御ゲート１７０４と、２つの柱状部１７０１及び１７０２の側面に沿った２つのスプリットチャネル１７１０及び１７１１とで構成される。トレンチの下のｎ＋領域１７０３は、トランジスタ動作中、２つのチャネル領域１７１０と１７１１とを接続して、該構造を２つの直列トランジスタとして機能させる。この２つの直列トランジスタは少なくとも２つの電荷蓄積領域を有する。別の実施形態においては、電荷蓄積面積が異なっていてもよい。
各トランジスタは、１つの窒化物蓄積領域１７０６、１７０８を有しており、一実施形態においては、その窒化物蓄積領域は、ＯＮＯゲート絶縁層の一部である。電荷は、チャネル領域１７１０、１７１１のどちらか一方か両方のゲート絶縁層に蓄積される。隣接する柱状部１７０１及び１７０２の上部におけるｎ＋領域１７２０及び１７２１は、トランジスタの動作方向によってソース領域又はドレイン領域のどちらか一方として機能する。ソース／ドレイン領域は、ワード線／制御ゲート１７０４に略垂直で、ｚ軸に沿って延在するデータ／ビット線によって接続される。
トレンチの底部及び柱状部の頂部には、基板と制御ゲート１７０４との間に酸化物誘電体を有している。他の実施形態においては、その他の誘電体を使用してもよい。
図１７の実施形態では、ｎ＋領域はｐ型の基板にドーピングして形成されていることを示している。しかしながら、他の実施形態においては、ｎ型の基板にｐ＋領域をドーピングしてもよい。
図１８は、本発明に係る縦型ＮＲＯＭフラッシュメモリトランジスタの他の実施形態の断面図を示している。電荷は、チャネル１８０１のどちら側の端部でも蓄積することができる。図１７の実施形態と同様に、ｎ＋領域１８０３及び１８０４はソース／ドレイン領域として機能し、それらの機能は、トランジスタの動作方向で決まる。
図１９は、図１７及び図１８の実施形態の等価回路図である。図１７及び図１８で示されているトランジスタは、２つの電界効果トランジスタ（ＦＥＴ）であり、一方のトランジスタのドレインと他方のトランジスタのソースとが接続されて直列動作している状態である。
図１７の構成要素に対する図１９の構成要素を関連させて説明するため、図１７の参照符号が図１９においても用いられている。図１９においてはドレイン１７２１及びソース１７２０は、ある特定の方向で示されているが、トランジスタが逆方向で動作する場合は、ドレイン領域及びソース領域は逆になる。
浮遊しているｎ＋拡散領域１７０３は、チャネルとなる分離部分１７１０と１７１１とを接続する。ｎ＋領域１７０３には電気的な接続部はない。単一ゲート１７０４は、２つのトランジスタを接続する。
図１７及び図１８の実施形態であるフラッシュメモリセルは、先に述べた製造技術を改変した技術で作製される。図１７及び図１８の構造は、エッチングされた同じ縦型柱状部を用いるが、ＮＲＯＭフラッシュメモリ構造では隣接する柱状部の側壁に沿って２つのチャネルが形成され、ｎ＋領域がトレンチの底部に沿ってトランジスタチャネルを形成する。柱状部の間のトレンチには単一制御ゲートが形成され、柱状部の頂部のｎ＋ソース／ドレイン領域はデータ／ビット線を形成する。図１８の実施形態では、ゲート絶縁層及び制御ゲートがトレンチの底部を渡るようにチャネルの一部を形成する。
ソース領域が接地され、ドレイン領域が正の電圧にバイアスされて、制御ゲートに正の書き込み電圧を印加するような書き込みにおいては、従来のチャネルホットエレクトロン注入を用いることができる。セルの消去に対しては、従来の負のゲートのファウラ−ノルドハイムトンネリングを用いることができる。本実施形態では、２つのビット記憶に対して該デバイスを用いることができる。電荷はドレイン近傍に記憶され、デバイスは逆方向で読み出される。チャネルの両端部それぞれが動作方向に応じてドレインとして用いられる。電荷は、表面のｎ＋領域近傍のチャネルの両端に記憶させることができる。
他の実施形態においては、本発明に係るＮＲＯＭセルへの書き込みに対して、増大された基板ホットエレクトロン注入を用いてもよい。さらに、セルの消去に対しては、増大されたバンド間トンネリングで誘起される基板ホットホール注入を用いてもよい。
ＯＮＯ層は本発明のＮＲＯＭセルのゲート絶縁層に対するただ一つの実施形態であるが、さらに別のゲート絶縁層の構成としては、酸化物−窒化物−酸化アルミニウムの複合層、酸化物−酸化アルミニウム−酸化物の複合層、酸化物−シリコンオキシカーバイド−酸化物の複合層、その他の複合層等が挙げられる。さらに、ゲート絶縁層としては、アニールではなく湿式酸化によって形成された通常の酸化ケイ素よりも厚いもの、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層（複合層ではない）、シリコンリッチ酸化アルミニウム絶縁層（複合層ではない）、シリコンオキシカーバイド絶縁層（複合層ではない）、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁層、Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｌａ（これらに限定されない）等を含む２つ以上の一般に用いられる絶縁体で構成されるゲート絶縁層の非化学量論的単一層等が挙げられる。
図２０においては、本発明の教示に係るメモリデバイスが示される。一実施形態においては、デバイスは、本発明に係るＮＲＯＭデバイスである。他の実施形態においては、本発明に係るＤＲＡＭデバイスである。
メモリデバイス９４０は、メモリアレイ９４２と、行及び列デコーダ９４４、９４８と、センスアンプ回路９４６とを有する。メモリアレイ９４２は、本発明の教示によって形成された複数の多値セル９００からなり、そのワード線９８０及びビット線９６０はそれぞれ、行及び列で通常と同様に配置される。メモリアレイ９４２のビット線９６０はセンスアンプ回路９４６に接続される一方、ワード線９８０は行デコーダ９４４に接続される。アドレス信号及び制御信号は、アドレス／制御線９６１でメモリデバイス９４０に入力され、列デコーダ９４８、センスアンプ回路９４６及び行デコーダ９４４に接続されて、メモリアレイ９４２に対する特に読み出し及び書き込みアクセスに用いられる。
列デコーダ９４８は、列選択線９６２上の制御信号及び列選択信号を介してセンスアンプ回路９４６に接続される。センスアンプ回路９４６は、入出力（Ｉ／Ｏ）データ線９６３を通じて、メモリアレイ９４２に向かう入力データを受け取り、メモリアレイ９４２から読み出されるデータを出力する。データは、（行デコーダ９４４を通じて）１つのワード線９８０をアクティブすることによって、メモリアレイ９４２のセルから読み出される。１つのワード線９８０は、アレイの列を定義する各ビット線９６０に対して該ワード線に対応している全てのメモリセルを接続する。また、１以上のビット線９６０がアクティブにされる。ある特定のワード線９８０とビット線９６０がアクティブになる場合、ビット線の列に接続されたセンスアンプ回路９４６が 、ある特定の多値セルを介して検知される導通を検出し、増幅する。この場合、読み出し動作においては、ある特定のセルのソース領域が、接地されたアレイプレート（図示せず）に接続され、アクティブにされたビット線９６０と参照線（アクティブでないビット線）との電位差を測定することによって、そのビット線９６０を転送する。 メモリデバイスのセンスアンプの動作は、例えば、米国特許第５，６２７，７８５号、５，２８０，２０５号、５，０４２，０１１号に記載されている（これらの特許は全て、マイクロン テクノロジー社が譲受人である）。それらは、ここに参照することにより本願の開示に含まれる。
図２１は、本発明の実施形態に係る多値メモリセル１０１２を利用した、電子システム、すなわちプロセッサをベースにしたシステム１０００のブロック図である。ここで、多値メモリセル１０１２は、前述したようにＤＲＡＭ又はＮＲＯＭフラッシュメモリセルを用いている。
このシステム１０００としては、コンピュータシステム、プロセス制御システム、プロセッサ及びそれに関連したメモリを用いたその他のシステム等が挙げられる。システム１０００は、中央演算処理装置（ＣＰＵ）１００２又はバス１０２０を通じてＩ／Ｏデバイス１００８及び多値メモリ１０１２と通信するその他の制御回路（例えば、マイクロプロセッサ）を有する。バス１０２０は、プロセッサをベースにしたシステムで通常用いられるバス及びブリッジの組であるが、簡略化するため、バス１０２０は単一バスとして示されている。第２のＩ／Ｏデバイス１０１０が示されているが、本発明の実施に必ずしも必要なものではない。プロセッサをベースにしたシステム１０００は、また、リードオンリーメモリ（ＲＯＭ）１０１４を有してもよい。また、当技術分野では周知のようにバス１０２０を介してＣＰＵ１００２と通信するフロッピディスクドライブ１００４やコンパクトディスク（ＣＤ）ＲＯＭドライブ１００６のような周辺機器を備えてもよい。
付加的に回路や制御信号を設けることが可能なことや、メモリデバイス１０００が本発明に焦点をあてるために簡略化されていることは、当業者であれば理解できよう。ＮＲＯＭ１０１２の少なくとも１つの多値セルは、第１ソース／ドレイン領域又はソース領域近傍のゲート絶縁層に捕獲された電荷を有する書き込まれたＭＯＳＦＥＴを有し、そのチャネル領域は、第１電圧閾値（Ｖｔ１）及び第２電圧閾値領域（Ｖｔ２）を有する。ここで、Ｖｔ２はＶｔ１よりも大きく、Ｖｔ２はソース領域の近傍にあるので書き込まれたＭＯＳＦＥＴは低いドレインソース電流で動作する。
図２１で示される実施形態は、本発明に係る新規のメモリセルが用いられた電子システム回路の実施形態を示すことが理解できよう。図２１で示されているように、システム１０００の図は、本発明に係る構造及び回路の一応用例を理解するために設けられており、新規のメモリセル構造を用いた電子システムの全ての構成要素、及び全ての特徴を完全に記載することを意図としているものではない。さらに、本発明は、本発明に係る新規のメモリセルを用いた如何なる大きさのメモリデバイス１０００、及び如何なるタイプのメモリデバイス１０００にも同様に適用可能であって、上述のものに制限されない。そのような電子システムは、プロセッサとメモリデバイスとの間の通信時間を減らすため、単一パッケージの処理装置内や単一半導体チップ上に作製することができることは、当業者であれば理解できよう。
本開示で記載したように、本発明の新規のメモリセルを含む応用例としては、メモリモジュール、デバイスドライバ、電源モジュール、通信モデム、プロセッサモジュール、特定用途向けのモジュールで使用する電子システムを含む。また、多層構造モジュールやマルチチップモジュールを含んでもよい。さらに、そのような回路は、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の多種多様な電子システムのサブコンポーネントとしてもよい。
本発明に係る新規の多値セルは、ＮＲＯＭフラッシュメモリアレイにおいて使用することができる。上方から見た場合、２個のトランジスタが４Ｆ2の面積を占有する。しかしながら、そのようなトランジスタはそれぞれ、複数のビットを記憶できるため、１Ｆ2単位面積あたりのデータ記憶密度は１ビットよりもずっと多くなる。
上述の記載は本発明を説明するためのものであると理解すべきであり、本発明の範囲を制限するものではない。上述の記載を読めば、その他の多くの実施形態は当業者にとって明らかであろう。それゆえ、本発明の範囲は、添付の請求項に対する均等物と共に全ての範囲に沿って決定されるべきである。
本出願は、２００３年１２月１６日に出願され、本発明の譲受人に譲受された米国特許出願第１０／７３８，４０８号の一部継続出願であり、ここに参照することにより、本願の開示に含まれる。
図１は、本発明の一実施形態に係る製造プロセスのある段階における半導体基板部分の断面図である。 図２は、一実施形態に係る製造プロセスのさらに後の段階における図１の基板部分の断面図である。 図３は、一実施形態に係る製造プロセスのさらに後の段階における図２の基板部分の断面図である。 図４は、本発明の一実施形態に係るメモリセルアレイの一部を示す基板部分の簡略化された平面図である。 図５は、本発明の一実施形態に係る図１〜図３の構造と図４の平面図との関係を示す断面図である。 図６は、本発明の一実施形態に係る図４のメモリセルアレイの相互接続構成を示すメモリセルアレイの簡略化された平面図である。 図７は、本発明の一実施形態に係る相互接続構成の一部を示し、図６の切断線７−７に沿った断面図である。 図８は、本発明の一実施形態に係る相互接続構成の一部を示し、図６の切断線８−８に沿った断面図である。 図９Ａは、従来技術に基づいた基板内の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のブロック図であり、図９Ｂは、暫時使用することでドレイン領域近傍のゲート酸化物に捕獲される電子によるデバイスの劣化を示す、順方向に動作する図９ＡのＭＯＳＦＥＴの図であり、図９Ｃは、ゲート−ソース間の電圧（ＶＧＳ）に対する従来のＭＯＳＦＥＴのドレイン領域における電流信号（Ｉｄｓ）の平方根のグラフである。 図１０Ａは、本発明の一実施形態に係る多値セルとして使用される書き込まれたＭＯＳＦＥＴを示す図であり、図１０Ｂは、本発明の一実施形態を達成するための本発明に係る多値セルのＭＯＳＦＥＴへの書き込み方法を説明するための図であり、図１０Ｃは、本発明の一実施形態に係る、ドレイン領域とソース領域との間に設定される電圧すなわちドレイン電圧（ＶＤＳ）に対してドレイン領域にて検出される電流信号（Ｉｄｓ）をプロットしたグラフである。 図１１は、本発明に係るメモリアレイの一部である縦型窒化物リードオンリーメモリセルの図である。 図１２は、図１１で示されるメモリアレイの一部に対する等価回路である。 図１３は、本発明に係る新規の多値セルにおける読み出し動作を説明する他の等価回路である。 図１４は、本発明の一実施形態に係るメモリアレイの一部を示す図である。 図１５Ａは、本発明の一実施形態に係る複数の層を有するゲート絶縁層の図である。 図１５Ｂは、本発明の実施形態の多値セルの伝導挙動を示す図である。 図１６Ａは、逆方向での多値セルの動作及び書き込みを示す図であり、図１６Ｂは、書き込まれた多値セルの順方向動作及び差動セルの実施形態（例えば、各セルに２個のトランジスタ）において行われる差動読み出しを説明するための図である。 図１７は、本発明の実施形態に係るＮＲＯＭスプリットチャネルフラッシュメモリセルの断面図である。 図１８は、本発明の他の実施形態に係るＮＲＯＭフラッシュメモリセルの断面図である。 図１９は、図１７及び図１８の実施形態の等価回路である。 図２０は、本発明の実施形態に係るメモリデバイスを示す図である。 図２１は、本発明に係る多値セルを利用した電子システムすなわちプロセッサベースのシステムのブロック図である。
符号の説明
２０…半導体基板部分 ２２…凹部
２４、２６…ドーピング領域 ２８…キャップ
３２…厚い酸化物領域 ３４…ＯＮＯ領域
３６…側壁 ３８…ゲート層
４０、６２、６４…伝導層 ４２…薄い酸化物層
４４、７０７Ｂ…窒化物層 ４６、７０７Ａ…酸化物層
４８…浮遊ゲート ４９…絶縁層
５０…メモリセルアレイ ５２…メモリセル面積
５４、１１６、２１６、４１３、５１３、６１２−１、６１２−２、８１３、９８０…ワード線
５６、５８、１１４、４１１−１、４１１−２、６０８−１、６０８−２、９６０…ビット線
６０…相互接続構成 ６５…中間誘電体層
６７…トレンチ分離領域
７０、７０´、７０´´、７６、７６´、７６´´、７８、７８´´…ノード
１００、２００、３０３…基板 １０１…ＭＯＳＦＥＴ
１０２、５０２、８０２−１…ソース領域
１０４、５０６…ドレイン領域
１０６、２０６、３０５、４０５、５０５…チャネル領域
１０８、２０８、３０９、４０９、５０９、６１４−１、６１４−２、８０７…ゲート
１１０、２１０…ゲート酸化物層
１１２、３０４、５０４、６０４、８０４…ソース線
１１７…電子
２０１、６０１−１、６０１−２、７０１、９００…多値セル
２０２、３０２−１、３０２−２、４０２−１、４０２−２、６０２−１、６０２−２…第１ソース／ドレイン領域
２０４、３０６−１、３０６−２、４０６−１、４０６−２、６０６−１、６０６−２…第２ソース／ドレイン領域
２１２…第１伝送線 ２１４…第２伝送線
２１７…電荷 ３０１−１、３０１−２…縦型柱状部
３０７、４０７、７０７、８１７…ゲート絶縁層
３４０…トレンチ ４０１−１、４０１−２…縦型多値セル
４１５…共通ソース線 ５１１…ビット線又はデータ線
６００、９４２…メモリアレイ ６１０…センスアンプ
６２４…データ書き込み／プリチャージ回路
７０２…ソース ７０５…チャネル
８０１−１、８０１−２…トランジスタ
８０２−２…参照セル又はダミーセル
８１１−１、８１１−２…ドレイン線 ９４０…メモリデバイス
９４４…行デコーダ ９４６…センスアンプ回路
９４８…列デコーダ ９６１…アドレス／制御線
９６２…列選択線 ９６３…入出力データ線
１０００…プロセッサをベースにしたシステム
１００２…ＣＰＵ １００４…フロッピディスクドライブ
１００６…ＣＤ ＲＯＭドライブ １００８、１０１０…Ｉ／Ｏデバイス
１０１２…多値メモリセル １０１４…ＲＯＭ
１０２０…バス １７０１、１７０２…柱状部
１７０３、１７２０、１７２１、１８０３、１８０４…ｎ＋領域
１７０４…制御ゲート １７０６、１７０８…窒化物記憶領域
１７１０、１７１１…スプリットチャネル
１８０１…チャネル

Claims (35)

  1. 上部ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
    前記複数の縦型柱状部の第１柱状部と第２柱状部の対向する側面に沿って形成されたゲート絶縁層と、
    前記ゲート絶縁層と前記柱状部を覆うように形成された制御ゲートと、
    前記第１柱状部と前記第２柱状部との間に配置されたトレンチの下に形成された下部ドーピング領域と、
    を備える多値ＮＲＯＭトランジスタであって、
    トランジスタ動作中において、前記下部ドーピング領域は、前記第１柱状部の前記対向する側面に沿って形成される第１チャネルと前記第２柱状部の前記対向する側面に沿って形成される第２チャネルとを接続することを特徴とする多値ＮＲＯＭトランジスタ。
  2. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記上部ドーピング領域及び前記下部ドーピング領域は、ｐ型基板に設けられたｎ＋ドーピング領域であり、前記上部ドーピング領域は、各柱状部の略頂部に配置されていることを特徴とする多値ＮＲＯＭトランジスタ。
  3. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記下部ドーピング領域は、電気接続部に接続されていないことを特徴とする多値ＮＲＯＭトランジスタ。
  4. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記トランジスタは、リソグラフィの１．０加工寸法の二乗（１Ｆ2）よりも小さいサイズを有するトランジスタと同等に動作することを特徴とする多値ＮＲＯＭトランジスタ。
  5. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記ゲート絶縁層はそれぞれ、電荷記憶領域を定義することを特徴とする多値ＮＲＯＭトランジスタ。
  6. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記第１チャネル及び前記第２チャネルは、書き込み動作中に、前記上部ドーピング領域と前記下部ドーピング領域との間に形成されることを特徴とする多値ＮＲＯＭトランジスタ。
  7. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化物複合構造で構成されることを特徴とする多値ＮＲＯＭトランジスタ。
  8. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、のうちの１つの複合構造で構成されることを特徴とする多値ＮＲＯＭトランジスタ。
  9. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記ゲート絶縁層は、アニールではなく湿式酸化によって形成された酸化ケイ素、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチ酸化アルミニウム絶縁体、シリコンオキシカーバイド絶縁体、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁体、の非複合構造のうちの１つで構成されることを特徴とする多値ＮＲＯＭトランジスタ。
  10. 請求項１記載の多値ＮＲＯＭトランジスタにおいて、前記ゲート絶縁層は非化学量論的単一層で構成されることを特徴とする多値ＮＲＯＭトランジスタ。
  11. 請求項１０記載の多値ＮＲＯＭトランジスタにおいて、前記非化学量論的単一層は、Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｌａのうちのひとつを含むことを特徴とする多値ＮＲＯＭトランジスタ。
  12. トレンチで分離され上部ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
    前記複数の縦型柱状部のうち隣接する柱状部の対向する側面に沿って形成された複数のゲート絶縁層と、
    前記複数の縦型柱状部を覆うように前記トレンチに形成された制御ゲートと、
    前記トレンチのそれぞれの下に形成された複数の下部ドーピング領域と、
    を備える多値ＮＲＯＭトランジスタのアレイであって、
    前記上部ドーピング領域はそれぞれ、前記アレイの第１ビット線に接続され、
    前記制御ゲートは、多値ＮＲＯＭトランジスタの前記アレイの行のＮＲＯＭトランジスタ間にワード線を形成し、
    前記下部ドーピング領域はそれぞれ、前記トランジスタの動作中において、第１トレンチの第１側面に沿って第１柱状部に形成される第１チャネルと前記第１トレンチの第２側面に沿って第２柱状部に形成される第２チャネルとを接続し、前記下部ドーピング領域はそれぞれ、前記アレイの第２ビット線に接続されることを特徴とする多値ＮＲＯＭトランジスタのアレイ。
  13. 請求項１２記載の多値ＮＲＯＭトランジスタのアレイにおいて、前記基板は、シリコン材料で構成され、前記制御ゲートは、ポリシリコンで構成されることを特徴とする多値ＮＲＯＭトランジスタのアレイ。
  14. 請求項１２記載の多値ＮＲＯＭトランジスタのアレイにおいて、前記複数の下部ドーピング領域は電気接続部によってアクセスできないことを特徴とする多値ＮＲＯＭトランジスタのアレイ。
  15. 請求項１２記載の多値ＮＲＯＭトランジスタのアレイにおいて、前記ゲート絶縁層は、複合構造又は非化学量論的単一層のうちの１つで構成されることを特徴とする多値ＮＲＯＭトランジスタのアレイ。
  16. 請求項１２記載の多値ＮＲＯＭトランジスタのアレイにおいて、前記第１チャネルと前記第２チャネルは、少なくとも２つの電荷記憶領域を有するトランジスタを２個直列に接続したものとして機能することを特徴とする多値ＮＲＯＭトランジスタのアレイ。
  17. メモリ制御信号を生成するプロセッサ回路と、
    複数の多値ＮＲＯＭトランジスタを有し、前記プロセッサ回路に接続されたＮＲＯＭフラッシュメモリデバイスと、
    を備える電子システムであって、
    前記トランジスタはそれぞれ、
    複数の縦型柱状部を有する基板と、
    第１ゲート絶縁層と、
    第２ゲート絶縁層と、
    制御ゲートと、
    下部ドーピング領域と、
    を備え、
    前記複数の縦型柱状部はそれぞれ、上部ドーピング領域を有し、トレンチによって、隣接する柱状部から分離され、
    前記第１ゲート絶縁層は、第１トレンチの第１側面に沿って形成され、
    前記第２ゲート絶縁層は、前記第１トレンチの対向する第２側面に沿って形成され、
    前記制御ゲートは、前記複数の縦型柱状部を覆うように前記第１トレンチに形成され、
    前記下部ドーピング領域は、前記第１トレンチの下に形成され、
    前記下部ドーピング領域は、トランジスタ動作中において、前記第１ゲート絶縁層の近傍に形成される第１チャネルと前記第２ゲート絶縁層の近傍に形成される第２チャネルとを接続することを特徴とする電子システム。
  18. 請求項１７記載の電子システムにおいて、前記トランジスタ動作中において、前記第１ゲート絶縁層及び前記第２ゲート絶縁層はそれぞれ、電荷記憶領域を備えることを特徴とする電子システム。
  19. 請求項１７記載の電子システムにおいて、前記第１ゲート絶縁層及び前記第２ゲート絶縁層は、酸化物−窒化物−酸化物複合体で構成されることを特徴とする電子システム。
  20. 請求項１７記載の電子システムにおいて、前記第１トレンチ近傍の第１柱状部の上部ドーピング領域はドレイン領域として機能し、前記第１トレンチ近傍の第２柱状部の上部ドーピング領域はソース領域として機能することを特徴とする電子システム。
  21. ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
    前記複数の縦型柱状部の第１柱状部及び第２柱状部の対向する側面に沿って形成されたゲート絶縁層と、
    前記ゲート絶縁層と前記柱状部とを覆うように形成された制御ゲートと、
    を備える多値ＮＲＯＭトランジスタであって、
    トランジスタ動作中において、前記第１柱状部のドーピング領域と前記第２柱状部の前記ドーピング領域との間にチャネルが形成されることを特徴とする多値ＮＲＯＭトランジスタ。
  22. 請求項２１記載の多値ＮＲＯＭトランジスタにおいて、トランジスタ動作中は、第１ドーピング領域がソース領域として機能し、第２ドーピング領域がドレイン領域として機能することを特徴とする多値ＮＲＯＭトランジスタ。
  23. 請求項２１記載の多値ＮＲＯＭトランジスタにおいて、前記トランジスタ動作は、書き込み動作であることを特徴とする多値ＮＲＯＭトランジスタ。
  24. 複数の縦型柱状部を有する基板と、
    複数のゲート絶縁層と、
    制御ゲートと、
    を備える多値ＮＲＯＭトランジスタのアレイであって、
    前記柱状部は各前記柱状部の間にトレンチを有し、前記柱状部はそれぞれドーピング領域を有し、
    前記ゲート絶縁層はそれぞれ、各前記トレンチの対向する側面に沿って形成され、
    前記制御ゲートは、前記複数の縦型柱状部を覆うように各前記トレンチに形成されてワード線を形成し、
    トランジスタ動作中は、前記第１柱状部のドーピング領域と前記第２柱状部の前記ドーピング領域との間にチャネルが形成されることを特徴とする多値ＮＲＯＭトランジスタのアレイ。
  25. 請求項２４記載の多値ＮＲＯＭトランジスタのアレイにおいて、前記ドーピング領域はビット線に接続され、前記ビット線は前記ワード線の下方に存在し、前記ワード線に対して略垂直であることを特徴とする多値ＮＲＯＭトランジスタのアレイ。
  26. 基板を刻設して、一対で１つの柱状部を定義する複数のトレンチを形成するステップと、
    各前記柱状部の上部領域にドーピングするステップと、
    各前記トレンチの下の下部領域にドーピングするステップと、
    隣接する前記柱状部の対向する側面のそれぞれに窒化物で構成される記憶領域を形成するステップと、
    前記柱状部と前記複数のトレンチの内側とを覆うように制御ゲートを形成するステップと、
    を備えるスプリットチャネルトランジスタの製造方法であって、
    前記トランジスタの書き込み動作中に、隣接する柱状部の前記対向する側面に沿って、チャネルが形成され、前記チャネルはドーピングされた前記下部領域によって接続され、ドーピングされた前記下部領域は電気接続部に接続されていないことを特徴とするスプリットチャネルトランジスタの製造方法。
  27. 請求項２６記載のスプリットチャネルトランジスタの製造方法において、前記基板と前記制御ゲートとの間の各前記トレンチに誘電体を形成するステップをさらに備えることを特徴とするスプリットチャネルトランジスタの製造方法。
  28. 請求項２６記載のスプリットチャネルトランジスタの製造方法において、前記制御ゲートはポリシリコンであることを特徴とするスプリットチャネルトランジスタの製造方法。
  29. 請求項２６記載のスプリットチャネルトランジスタの製造方法において、前記スプリットチャネルトランジスタは直列に接続された２つの電界効果トランジスタを形成することを特徴とするスプリットチャネルトランジスタの製造方法。
  30. 請求項２６記載のスプリットチャネルトランジスタの製造方法において、第１柱状部の第１ドーピング領域はドレイン領域であり、隣接する第２柱状部の第２ドーピング領域はソース領域であることを特徴とするスプリットチャネルトランジスタの製造方法。
  31. 請求項２６記載のスプリットチャネルトランジスタの製造方法において、前記ドーピングするステップは、ｐ型基板にｎ＋領域を形成するステップであることを特徴とするスプリットチャネルトランジスタの製造方法。
  32. トレンチを形成する一対の柱状部と、前記トレンチの対向する側面に沿って形成された窒化物の電荷記憶領域と、前記窒化物の電荷記憶領域及び前記一対の柱状部を覆う制御ゲートとを有するスプリットチャネルへの書き込み方法であって、各前記柱状部はソース／ドレイン領域を有し、前記トレンチは電気的に接続していない浮遊したｎ＋拡散領域を有し、前記スプリットチャネルへの書き込み方法は、
    第１ソース／ドレイン領域を接地するステップと、
    前記制御ゲートにゲート電圧を印加するステップと、
    第２ソース／ドレイン領域にドレイン電圧を印加して、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間の前記トレンチの前記対向する側面に沿って、及び前記トレンチの下に、チャネルを形成するステップと、
    を備えることを特徴とするスプリットチャネルへの書き込み方法。
  33. 請求項３２記載のスプリットチャネルへの書き込み方法において、前記トレンチの各側面に沿った前記チャネルは前記浮遊したｎ＋拡散領域によって接続されることを特徴とするスプリットチャネルへの書き込み方法。
  34. トレンチを形成する一対の柱状部と、前記トレンチの対向する側面に沿って形成された窒化物の電荷記憶領域と、前記窒化物の電荷記憶領域及び前記一対の柱状部とを覆う制御ゲートとを有するスプリットチャネルへの書き込み方法であって、各前記柱状部はソース／ドレイン領域を有し、
    前記スプリットチャネルへの書き込み方法は、
    第１ソース／ドレイン領域を接地するステップと、
    前記制御ゲートにゲート電圧を印加するステップと、
    第２ソース／ドレイン領域にドレイン電圧を印加して、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間の前記トレンチの前記対向する側面に沿って、及び前記トレンチの下に、チャネルを形成するステップと、
    を備えることを特徴とするスプリットチャネルへの書き込み方法。
  35. 基板を刻設して、一対で１つの柱状部を定義する複数のトレンチを形成するステップと、
    各前記柱状部の上部領域にドーピングするステップと、
    隣接する柱状部の対向する側面のそれぞれに窒化物で構成される記憶領域を形成するステップと、
    前記柱状部と前記複数のトレンチの内側を覆うように制御ゲートを形成するステップと、
    を備えたスプリットチャネルトランジスタの製造方法であって、
    前記トランジスタの書き込み動作中に、隣接する柱状部の前記対向する側面に沿って、チャネルが形成され、前記チャネルは各前記トレンチの下で互いに接続されることを特徴とするスプリットチャネルトランジスタの製造方法。
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