JP2005531146A - Ｎｒｏｍメモリセル、メモリアレイ、関連デバイス及び方法 - Google Patents

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Abstract

１Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域（Ｖｔ１）と第２のしきい値電圧領域（Ｖｔ２）とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。

Description

本発明は、ＮＲＯＭメモリセル、この種のメモリセルのアレイ、この種のメモリセルやアレイを用いた電子デバイス、並びにこの種のメモリセルに関連する方法に関する。
電子システムにおいて、種々のメモリデバイスが使用されている。ある種のメモリデバイス、例えばＤＲＡＭ（dynamic random access memory）は、それほど電力を必要とせずに、しかも好都合には小さいサイズにより大量のデータの読み出しが可能で、かつ、データの書き込みが可能であるが、他の種類のメモリデバイスと比して高速ではなく、揮発性のデータ保存能力となっている。揮発性のデータ記憶方式では、データを保持するために継続的にメモリに電力を与える必要があり、電力が途切れると記憶されたデータは失われてしまう。不揮発性のメモリは、電力を必要せずにデータを保持することができる。
他の種類のメモリは、読み出し専用又は読み出し−書き込み能力及び不揮発性のデータ保存を提供するが、動作が極めて遅い。これらには、ＣＤ−ＲＯＭデバイス、ＣＤ−ＷＯＲＭデバイス、磁気的にデータを保存するデバイス（ハードディスク、フロッピーディスク、テープ等）、光磁気デバイス等が含まれる。
さらに他の種類のメモリデバイスは、極めて高速に動作するが、高い電力供給を必要とする。スタティックＲＡＭ、すなわち、ＳＲＡＭは、この種のメモリデバイスの代表例である。
大半のコンピュータシステムでは、様々なテクノロジーが実現できるという利益を選択的に得られるように、異なった種類のメモリが混載されている。例えば、読み出し専用のメモリ、すなわちＲＯＭ、ＥＥＰＲＯＭ等は、典型的には、基本的な入力−出力システムのような比較的頻繁にアクセスしない限定された量のデータを保存するために使用されている。これらのメモリは、パワーオンに応答して、データを保存するために用いられ、ハードドライブのような大容量の不揮発性メモリデバイスから、オペレーティングシステムのような、比較的大量のソフトウェアをロードすることのできるプロセッサを構成する。オペレーティングシステム及びアプリケーションソフトウェアは、典型的には大容量のメモリから読み出され、対応するイメージがＤＲＡＭに記憶される。
プロセッサが指令を実行する際、データのいくつかは、メモリから繰り返し呼び出される場合がある。従って、典型的には、幾つかのＳＲＡＭ又は他の高速のメモリは、プロセッサと連動する「キャッシュ」メモリとして設けられ、プロセッサが集積された回路上又はチップ上及び／又はそれに近接する位置に作りこまれる。
幾つかの異なる種類のメモリデバイスは、最新のコンピュータデバイス、自動化され及び／又はプログラム可能な多くの装置（ホームエンターテインメント装置、遠隔通信装置、自動車制御システム等）に含まれている。システム及びソフトウェアの複雑さが増すにつれて、付加的にメモリを増加させる必要がある。携帯性、処理能力、及び／又は実用性に対する要求の結果、消費電力及びビット当りの回路面積の両者を低減させようとする傾向が増すこととなる。
ＤＲＡＭは、ひとつには、極めて高い容量を有すべく開発されてきた。それは、極めて小さい面積を有するようメモリセルを作製することができ、セル当りの電力の引き込みも極めて小さくすることができることからである。そのため、数百万のメモリセルをそれぞれのチップに組み込むよう、メモリ集積回路が作製可能となる。典型的な１トランジスタ、１キャパシタのＤＲＡＭメモリセルは、極めて面積の小さい占有領域にて製造することができる。
このような領域は、約３Ｆ×２Ｆかあるいはそれ以下である。ここで、「Ｆ」は、最小ピッチの半分に等しいものとして定義される（図４参照、後記）。最小ピッチ（すなわち「Ｐ」）は、線幅（すなわち「Ｗ」）の最小距離に、アレイ内の繰り返しパターンにおける一方の線と該一方の線に隣接する他方の線との間に存し、前記一方の線の１つの側に直接隣接する空間の幅（すなわち「Ｓ」）をプラスしたものに等しいとして定義できる。従って、多くの実装品においては、与えられたＤＲＡＭセルの消費面積は、約８Ｆ2と同じくらいの大きさである。
しかしながら、ＤＲＡＭは揮発性のメモリデバイスであることから、「リフレッシュ」動作を必要とする。リフレッシュ動作においては、データは、それぞれのメモリセルから読み出され、増幅され、ＤＲＡＭへと書き戻される。この結果、第１に、ＤＲＡＭ回路は、リフレッシュ動作の際には、他のメモリ動作について、通常は利用可能でなくなる。加えて、リフレッシュ動作は周期的に実施されることから、その時間は、ＤＲＡＭに対してデータを読み出したり、書き込んだりすることはできない。第２に、ＤＲＡＭデバイスにデータを保存するための電力が常に必要となる。
第３に、パソコンのようなコンピュータのブート動作は、パワーオン開始の後でコンピュータが使用することができない期間を伴うことになる。この期間において、オペレーティングシステムの指令及び関連データ並びにアプリケーションの指令及び関連データは、従来のディスクドライブのような不揮発性メモリから比較的遅く読み出され、プロセシングユニットによってデコードされ、この結果としての指令及び関連データは、比較的迅速にアクセス可能であるが揮発性であるＤＲＡＭのようなメモリを組み込んだモジュールにロードされる。他の因果関係が、種々の電子デバイスに含まれるメモリシステム及びこれらで用いられる一層複雑化したソフトウェアの性質から生じるが、その具体的な例は、現在における必要性を提示している。
必要性とは、面積的に高いデータ保存能力を有し、再プログラムが可能で、消費電力が低く、比較的高いデータアクセス速度を有する不揮発性メモリに関する方法及び装置である。
第１の態様において、本発明は、１Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイを作製する方法を含む。この方法は、半導体基板に第１の領域をドーピングにより形成し、基板を刻設して実質的に縦型のエッジ面を有するアレイを設けることを含む。一対のエッジ面は互いに対向し、エッジのアレイのピッチの半分に等しい距離で離間している。また、この方法は、一対のエッジ端面の間に第２の領域をドーピングにより形成し、少なくともエッジ面の１つずつにおいてそれぞれ電子メモリ機能を有する構造を配置することを含む。また、この方法は、第１及び第２の領域に対して電気的コンタクトを形成することを含む。
他の態様では、本発明は、１Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイを作製する方法を含む。この方法は、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を配置し、縦型の構造を含むメモリセルに対して電気的コンタクトを形成することを含む。
更なる態様では、本発明は、１Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイを含み、これはアレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を有する縦型の構造を具備する。電子メモリ機能を有する構造は、ゲート当り１ビット以上記憶するように構成される。また、このアレイは、縦型の構造を含むメモリセルに対する電気的コンタクトを含む。
更に他の態様では、本発明は、基板から外方に延在する縦型の金属酸化物半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor、ＭＯＳＦＥＴ）を含み、ＭＯＳＦＥＴは、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、第１及び第２のソース／ドレイン領域の間のチャネル領域と、ゲート絶縁物によってチャネル領域から離間したゲートとを有するものである。ソース線が縦型のＭＯＳＦＥＴに隣接したトレンチ内に形成され、第１のソース／ドレイン領域がソース線に結合される。伝送線は、第２のソース／ドレイン領域に結合される。プログラムされたＭＯＳＦＥＴは、チャネル領域が第１のしきい値電圧領域（Ｖｔ１）と第２のしきい値電圧領域（Ｖｔ２）とを有し、該プログラムされたＭＯＳＦＥＴが、低減されたドレインソース電流で動作するように、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数のチャージレベルの１つを有し得るものとする。
本発明のこれらの形態及び他の形態、態様、利点、並びに特徴は、以下の記述において部分的に説明されるが、それらは、本発明に関する以下の説明及び参照された図面あるいは本発明を実施することにより当業者に対して明らかとなろう。本発明の態様、利点及び特徴は、添付された特許請求の範囲に特に指摘された装置、手順、及び組合せによって実現され達成される。
十分に確立されたＤＲＡＭ技術及びアレイの改良を利用すると、その後、情報を、他の媒体、例えばＣＤＲＯＭに移した後に使い捨ててもいいぐらいに安価なメモリデバイスを提供することになろう。高密度のＤＲＡＭアレイ構造は、ビット当り極めて低いコストで大容量のデジタルデータ又はイメージの保存を提供するものである。限定された回数のみデータを書き込むことが求められる用途は多数あり、低コストのこれらのメモリは、現在のフラッシュメモリにより行われているアレイを消去して再使用を試みる場合よりも、新しいメモリアレイを単に利用し、古いメモリアレイを処分することを一層効率的にならしめるであろう。新規な多重状態セルは、ＤＲＡＭに似たアレイで使用することができる。２つのトランジスタは、上方から見た場合、４Ｆ平方の面積を占有し得るものであり（Ｆ＝最小リソグラフィック加工寸法）、１つのトランジスタを有する各メモリセルは、２Ｆ平方の面積を使用する。ただし、ここでは、それぞれのトランジスタは、多数のビットを保存するものであることから、データ記憶密度は、各１Ｆ平方単位面積に対して、１より遥かに高い。例えば、図１６Ａ及び１６Ｂに示す実施の形態と図１２に示すものとを対比して示すように、参照トランジスタが密接して近接するそれぞれのメモリトランジスタについて参照セル又はダミーセルを使用すると、各トランジスタの特性をより一層良好に合致させることができるが、メモリ密度は低くなる。
上述した説明は例示を意図するものであり、限定的なものではないことを理解すべきである。上述した説明を概観すれば、多くの他の実施の形態が当業者に明らかとなろう。従って、この発明の範囲は、添付する特許請求の範囲を参照し、このような特許請求の範囲が包含する均等物の全範囲に沿って決定されるべきである。
添付図面を参照して本発明の態様を以下に説明する。
本発明の以下の詳細な説明では、該詳細な説明の一部を構成する添付図面を参照するが、これには、本発明を実施し得る特定の実施の形態例として示されている。図面において、同様の参照番号は、幾つかの図面を通して実質的に類似する構成部材を示す。これらの実施の形態は、当業者が本発明を実施することが可能なように十分に詳細に記載されている。本発明の範囲から逸脱することなく、他の態様を利用することができると共に、構造的、論理的、及び電気的変更を行うことができる。
以下の説明で使用するウエハ及び基板という用語は、本発明の集積回路（ＩＣ）構造を形成するための露呈表面を有するあらゆる構造を含む。基板という用語は、半導体ウエハを包含するものとして理解される。また、基板という用語は、処理の際に半導体構造を言及するために使用するものであり、その上に構成された他の層を含み得る。ウエハ及び基板の両者は、ドープされた及びドープされていない半導体、半導体基体又は絶縁体によって支持されたエピタキシャル半導体層、並びに当業者に周知の他の半導体構造を包含する。導体という用語は、半導体を包含するものとして理解され、絶縁体という用語は、導体として称される材料より導電性が低いあらゆる材料を含むものとして定義される。従って、以下の詳細な説明は、限定する意味で受け取るべきではなく、本発明の範囲は、添付する請求の範囲並びにその均等物の全ての範囲に沿ってのみ特定されるものである。
図１は、本発明の実施の形態に係る処理における１つの段階での半導体基板の部分２０を概略的に示す側断面図である。部分２０は、エッチング又は刻設によって形成された（incised）凹部２２、不純物のドーピングによって形成された領域２４及び２６、並びに頂部２８を含む。凹部２２は、図１の紙面に対して出入りする方向の軸線に沿って延在するトレンチを形成する。
１つの実施の形態では、領域２４は、ｎ＋不純物が注入された（implanted）領域である。１つの実施の形態では、ドープ領域２４は、ブランケット注入によって形成される。１つの実施の形態では、頂部２８は誘電体であり、既知の窒化シリコン及び既知のパターン化技術を使用して形成することができる。１つの実施の形態では、その後、凹部２２が既知のプラズマエッチング技術を使用したエッチングによって形成される。１つの実施の形態では、その後、ドープ領域２６が注入によって不純物がドーピングされてｎ＋領域となることで形成される。凹部２２は、プラズマエッチング、レーザを使った技術、又は既知の他の方法あるいは開発されるでろう他の方法によって形成することができる。１つの実施の形態では、凹部２２は、基板部分２０の頂部表面に対して実質的に垂直な側壁を有するよう形成される。１つの実施の形態では、実質的に垂直とは、基板表面に対して９０゜±１０゜であることを意味する。
図２は、本発明の実施の形態に係る処理における後工程での図１に示す基板部分２０を概略的に示す側断面図である。図２の部分２０は、厚い酸化物領域３２、凹部２２の側壁３６上に形成されたＯＮＯ領域３４、ゲート材料３８、及び導電層４０を含む。１つの実施の形態では、ゲート材料３８は、ドーピングによって導電化された多結晶シリコンを有する。
１つの実施の形態では、従来の技術を用いて、ドープ領域２４及び２６のうち、側壁３６の部分を選択的に酸化する。この結果、厚い酸化膜３２は、より薄い酸化膜４２と同時に側壁３６上に形成される。これらの酸化膜は、側壁３６に沿ってトランジスタのチャネルとなり得るものからドープ領域２４及び２６を隔離するよう作用する。隔離のために他の技術も用いることができる。例えば、１つの実施の形態では、高密度プラズマ成長酸化物を用いることができる。１つの実施の形態では、スペーサを用いることができる。
１つの実施の形態では、その後、既知の技術を用いて窒化膜４４及び酸化膜４６を形成する。これは、例えば、「NROM: A Novel Localized Trapping, 2-Bit Nonvolative Memory Cell」、Boaz Eitanら著、IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, pp. 543-545, IEEE Catalogue No. 0741-3106/00、又は「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」、T. Y. Chanら著、IEEE Electron Device Letters, Vol. EDL-8, No. 3, March, 1987, pp. 93-95, IEEE Catalogue No. 0741-3106/87/0300-0093に記載されている。
１つの実施の形態では、ＳＯＮＯＳデバイスにおいて用いられているように、薄い酸化膜４２、窒化膜４４及び酸化膜４６を組み合わせてＯＮＯ層３４を形成する一方、ポリシリコン３８により制御ゲートを形成する。動作に際しては、適切な電気的バイアスをドープ領域２４、２６及び制御ゲート３８に印加すると、ホットな多数キャリアが窒化膜４４に注入され、トラップされて閾値電圧がシフトし、これにより、保存されたデータが、多様な形態で選択的に測定可能な電気的状態で与えられることになる。「ホット」なキャリアは、その環境とは熱的平衡にはない。換言すれば、ホットなキャリアは、高い運動エネルギーのキャリアの集団が存在していることを示す。ホットなキャリアは、電子又は正孔とすることができる。
ＳＯＮＯＳデバイスは、ゲート３８当り１ビットを超えて記憶することができる。一般に、ホットキャリアは、ＯＮＯ層のうち、ドープ領域２４又はドープ領域２６のようなコンタクトに隣接する一方の側４７又は４７′に注入され、これにより高い電界が与えられる。
ドープ領域２４及び２６に印加される電位の極性を逆転させることにより、ＯＮＯ層３４の他方の側４７′又は４７に電荷を注入することができる。よって、単一のゲート３８を用いて、４つの電気的に区別できる別個の状態を容易に与えることができる。その結果、図２に示す構造は、ゲート３８当り少なくとも４ビットを記憶することができる。
図３は、本発明の実施の形態に係る処理の切り換え段階での図１の基板部分２０を概略的に示す側断面図である。図３に示す実施の形態は、酸化物領域３２及び４２を含むが、フローティングゲート４８は、薄い酸化物領域４２の上に形成されている。慣用的な方法で酸化物又は窒化物絶縁体４９をフローティングゲート４８上に形成した後、ゲート材料３８を付着させる。フローティングゲートデバイスは公知であり、電子又は正孔からなるホットキャリアをフローティングゲート４８に注入することにより動作する。
フローティングゲートデバイスは、電気的に識別し、区別することができる異なるチャージレベルにプログラムすることができる。その結果、それぞれのフローティングゲートデバイスに１ビットを超えるデータをプログラムすることができ、それぞれ外部から指定可能なゲート３８は、１を超える保存されたビットに対応する。典型的には０、Ｑ、２Ｑ、及び３Ｑのチャージレベルを用いることができ、ここで、Ｑは、確実に識別可能な出力信号に対応する幾分かの量の電荷を表すものとする。
図４は、本発明の実施の形態に係るメモリセルアレイ５０の一部を示す基板部分を概略的に示す平面図である。図４は、「背景技術」の欄で記載したように、ピッチＰ、幅Ｗ、スペースＳ、及び最小加工寸法（feature size）Ｆの例も示している。例示的なメモリセル面積５２、単一のトランジスタの物理的面積は、約１Ｆ2と認めることができる。導電層４０からワード線５４が形成され、ビット線５６及び５８が形成されている。
図５は、本発明の実施の形態に係る図１〜３の構造及び図４に示す平面図の間の関係を概略的に示す側断面図である。図６〜８を参照して以下に一層詳細に説明するように、トレンチ２２はビット線５６及び５８に対応する。
図１〜図５を参照して説明したメモリアレイの密度は、従来技術のメモリアレイとは異なる相互接続配置を要求する。この種のメモリシステムに有用な相互接続配置の新しい型の１つの実施の形態を、図６〜８を参照して以下に説明する。
図６は、本発明の実施の形態に係る図４のメモリセルアレイ５０についての相互接続配置６０を概略的に示す平面図である。相互接続配置６０は、層間誘電体材料６５（図７及び図８参照）によって離間された多数のパターン化された導電層６２及び６４を含む。図６〜図８は、他の図面との対応を示すと共に過度の複雑性を避けるために単純化したものである。浅いトレンチの隔離領域６７は、選択された部分を他の部分から隔離する。
図７は、本発明の実施の形態に係る相互接続配置の一部を図６における断面線７−７に沿って概略的に示す側断面図である。
図８は、本発明の実施の形態に係る相互接続配置の一部を図６における断面線８−８に沿って概略的に示す側断面図である。
図６〜８を参照すると、パターン化された導電層６２は、ノード７０、７０′、７０″の位置まで上方に延在され、導電層６２とドープ領域２４の選択された部分との間の電気的接続を実現する。パターン化された導電層６２は、７２、７２′で示す線まで形成される。
同様に、パターン化された導電層６２は、７４、７４′で示す線からノード７６、７６′、７６″上を延在して形成され、他の回路要素への電気的接続を与えている。ノード７６、７６′、７６″は、ドープ領域２４の選択された部分と接続されている。
これに対して、パターン化された導電層６４は、図６の頂部から底部へと延在し、これにより、ノード７８、７８′とドープ領域２６とを電気的に結合する。
これらはしかし、図１〜５のメモリデバイスを用いる上で適切な相互接続配置の概略例である。他の配置も可能である。
図９Ａは、ＤＲＡＭアレイ等で用いられるＭＯＳＦＥＴの従来の動作を示すのに有用である。図９Ａは、通常のホットエレクトロンの注入及び順方向に動作するデバイスの劣化を示している。以下に説明するように、電子がドレインの近傍でトラップされることから、これらはデバイスの特性を変化させるのに極めて有効ではない。
図９Ａは、基板１００内の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１０１の構成図である。ＭＯＳＦＥＴ１０１は、ソース領域１０２、ドレイン領域１０４、及びソース領域１０２とドレイン領域１０４間における基板１００内のチャネル領域１０６を含む。ゲート１０８は、ゲート酸化物１１０によってチャネル領域１０８から離間されている。ソース線１１２は、ソース領域１０２に結合している。ビット線１１４は、ドレイン領域１０４に結合している。ワード線１１６は、ゲート１０８に結合している。
従来の動作では、ドレイン−ソース間電圧（Ｖｄｓ）は、ドレイン領域１０４とソース領域１０２との間に設定される。その後、電圧がワード線１１６を介してゲート１０８に印加される。ゲート１０８に印加された電圧が、ＭＯＳＦＥＴのしきい値電圧（Ｖｔ）を一旦超えると、チャネル１０６が、ドレイン領域１０４とソース領域１０２間の基板１００内に形成される。チャネル１０６の形成により、ドレイン領域１０４とソース領域１０２との間の導通が可能となり、ドレイン領域１０４において電流信号（Ｉｄｓ）を検出することができる。
図９Ａの従来のＭＯＳＦＥＴの動作に際しては、ゲート酸化膜１１０のドレイン領域１０４の近傍でトラップされる電子１１７によって、順方向で動作するＭＯＳＦＥＴについてある程度のデバイスの劣化が徐々に生起することとなる。この現象を図９Ｂに示す。しかし、電子１１７がドレイン領域１０４の近傍でトラップされることから、これらはＭＯＳＦＥＴの特性を変化させるにはあまり有効ではない。
図９Ｃはこの点を示すものである。図９Ｃは、ゲート１０８及びソース領域１０２間に印加された電圧（ＶＧＳ）に対するドレイン領域でとった電流信号（Ｉｄｓ）の平方根を示すグラフである。ＶＧＳに対する√Ｉｄｓのプロットの傾きの変化は、チャネル１０６における電荷担体の移動度の変化を表している。
図９Ｃにおいて、ΔＶＴは、通常の動作の際に、デバイスの劣化によってドレイン領域１０４の近傍のゲート酸化物１１０において徐々にトラップされる電子に起因するＭＯＳＦＥＴのしきい値電圧の最小変化を示す。これは、ドレイン領域１０４の近傍におけるゲート酸化物１１０に固定してトラップされた電荷に帰着する。傾き１は、図９Ａの場合、すなわち、ゲート酸化物１１０に電子がトラップされていない場合のチャネル１０６における電荷担体の移動度を示す。傾き２は、図９Ｂの場合、すなわち、従来のＭＯＳＦＥＴについて、ゲート酸化膜１１０のドレイン領域１０４の近傍で電子がトラップされた場合の電荷の移動度を示す。図９Ｃにおいて、傾き１及び傾き２によって比較して示すように、従来のＭＯＳＦＥＴのゲート酸化膜１１０のドレイン領域１０４の近傍にトラップされた電子１１７は、チャネル１０６における電荷移動度をほとんど変化させない。
ストレス及びホットエレクトロン注入の効果については、２つの要素がある。１つの要素は、トラップされた電子によるしきい値電圧のシフトを含み、第２の要素は、このトラップされた電荷による付加的な担体電子のちらばりと付加的な表面準位による移動度の劣化を含む。順方向での動作の際に従来のＭＯＳＦＥＴが劣化する、すなわち「ストレス」を受ける場合、電子はゲート酸化膜のドレイン近傍に徐々に注入され、トラップされるに至る。従来のＭＯＳＦＥＴのこの部分においては、ゲート酸化物の下方にチャネルは実質的に存在しない。よって、トラップされた電荷により、しきい値電圧及び電荷移動度が僅かだけだが変調される。
出願人は、プログラム可能なアドレスデコード及び補正を行うために、従来のＣＭＯＳプロセス及びテクノロジーにおけるＭＯＳＦＥＴの逆ストレスに基くプログラム可能なメモリデバイス及び機能を先に開示した（例えば、L. Forbes, W. P. Noble及びE. H. Cloud、「MOSFET technology for programmable address decode and correction」、米国特許出願番号09/383,804を参照することができる）。しかし、この開示には、多重状態を有するメモリセルについて記載されておらず、むしろアドレスデコード及び補正の点について記載されている。
本発明によれば、通常のＭＯＳＦＥＴを逆方向に動作させてプログラムすることで、アバランシェホットエレクトロン注入を利用することにより、ＭＯＳＦＥＴのゲート酸化物に電子をトラップさせる。プログラムしたＭＯＳＦＥＴを、その後、順方向で動作させると、酸化物にトラップされた電子は、ソースの近傍に存在すると共に、チャネルが２つの異なるしきい値電圧領域を有するようになる。本発明の新規なプログラムされたＭＯＳＦＥＴは、特に低いドレイン電圧で、従来のＭＯＳＦＥＴよりも極めて低い電流で導通する。これらの電子は、負のゲート電圧を印加しない限り、ゲート酸化物にトラップされたまま残る。正又はゼロのゲート電圧を印加した場合は、電子はゲート酸化物から除去され得ない。負のゲート電圧を印加するか、及び／又は、印加した負のゲートバイアスにより温度を上昇させることによって消去が行われ、トラップされた電子がＭＯＳＦＥＴのシリコンチャネルへと再放出されて戻されることとなる（例えば、L. Forbes, E. Sun, R. Alders及びJ. Moll、「Field induced re-emission of electrons trapped in SiO2」、IEEE Trans. Electron Device, vol. ED-26, no. 11, pp. 1816-1818 (Nov. 1979)；S. S. B. Or, N. Hwang及びL. Forbes、「Tunneling and Thermal emission from a distribution of deep traps in SiO2」、IEEE Trans. on Electron Devices, vol. 40, no. 6, pp. 1100-1103 (June 1993)；S. A. Abbas及びR. C. Dockerty、「N-channel IGFET design limitations due to hot electron trapping」、IEEE Int. Electron Devices Mtg., Washington D. C., Dec. 1975, pp. 35-38を参照することができる）。
図１０Ａ〜１０Ｃは、本発明を説明するのに有用なものであり、この場合、デバイスを逆方向にプログラムした後、順方向に動作させることによりデバイスを読み出すことによって、デバイス特性において非常に大きい変化が得られる。
図１０Ａは、本発明に係る多重状態セルとして使用することのできるプログラムされたＭＯＳＦＥＴの図である。図１０Ａに示すように、多重状態セル２０１は、基板２００内のＭＯＳＦＥＴ、すなわち、第１のソース／ドレイン領域２０２、第２のソース／ドレイン領域２０４、並びに第１及び第２のソース／ドレイン領域２０２及び２０４の間のチャネル領域２０６を有するＭＯＳＦＥＴを含む。１つの実施の形態では、第１のソース／ドレイン領域２０２は、ＭＯＳＦＥＴのためのソース領域２０２を含み、第２のソース／ドレイン領域２０４は、ＭＯＳＦＥＴのためのドレイン領域２０４を含む。さらに、図１０Ａは、ゲート酸化物２１０によってチャネル領域２０６から離間したゲート２０８を示す。第１の伝送線２１２は、第１のソース／ドレイン領域２０２に結合され、第２の伝送線２１４は、第２のソース／ドレイン領域２０４に結合されている。１つの実施の形態では、第１の伝送線はソース線２１２を含み、第２の伝送線はビット線２１４を含む。
上述したように、多重構造のセル２０１は、プログラムされたＭＯＳＦＥＴにより構成される。このプログラムされたＭＯＳＦＥＴは、第１のソース／ドレイン領域２０２に隣接するゲート酸化物２１０にトラップされた電荷２１７を有し、これにより、チャネル領域２０６は、チャネル２０６において第１の電圧しきい値領域（Ｖｔ１）及び第２の電圧しきい値領域（Ｖｔ２）を有することとなる。１つの実施の形態では、第１のソース／ドレイン領域２０２に隣接するゲート酸化物２１０にトラップされた電荷２１７は、トラップされた電子電荷２１７を含む。本発明によれば、以下に詳細に記載するように、多重状態セルは、第１のソース／ドレイン領域２０２に隣接するゲート絶縁物にトラップされた多数のチャージレベルの１つを有するようプログラムすることができ、これにより、チャネル領域２０６は第１の電圧しきい値領域（Ｖｔ１）及び第２の電圧しきい値領域（Ｖｔ２）を有することとなり、プログラムされた多重状態セルは、低減されたドレインソース電流で動作することとなる。
図１０Ａは、チャネル２０６におけるＶｔ２が第１のソース／ドレイン領域２０２に隣接し、チャネル２０６におけるＶｔ１が第２のソース／ドレイン領域２０４に隣接することを示す。本発明によれば、第１のソース／ドレイン領域２０２に隣接するゲート酸化物２１７にトラップされた電荷２１７のため、Ｖｔ２は、Ｖｔ１より高いしきい値電圧を有する。多重状態セル２０１には多数のビットを記憶させることができる。
図１０Ｂは、本発明の多重状態セルのＭＯＳＦＥＴ２０１をプログラムして本発明の実施の形態を達成することのできる方法を説明するのに適切な図である。図１０Ｂに示すように、この方法は、ＭＯＳＦＥＴを逆方向にプログラムすることを含む。ＭＯＳＦＥＴを逆方向にプログラムすることは、第１の電圧Ｖ１をＭＯＳＦＥＴのドレイン領域２０４に印加することを含む。１つの実施の形態では、第１の電圧Ｖ１をＭＯＳＦＥＴのドレイン領域２０４に印加することは、図１０Ｂに示すように、ＭＯＳＦＥＴのドレイン領域２０４を接地することを含む。第２の電圧Ｖ２は、ＭＯＳＦＥＴのソース領域２０２に印加される。１つの実施の形態では、ソース領域２０２に第２の電圧Ｖ２を印加することは、図１０Ｂに示すように、ＭＯＳＦＥＴのソース領域２０２に高い正の電圧（ＶＤＤ）を印加することを含む。ゲート電圧ＶＧＳは、ＭＯＳＦＥＴのゲート２０８に印加される。１つの実施の形態では、ゲート電圧ＶＧＳは、第２の電圧Ｖ２未満であるが、ドレイン領域２０４とソース領域２０２との間でＭＯＳＦＥＴのチャネル２０６において導通を確立するのに十分な電圧を含む。図１０Ｂに示すように、第１、第２及びゲート電圧（それぞれＶ１、Ｖ２及びＶＧＳ）をＭＯＳＦＥＴに印加することにより、ソース領域２０２に隣接するＭＯＳＦＥＴのゲート酸化物２１０へのホットエレクトロン注入が行われる。換言すれば、第１、第２及びゲート電圧（それぞれＶ１、Ｖ２及びＶＧＳ）を印加することにより、チャネル２０６を横切って移動する電荷担体（例えば電子）に対して十分なエネルギが与えられ、電荷担体がソース領域２０２の近傍に一旦存在すれば、ソース領域２０２に隣接するゲート酸化物２１０に多数の電荷担体が注入される。ここで電荷担体がトラップされるに至る。
本発明の１つの実施の形態に係る方法は、その後、読み出し動作期間に、そのプログラムされた準位において、ＭＯＳＦＥＴを順方向に動作させることが継続して行われる。従って、読み出し動作は、ソース領域２０２を接地し、ドレイン領域をＶＤＤの部分電圧で予備充電することを含む。ゲートに結合したワード線によってデバイスが指定されている場合は、その電導度は、ゲート絶縁物において蓄積された電荷の有無によって決定し得る。すなわち、従来のＤＲＡＭセルにおいて、ワード線２１６を通じてゲート電圧をゲート２０８に印加することで、ソース及びドレイン領域の間で導通チャネルが形成され、従来のＤＲＡＭセルをアドレッシングする及び読み出すという動作が行われる。
しかしながら、ここでプログラムされた状態では、ＭＯＳＦＥＴの導通チャネル２０６は、図１０Ａに関連して詳細に説明して記載したように、ドレイン領域２０４に隣接する第１のしきい値電圧領域（Ｖｔ１）と、ソース領域２０２に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し得る。本発明によれば、ソース領域２０２に隣接するＭＯＳＦＥＴのゲート酸化物２１０へのホットエレクトロンの注入２１７により、Ｖｔ２はＶｔ１より大きいしきい値電圧を有する。
図１０Ｃは、第２のソース／ドレイン領域２０４と第１のソース／ドレイン領域２０２との間で設定した電圧、すなわちドレイン電圧（ＶＤＳ）に対する第２のソース／ドレイン領域２０４で検出された電流信号（Ｉｄｓ）（Ｉｄｓ−ＶＤＳ）をプロットしたグラフである。１つの実施の形態では、ＶＤＳは、ドレイン領域２０４とソース領域２０２との間の電圧を示す。図１０Ｃにおいて、Ｄ１としてプロットした曲線は、本発明によってプログラムされていない従来のＭＯＳＦＥＴの電導特性を示す。曲線Ｄ２は、図１０Ａに関連して説明した本発明によるプログラムしたＭＯＳＦＥＴの導電特性を示す。図１０Ｃに示すように、特定のドレイン電圧ＶＤＳについて、プログラムしたＭＯＳＦＥＴ（曲線Ｄ２）の第２のソース／ドレイン領域２０４で検出される電流信号（ＩＤＳ２）は、本発明によってプログラムされていない従来のＭＯＳＦＥＴにおける第２のソース／ドレイン領域２０４で検出される電流信号（ＩＤＳ１）より明らかに低い。繰り返すが、これは、本発明のプログラムされたＭＯＳＦＥＴのチャネル２０６は２つのしきい値電圧領域を有し、第１のソース／ドレイン領域２０２に隣接するゲート酸化膜２１７においてトラップされた電荷２１７により、第１のソース／ドレイン領域２０２の近傍のしきい値電圧Ｖｔ２は、第２のソース／ドレイン領域の近傍のしきい値電圧Ｖｔ１より高いということに起因する。
最近、フラッシュメモリに関し、ＮＲＯＭと呼ばれる異なるデバイス構造の使用について、いくつかの効果が開示されている。イスラエル及びドイツにおける最近の研究は、一般的ではないフラッシュメモリデバイス構造において、窒化シリコン層での電荷トラップを用いることに基く（例えば、B. Eitanら、「Characterization of Channel Hot Electron Injection by the Subthreshold Slope of NROM device」、IEEE Electron Device Lett., Vol. 22, No. 11, pp. 556-558, (Nov. 2001)；B. Etianら、「NROM: A novel localized Trapping, 2-Bit Nonvolatile Memory Cell」、IEEE Electron Device Ltee., Vol. 21, No. 11, pp. 543-545 (Nov. 2000)を参照することができる）。窒化シリコンゲート絶縁物での電荷トラップは、ＮＭＯＳメモリデバイスにおける基本的なメカニズムであり（例えば、S. Sze, Physics of Semiconductor Devices, Wiley, N. Y., 1981, pp. 504-506を参照することができる）、酸化アルミニウムゲートでの電荷トラップは、ＭＩＯＳメモリデバイスにおけるメカニズムであり（例えば、S. Sze, Physics of Semiconductor Device, Wiley, N. Y., 1981, pp. 504-506を参照することができる）、出願人は、ゲート絶縁物における隔離された点欠陥での電荷トラップを先に開示している（例えば、L. ForbesとJ. Geusic、「Memory using insulator traps」、2000年１０月３１日に発行された米国特許第6,140,181号を参照することができる）。
上述した研究に対して、本発明は、ＭＯＳＦＥＴを逆方向にプログラムしてソース領域の近傍で多数のチャージレベルの１つをトラップし、デバイスを順方向に読み出して、ＤＲＡＭ技術の改良に基く多重状態メモリセルを形成することを開示するものである。
従来技術のＤＲＡＭ技術は、一般に酸化シリコンをゲート絶縁物として用いている。従来のＤＲＡＭデバイスにおいては、さらに、酸化シリコンゲート絶縁物における電荷トラップを最小にすることを試みる点に力点が置かれている。本発明によれば、種々の絶縁物を使用して、酸化シリコンよりも効率的に電子をトラップする。すなわち、本発明においては、多重状態メモリセルにおけるゲート絶縁物（湿式の酸化シリコン、窒化シリコン、酸窒化シリコンＳＯＮ、シリコンリッチ酸化物ＳＲＯ、酸化アルミニウムＡｌ2Ｏ3、これらの絶縁体の複合層、例えば酸化物と窒化シリコン又は酸化物と酸化アルミニウム又は酸化物−窒化物−酸化物等）への電荷トラップを用いるものである。酸化シリコンの電荷トラップ効率は低いものとなり得るが、これは窒化シリコン又は酸化シリコンと窒化物との複合層については該当しない。
図１１は、本発明の実施の形態に係るメモリアレイ３００の一部を示す図である。図１１のメモリは、本発明によって形成される多数の縦型のピラー、すなわち多重状態セル３０１−１及び３０１−２を説明するものとして示すものである。当業者であれば、この開示を読めば、多数の縦型のピラーは、基板３０３から外方に延在する行及び列で形成されていることを理解するであろう。図１１に示すように、多数の縦型のピラー３０１−１及び３０１−２は、多数のトレンチ３４０によって離間している。本発明によれば、多数の縦型のピラー３０１−１及び３０１−２は、それぞれ第１のソース／ドレイン領域３０２−１及び３０２−２を含むトランジスタとして働く。第１のソース／ドレイン領域３０２−１及び３０２−２は、ソース線３０４に結合している。図１１に示すように、ソース線３０４は、縦型のピラー３０１−１及び３０１−２の行の間のトレンチ３４０の底部に形成されている。本発明に係る１つの実施の形態では、ソース線３０４は、トレンチの底部に埋め込まれたドープ領域から形成されている。第２のソース／ドレイン領域３０６−１及び３０６−２は、それぞれビット線（図示せず）に結合されている。チャネル領域３０５は、第１及び第２のソース／ドレイン領域の間に配置されている。
図１１に示すように、ゲート３０７は、縦型のピラー３０１−１及び３０１−２の行に沿ってトレンチ３４０内のゲート絶縁物３０７によってチャネル領域３０５から離間している。本発明に係る１つの実施の形態では、ゲート絶縁物３０７は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及び酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されるゲート絶縁物３０７を含む。本発明に係る他の実施の形態では、ゲート絶縁物３０７は、シリコンリッチの酸化アルミニウム絶縁膜、シリコンのナノ粒子の含有物を有するシリコンリッチの酸化物、シリコン炭化物のナノ粒子の含有物を有する酸化シリコン絶縁物、及びシリコンオキシカーバイド絶縁物よりなる群から選択されるゲート絶縁物３０７を含む。本発明に係る他の実施の形態では、ゲート絶縁物３０７は複合層３０７を含む。この実施の形態では、複合層３０７は、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、及び酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択される複合層３０７を含む。他の実施の形態では、複合層３０７は、複合層３０７、又はシリコン（Ｓｉ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）よりなる群から選択される２以上の材料の非化学量論的単一層を含む。本発明に係る他の実施の形態では、ゲート絶縁物３０７は、酸化物−窒化物−酸化物（ＯＮＯ）のゲート絶縁物３０７を含む。
図１２は、図１１に示すメモリアレイの部分についての電気的な等価回路４００を示す。図１２に示すように、多数の縦型の多重状態セル４０１−１及び４０１−２が設けられている。それぞれの縦型の多重状態セル４０１−１及び４０１−２は、第１のソース／ドレイン領域４０２−１及び４０２−２、第２のソース／ドレイン領域４０６−１及び４０６−２、第１及び第２のソース／ドレイン領域間のチャネル領域４０５、並びにゲート絶縁物４０７によってチャネル領域から離間したゲート４０９を含む。
図１２は、さらに、それぞれの多重状態セルの第２のソース／ドレイン領域４０６−１及び４０６−２に結合した多数のビット線４１１−１及び４１１−２を示す。１つの実施の形態では、図１２に示すように、多数のビット線４１１−１及び４１１−２は、メモリアレイの行に沿って第２のソース／ドレイン領域４０６−１及び４０６−２に結合している。図１２のワード線４１３のような多数のワード線は、メモリアレイの列に沿ってそれぞれの多重状態セルのゲート４０９に結合している。そして、共通のソース線４１５のような多数のソース線は、これらのトランジスタを含む隣接するピラーが共通のソース線４１５を共有するよう、縦型の多重状態セル４０１−１及び４０１−２の列に沿って第１のソース／ドレイン領域、例えば４０２−１及び４０２−２に結合している。１つの実施の形態では、列で隣接するピラーは、共有されたトレンチの一方の側で縦型の多重状態セル、例えば４０１−１として動作するトランジスタと（共有されたトレンチは、図１１に関連して説明したように、ピラーの行を離間する）、共有されたトレンチと対向する側にあり、プログラムされた導電性を有する参照セル、例えば４０１−２として動作するトランジスタとを含む。これにより、本発明は、以下に詳細に説明するように、多重状態セルの少なくとも１つは、第１のソース／ドレイン領域、例えば４０２−１に隣接するゲート絶縁物にトラップされる多数のチャージレベルの１つ（例えば４１７で示す）を有するようにプログラムすることができる。これにより、チャネル領域４０５は、第１のしきい値電圧領域（Ｖｔ１）及び第２のしきい値電圧領域（Ｖｔ２）を有し得ると共に、プログラムされた多重状態セルが低減されたドレインソース電流で動作することとなる。
図１３は、本発明に係る新規な多重状態セル５００の読み出し動作を示すのに有用な他の電気的な等価回路を示す。図１３に示す等価回路は、プログラムされた縦型の多重状態セルを示す。図１１に関連して詳細に説明したように、プログラムされた縦型の多重状態セル５００は、基板から外方に延在する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。ＭＯＳＦＥＴは、ソース領域５０２、ドレイン領域５０６、ソース領域５０２とドレイン領域５０６との間のチャネル領域５０５、並びに例えば５１７として示すゲート絶縁物によってチャネル領域５０５から離間したゲート５０７を有する。
図１３に示すように、ワード線５１３はゲート５０７に結合している。図１１に関連して説明したように、縦型のＭＯＳＦＥＴに隣接するトレンチに形成されたソース線５０４は、ソース領域５０２に結合している。ビット線又はデータ線５１１は、ドレイン領域５０６に結合している。図１３の多重状態セル５００は、第１のソース／ドレイン領域、例えば５０２に隣接するゲート絶縁物にトラップされる多数のチャージレベルの１つ（例えば５１７で示す）を有する。これにより、チャネル領域５０５は、第１のしきい値電圧領域（Ｖｔ１）及び第２のしきい値電圧領域（Ｖｔ２）を有し得ると共に、プログラムされた多重状態セル５００は、低減されたドレインソース電流で動作することとなる。本発明によれば、第２のしきい値電圧領域（Ｖｔ２）は、第１のしきい値電圧領域（Ｖｔ１）より高いしきい値電圧領域である。
図１４は、本発明の実施の形態に係るメモリアレイ６００の一部を示す。図１４のメモリは、本発明によって形成された一対の多重状態セル６０１−１及び６０１−２を説明するものとして示すものである。当業者であれば、この開示内容を読めば、１つのアレイ内に多数の多重状態セルを構成することができるが、説明を容易にするために、２つのみが図１４に示されていることを理解し得る。図１４に示すように、第１のソース／ドレイン領域６０２−１及び６０２−２は、それぞれソース線６０４に結合している。第２のソース／ドレイン領域６０６−１及び６０６−２は、それぞれビット線６０８−１及び６０８−２に結合している。それぞれのビット線６０８−１及び６０８−２は、例えば６１０で示されるセンスアンプに結合している。ワード線６１２−１及び６１２−２は、それぞれ多重状態セル６０１−１及び６０１−２の各ゲート６１４−１及び６１４−２に結合している。本発明によれば、ワード線６１２−１及び６１２−２は、メモリアレイ６００の行を横切って延びるか、又はこれに対して垂直である。最後に、第１又は第２の電圧をビット線６０８−１に結合するための書き込みデータ／予備充電回路を６２４で示す。当業者であれば、この開示内容を読めば、書き込みデータ／予備充電回路６２４は、逆方向での書き込み動作の際にグランドをビット線６０８−１に結合させるか、又は順方向での読み出し動作の際にビット線６０８−１をＶＤＤの部分電圧に予備充電するべく切り換えるように構成されていることが理解されよう。当業者であれば、この開示内容を読めば、ソース線６０４は、逆方向での書き込み動作の際にＶＤＤより高い電圧のバイアスがかけられるか、又は順方向での読み出し動作の際に接地されるように切り換えられることが理解されよう。
図１４に示すように、多重状態セル６０１−１及び６０１−２を含むアレイ構造６００は、キャパシタを有していない。これに代えて、本発明によれば、第１のソース／ドレイン領域又はソース領域６０２−１及び６０２−２が、ソース線６０４に直接結合されている。書き込みを行うためには、ソース線６０４にＶＤＤより高い電圧のバイアスをかけ、データ線又はビット線６０８−１又は６０８−２を接地することにより、逆方向のストレスをデバイスにかける。多重状態セル６０１−１又は６０１−２がワード線アドレス６１２−１又は６１２−２によって選択されると、多重状態セル６０１−１又は６０１−２は、導通し、ソース領域６０２−１又は６０２−２に近接するセルのゲート絶縁物へのホットエレクトロンの注入に伴うストレスを受ける。当業者であれば、この開示内容を読めば、ソース領域に近接するゲート絶縁物に多数の異なる電荷レベルをプログラムすることができる。これにより、図１４に示すように、セルを差動セルとして使用し、及び／又はセルを参照セルあるいはダミーセルと比較することができ、多数のビットを多重状態セルに記憶することができることが理解されよう。
読み出しの際には、多重状態セル６０１−１又は６０１−２を順方向に動作させる。すなわち、ソース線６０４が接地され、ビット線６０８−１又は６０８−２、並びに、セルの第２のソース／ドレイン領域、つまり、ドレイン領域６０６−１及び６０６−２がＶｄｄの幾分かの部分電圧に予備充電される。デバイスがワード線６１２−１又は６１２−２によってアドレス化されている場合は、参照セル又はダミーセルにより測定するかあるいは対比して、センスアンプ６１０を使用して検出することで、ゲート絶縁物にトラップされた電荷の量の有無により、その導電性を決定することができる。ＤＲＡＭセンスアンプの動作は、例えば、全てマイクロン・テクノロジー・インク（Micron Technology Inc.）の名義である米国特許第5,627,785号、5,280,205号、及び5,042,011号に記載されており、参考によりこの明細書に組み入れる。従って、ＤＲＡＭにおいて使用されている従来の様式でアレイにアドレスを割り当てて読み出すことができるが、新規な方法で多重状態セルとしてプログラムするものである。
図１４に示すように、動作において、デバイスは、ソース線６０４にバイアスをかけることにより、逆方向のホットエレクトロン・ストレスを受け、そして、ソース線を接地し、ストレスがかけられた多重状態セル（例えばセル６０１−１）とストレスがかけられていないダミーデバイス／セル（例えば６０１−２）とを比較することで読み出しを行う。現場で使用する前に、製造及びテストの際に、書き込み及び消去可能な特徴を使用して、全てのセル又はデバイスにおける導電性を近似又は合致するように、最初にプログラムすることができる。同様に、参照セル又はダミーセル（例えば６０１−２）におけるトランジスタは、同一の導電準位となるように全て最初にプログラムすることができる。本発明によれば、その後、センスアンプ６００は、書き込み動作の際のデバイス特性の変化により誘発されたストレスによるセル又はデバイスの特性における小さな差を検出することができる。
当業者であれば、この開示内容を読めば、このような多重状態セルのアレイは、ＤＲＡＭ技術の改良によって簡便に実現されることが理解されよう。本発明によれば、多重状態セルのゲート絶縁物は、湿式酸化によって形成されたＳｉＯ2、ＳＯＮ酸窒化シリコン、ＳＲＯシリコンリッチ酸化物、及びＡｌ2Ｏ3酸化アルミニウムの厚い層、複合層、並びにトラップを有する埋め込み酸化物よりなる群から選択されるゲート絶縁物を含む（L. ForbesとJ. Geusic、「Memory using insulator traps」、2000年１０月３１日に発行された米国特許第6,140,181号）。アドレスデコード及びセンスアンプに関する従来のトランジスタは、シリコン酸化物の通常の薄いゲート絶縁物を用いて、この工程の後に、作製することができる。
図１５Ａ〜１５Ｂ及び図１６Ａ〜１６Ｂは、本発明に係る多重状態セルの導電性を変調するゲート絶縁物での電荷蓄積を説明するのに有用なものである。すなわち、図１５Ａ〜１６Ｂは、本発明により形成される新規な多重状態セル７０１の動作を示すものである。図１５Ａに示すように、ゲート絶縁物７０７は、多数の層（例えばＯＮＯスタック）を有する。ここで、層７０７Ａは、チャネル７０５に近接した酸化物層であり、窒化物層７０７Ｂは、この上に形成されている。図１５Ａに示す実施の形態では、酸化物層７０７Ａは、約６．７ｎｍ又は６７オングストローム（約１０-6ｃｍ）の厚さを有するものとして示されている。図１５Ａに示す実施の形態では、多重状態セルは、０．１μｍ（１０-5ｃｍ）×０．１μｍの寸法を有するものとして示されている。例示の目的のために、ソースの近傍の電荷蓄積領域は、０．１ミクロン技術において、妥当には０．１ミクロン（１０００オングストローム）×０．０２ミクロン（２００オングストローム）の寸法を有する。チャネル７０５に最も近いゲート酸化物７０７Ａが６７オングストロームである場合、酸化物のキャパシタンスは平方センチメータ当り約０．５マイクロファラッド（μＦ）であることから、１００電子の蓄積により、この領域におけるしきい値電圧に１．６ボルトのシフトが起こる。トランジスタが、全体として実質的に２００オングストロームの酸化物厚さを有する場合、１０電子に対応するソース近傍の０．１６ボルトだけのしきい値電圧の変化が、４マイクロアンペア（μＡ）だけトランジスタ電流を変化させると見積もられる。図１４に関連して説明したセンスアンプは、ＤＲＡＭセンスアンプと類似するものであるが、データ線又はビット線上のこの電荷の差を容易に感知することができる。この実施の形態では、データ線又はビット線上の感知された電荷の差は、１０ナノ秒（ｎＳ）の感知時間にわたって４０フェムトクーロン（ｆＣ）となろう。
これらの数字を説明するために、誘電率εｉ（二酸化シリコンＳｉＯ2については１．０６／３×１０-12Ｆ／ｃｍに等しい）と、絶縁層の厚さｔ（ここでは６．７×１０-7ｃｍで与えられる）に依存する構造体のキャパシタンスＣｉは、Ｃｉ＝εｉ／ｔ＝（（１．０６×１０-12Ｆ／ｃｍ／（３×６．７×１０-7ｃｍ））＝０．６×１０-6ファラッド／ｃｍ2（Ｆ／ｃｍ2）となる。ソース近傍の電荷蓄積領域（例えば２０ｎｍ×１００ｎｍ又は２×１０-11ｃｍ2）におけるこの値は、Ｃｉ＝１０-17ファラッドのキャパシタンス値となる。従って、ΔＶ＝１．６ボルトのしきい値電圧の変化については、蓄積された電荷は、Ｑ＝Ｃ×ΔＶ＝（１０-17ファラッド×１．６ボルト）＝１．６×１０-17クーロンとなる筈である。Ｑ＝Ｎｑであることから、蓄積された電子の数は、約Ｑ／ｑ＝（１．６×１０-17クーロン／１．６×１０-19クーロン）あるいは１００電子である。実際、プログラムされた多重状態セル又は改良されたＭＯＳＦＥＴは、第１のソース／ドレイン領域又はソース領域に近接するゲート絶縁物にトラップされた電荷を有するプログラムされたＭＯＳＦＥＴである。これにより、チャネル領域は、第１のしきい値電圧領域（Ｖｔ１）及び第２のしきい値電圧領域（Ｖｔ２）を有する。ここで、Ｖｔ２はＶｔ１より大きく、Ｖｔ２はソース領域に隣接し、従って、プログラムされたＭＯＳＦＥＴは、低減されたソースドレイン電流で動作する。上述において与えられた大きさであるΔＱ＝１００電子については、トランジスタが、全体として実質的に２００オングストロームの酸化物厚さを有する場合、１０電子に対応するソースの近傍における０．１６ボルトだけのしきい値電圧の変化は、トランジスタの電流を４マイクロアンペア（μＡ）だけ変化させると見積もられる。上述したように、図１４に関連して説明したセンスアンプは、ＤＲＡＭのセンスアンプに類似するものであるが、データ線又はビット線上でこの電荷の差を容易に感知することができる。そして、本発明によって蓄積された多数の電荷レベルの代表的なものについては、データ線又はビット線上の感知された電荷の差は、１０ナノ秒（ｎＳ）にわたって４０フェムトクーロン（ｆＣ）となろう。繰り返すが、ソース領域に隣接するゲート絶縁物に多数の異なる電荷レベルをプログラムすることができる。これにより、図１４に示すように、セルを差動セルとして使用し、及び／又はセルを参照セルあるいはダミーセルと比較することができ、多数のビットを多重状態セルに記憶することができる。
図１５Ｂは、本発明の新規な多重状態セルの導電特性をさらに説明する一助となるものである。図１５Ｂに示す電気的な等価回路は、２００オングストロームの同等の酸化物厚さを有する多重状態セル７０１を示す。ソース７０２の近傍の電荷蓄積領域は、０．１ミクロン（１００ｎｍ）の幅寸法を形成する０．１ミクロンの技術で、妥当には０．０２ミクロン（２０ｎｍ）の長さ寸法を有することができる。従って、この領域におけるドレインソース電圧の変化（ΔＶDS）のためには、Ｅ＝（０．１Ｖ／２×１０-6ｃｍ）＝０．５×１０5Ｖ／ｃｍ又は５×１０4Ｖ／ｃｍの電界が与えられる。ドレイン電流は、ＩD＝μＣOX×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔ）×ΔＶDSの式を使用して計算される。この例では、μＣOX＝μＣiとして５０μＡ／Ｖ2及びＷ／Ｌ＝５となる。上述の式に適切に代入することにより、ドレイン電流は、ＩD＝（５０μＡ／Ｖ2×５×０．１６ボルト×０．１ボルト）＝２．５×１．６μＡ＝４μＡとなる。上述したように、このドレイン電流ＩDは、ゲート絶縁物、すなわち、ソース７０２の近傍の電荷蓄積領域７０７にトラップされた１０電子に対応する。１０ナノ秒（ｎＳ）の時間にわたって感知することにより、ビット線上に電荷４０ｆＣ（例えば、４μＡ×１０ｎＳ＝４０×１０-15クーロン）に相当する電流が流れる。
図１６Ａ及び１６Ｂは、上述した新規な多重状態セルの動作及びプログラミングを示すものである。ただし、図１６Ａ及び１６Ｂは、隣接するデバイスが対比され、共有されたトレンチの互いに対向する側部におけるデバイスの１つが、ダミーセルトランジスタ又は参照デバイスとして使用される切り換えアレイ構成を説明する一助となるものでもある。繰り返すが、参照デバイスは、同一の初期導電状態を有するよう全てプログラムすることができる。図１６Ａは、新規な多重状態セルの逆方向における動作及びプログラミングを示す。図１６Ａに示すように、トレンチの一方の側のトランジスタ８０１−１（図１１に関連して説明したものと同様）は、各ドレイン線、例えば８１１−１を接地することによりストレスを受ける。図１６Ａに示すように、トレンチに対して対向する側のトランジスタ８０１−２のドレイン線８１１−２は、フローティングのままである。ここでドレインとして作用するトレンチの底部に位置された共有のソース線８０４（図１１に関連して説明したものと同様）に電圧を印加する。この電気的な等価回路に示すように、隣接する（共有されたトレンチ）／列で隣接するトランジスタ８０１−１及び８０１−２は、これらを横切って延在するゲート８０７及びワード線８１３（例えばポリシリコンゲート線）を共有し、あるいはビット線及びソース線、例えば８１１−１、８１１−２、及び８０４を含む行と垂直である。ゲート８０７にゲート電圧が印加される。ここで、多重状態セル８０１−１は、導通することとなり、ソース領域８０２−１に近接するセルのゲート絶縁物へのホットエレクトロンの注入に伴うストレスを受ける。
図１６Ｂは、今、プログラムされた多重状態セルの順方向での動作及びこの差動セルの実施の形態、例えば各セルに２つのトランジスタにおいて行われる差動読み出しを示すものである。この状態で読み出しを行うには、ドレイン及びソース（又はアース）は、通常の接続を有しており、多重状態セルの電導度が決定される。すなわち、ドレイン線８１１−１及び８１１−２は、これに印加された通常の順方向の電位を有する。トレンチの底部に位置された共有のソース線８０４（図１１に関連して説明したものと同様）は、接地されており、ここでもソースとして作用する。また、ゲート８０７にゲート電圧が印加される。当業者であれば、この開示内容を読めば、ソース領域８０２−１に隣接するゲート絶縁物８１７に多数の異なる電荷レベルをプログラムすることができ、参照セル又はダミーセル８０２−２と対比し得ることが理解されよう。従って、本発明によれば、多数のビットを多重状態セルに保存することができる。
上述したように、これらの新規な多重状態セルは、ＤＲＡＭに似たアレイとして使用することができる。上方から見た場合、２つのトランジスタは、４Ｆ平方の面積を占有することができ（Ｆ＝最小リソグラフィック加工寸法）、１つのトランジスタを有する各メモリセルは、２Ｆ平方の面積を使用する。ただし、ここでは、それぞれのトランジスタは、多数のビットを保存するものであることから、データ記憶密度は、各１Ｆ平方単位面積に対して、１より遥かに高い。例えば、図１６Ａ及び１６Ｂに示す実施の形態と図１２に示すものとを対比して示すように、参照トランジスタが密接して近接するそれぞれのメモリトランジスタについて参照セル又はダミーセルを使用すると、各トランジスタの特性をより一層良好に合致させることができるが、メモリ密度は低くなる。
図１７に、本発明に係るメモリデバイスを示す。メモリデバイス９４０は、メモリアレイ９４２、行及び列デコーダ９４４，９４８、並びにセンスアンプ回路９４６を有する。メモリアレイ９４２は、本発明によって形成された複数の多重状態セル９００よりなり、そのワード線９８０及びビット線９６０は、それぞれ行及び列に共通に配置されている。メモリアレイ９４２のビット線９６０は、センスアンプ回路９４６に接続される一方、そのワード線９８０は、行デコーダ９４４に接続されている。アドレス及び制御信号は、アドレス／制御線９６１を通じてメモリデバイス９４０に入力され、列デコーダ９４８、センスアンプ回路９４６、及び行デコーダ９４４に接続され、特に、メモリアレイ９４２に対する読み出し及び書き込みのアクセスを行うために使用される。
列デコーダ９４８は、列選択線９６２上の制御及び列選択信号を介してセンスアンプ回路９４６に接続される。センスアンプ回路９４６は、メモリアレイ９４２に向けられた入力データを受け取り、メモリアレイ９４２から読み出されたデータを入力／出力（Ｉ／Ｏ）データ線９６３を通じて出力する。アレイの行を特定する各々のビット線９６０に対する当該ワード線に対応する全てのメモリセルと結合するワード線９８０をアクティブにすることにより（行デコーダ９４４を介して）、メモリアレイ９４２のセルからデータが読み出される。１以上のビット線９６０もアクティブとされる。特定のワード線９８０及びビット線９６０がアクティブになると、ビット線列に接続されたセンスアンプ回路９４６は、特定の多重状態セルを介して感知された導通を検出して増幅する。この場合、読み出し動作においては、特定のセルのソース領域が、接地されたアレイプレート（図示せず）に結合され、アクティブとされたビット線９６０と参照線（アクティブされていないビット線）との間の電位差を測定することによりビット線９６０について読み出しが行われる。メモリデバイスセンスアンプの動作は、例えば、全てマイクロン・テクノロジー・インコ（Micron Technology Inc.）の名義である米国特許第5,627,785号、5,280,205号、及び5,042,011号に記載されており、参考によりこの明細書に組み入れる。
図１８は、本発明により構成された多重状態メモリセル１０１２を使用した電気的なシステム又はプロセッサベースのシステム１０００のブロック図である。すなわち、多重状態メモリセル１０１２は、図２〜４に関連して詳細に説明し記載したように、改良されたＤＲＡＭセルを使用するものである。プロセッサベースのシステム１０００は、コンピュータシステム、プロセス制御システム、又はプロセッサ及びそれに付加して設けられたメモリを用いる他のシステムである。システム１０００は、バス１０２０を介して多重状態メモリ１０１２及びＩ／Ｏデバイス１００８とを通信する中央処理装置（ＣＰＵ）１００２（例えばマイクロプロセッサ）を含む。バス１０２０は、一連のバスとすることができ、プロセッサベースのシステムにおいて共通に使用されて橋渡しを行うものであるが、簡便性の目的のためにのみ、バス１０２０を単一のバスとして示した。第２のＩ／Ｏデバイス１０１０が示されているが、この発明を実施するためには必ずしも必要なものではない。プロセッサベースのシステム１０００は、リード・オンリー・メモリ（ＲＯＭ）１０１４も含むことができ、フロッピーディスクドライブ１００４やコンパクトディスク（ＣＤ）ＲＯＭドライブ１００６のような周辺デバイスも含めることができるが、これらも当該技術分野で周知のように、バス１０２０を介してＣＰＵ１００２に接続されている。
当業者であれば、付加的な回路機構及び制御信号を好ましく設けることができ、この発明に焦点を絞って説明できるようにメモリデバイス１０００が単純化されていることを理解するであろう。ＮＲＯＭ１０１２における少なくとも１つの多重状態セルは、第１のソース／ドレイン領域又はソース領域に近接するゲート絶縁物にトラップされる電荷を有するプログラムされたＭＯＳＦＥＴを含む。これにより、チャネル領域は、第１のしきい値電圧領域（Ｖｔ１）及び第２のしきい値電圧領域（Ｖｔ２）を有する。この場合、Ｖｔ２はＶｔ１より大きく、Ｖｔ２はソース領域に隣接する。これにより、プログラムされたＭＯＳＦＥＴは低減されたドレインソース電流で動作することとなる。
図１８に示す実施の形態は、本発明の新規なメモリセルが使用された電子システム回路に関する例であることが理解されよう。図１８に示すシステム１０００は、本発明の構造及び回路についての１つのアプリケーションの一般的な理解を提供することを意図するものであり、新規なメモリセル構造を使用した電子システムの全ての要素及び全ての特徴を完全に記述することを意図するものではない。さらに、この発明は、本発明の新規なメモリセルを使用したメモリデバイス１０００のあらゆる大きさ及び種類に均等に適用可能であり、上述したものに限定されることを意図するものではない。当業者であれば、この種の電子システムは、プロセッサとメモリデバイスとの間の通信時間を低減するために、単一のパッケージの処理装置、あるいは単一の半導体チップ上でも作製することができることを理解するであろう。
上述にて説明したような本発明の新規なメモリセルを有するアプリケーションとしては、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション専用モジュールで使用するための電子システムが包含され、多層、マルチチップモジュールが包含される。さらに、この種の回路は、時計、テレビ、携帯電話、パソコン、自動車、工業用制御システム、航空機等のような種々の電子システムのサブコンポーネントとすることができる。
本発明の実施の形態に係る処理の１つの段階における半導体基板部分を概略的に示す側断面図である。 本発明の実施の形態に係る処理における後工程での図１に示す基板部分を概略的に示す側断面図である。 本発明の実施の形態に係る処理の切り換え段階での図１の基板部分を概略的に示す側断面図である。 本発明の実施の形態に係るメモリセルアレイの一部を示す基板部分を概略的に示す平面図である。 本発明の実施の形態に係る図１〜３の構造及び図４に示す平面図の間の関係を概略的に示す側断面図である。 本発明の実施の形態に係る図４のメモリセルアレイについての相互接続配置を概略的に示す平面図である。 図７は、本発明の実施の形態に係る相互接続配置の一部を図６における断面線７−７に沿って概略的に示す側断面図である。 本発明の実施の形態に係る相互接続配置の一部を図６における断面線８−８に沿って概略的に示す側断面図である。 図９Ａは、従来技術に係る基板内の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の構成図であり、図９Ｂは、順方向に動作する図９ＡのＭＯＳＦＥＴを示すものであって、漸次の使用によりドレイン領域の近傍のゲート酸化物にトラップされた電子によるデバイスの劣化を示す構成図であり、図９Ｃは、ゲート及びソース領域間に印加された電圧（ＶＧＳ）に対する従来のＭＯＳＦＥＴのドレイン領域でとった電流信号（Ｉｄｓ）の平方根を示すグラフである。 図１０Ａは、本発明の実施の形態に係る多重状態セルとして使用することのできるプログラムされたＭＯＳＦＥＴの図であり、図１０Ｂは、本発明の多重状態セルのＭＯＳＦＥＴをプログラムして本発明の実施の形態を達成することのできる方法を説明するのに適切な図であり、図１０Ｃは、本発明の実施の形態に係るドレイン領域及びソース領域の間で設定された電圧電位又はドレイン電圧（ＶＤＳ）に対するドレイン領域で検出された電流信号（Ｉｄｓ）（Ｉｄｓ対ＶＤＳ）をプロットしたグラフである。 本発明の実施の形態に係るメモリアレイの一部を示す図である。 図１１に示すメモリアレイの部分についての電気的な等価回路を示す図である。 本発明の実施の形態に係る新規な多重状態セルにおける読み出し動作を示すのに有用な他の電気的な等価回路を示す図である。 本発明の実施の形態に係るメモリアレイの一部を示す図である。 例えばＯＮＯスタックのような多数の層を有する本発明のゲート絶縁物の１つの態様を示す図である（ここで、チャネルに最も近い層は酸化物層であり、窒化物層はその上に形成されている）。 本発明の新規な多重状態セルの導電特性をさらに説明する一助となる図である。 図１６Ａは、逆方向における新規な多重状態セルの動作及びプログラミングを示す図であり、図１６Ｂは、プログラムされた多重状態セルの順方向での動作及びこの差動セルの実施の形態、例えば各セルに２つのトランジスタにおいて行われる差動読み出しを示す図である。 本発明の態様に従うメモリデバイスを示す図である。 本発明により構成された多重状態メモリセルを使用した電気的なシステム又はプロセッサベースのシステムのブロック図である。

Claims (112)

  1. １Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイを作製する方法であって、
    半導体基板に第１の領域をドープによって形成し、
    基板を刻設して、実質的に縦型のエッジ表面を有するエッジのアレイを設け、一対の前記エッジ表面は、互いに対向すると共に、前記エッジのアレイのピッチの半分に等しい距離で離間するものとし、
    前記一対のエッジ表面間に第２の領域をドープによって形成し、
    それぞれ電子メモリ機能を与える各々の構造を、エッジ表面の少なくとも幾つかの各々の上に配置し、
    第１及び第２の領域に対して電気的コンタクトを設けることを特徴とする方法。
  2. 請求項１記載の方法において、
    配置するに際し、前記エッジ表面の少なくとも幾つかの各々の上にＯＮＯ構造を形成し、前記ＯＮＯ構造の上に各々のゲートを形成することを特徴とする方法。
  3. 請求項１記載の方法において、
    配置するに際し、前記エッジ表面の少なくとも幾つかの各々の上にＯＮＯ構造を形成し、前記ＯＮＯ構造の上に各々のゲートを形成し、
    前記ＯＮＯ構造を形成するに際し、
    前記エッジ表面のシリコンから二酸化シリコンを成長させ、
    前記二酸化シリコンの上に窒化シリコンを形成し、
    前記窒化シリコンの上に二酸化シリコンを形成することを特徴とする方法。
  4. 請求項１記載の方法において、
    配置するに際し、前記エッジ表面の各々の上にそれぞれポリシリコンゲートを形成することを特徴とする方法。
  5. 請求項１記載の方法において、
    配置するに際し、
    前記エッジ表面の上に第１のゲート誘電体を形成し、
    第１のゲート誘電体の上にフローティングゲートを形成し、
    前記フローティングゲートの上に第２のゲート誘電体を形成し、
    第２のゲート誘電体の上に制御ゲートを形成することを特徴とする方法。
  6. 請求項１記載の方法において、
    配置するに際し、それぞれゲート当り１ビットを超えて記憶するよう構成されたゲートからなる構造を配置することを特徴とする方法。
  7. 請求項１記載の方法において、
    配置するに際し、
    前記エッジ表面の上に第１のゲート誘電体を形成し、
    前記第１のゲート誘電体の上にフローティングゲートを形成し、
    前記フローティングゲートの上に第２のゲート誘電体を形成し、
    前記第２のゲート誘電体の上に制御ゲートを形成し、
    前記フローティングゲートは、フローティングゲート当り１ビットを超えて記憶することを特徴とする方法。
  8. 請求項１記載の方法において、
    配置するに際し、
    前記エッジ表面の少なくとも幾つかの上にＯＮＯ構造を形成し、
    前記ＯＮＯ構造の上にそれぞれゲートを形成し、
    前記電子メモリの機能を与える前記構造は、ゲート当り１ビットを超えて記憶することを特徴とする方法。
  9. 請求項１記載の方法において、
    半導体基板はシリコンからなることを特徴とする方法。
  10. １Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイを作製する方法であって、
    アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える非横型の構造を配置し、
    前記非横型の構造を含むメモリセルに対して電気的コンタクトを設けることを特徴とする方法。
  11. 請求項１０記載の方法において、
    基板を刻設して、実質的に縦型のエッジ表面のアレイを設け、一対の前記エッジ表面は互いに対向すると共に、前記エッジのアレイの最小ピッチの半分に等しい距離で離間するものとし、
    前記一対のエッジ表面間に第２の領域をドープによって形成することをさらに含み、
    配置するに際し、実質的に縦型のエッジ表面の上に非横型の構造を配置し、
    電気的コンタクトを設けるに際し、第１及び第２の領域に対して、並びに非横型の構造に対して電気的コンタクトを設けることを特徴とする方法。
  12. 請求項１１記載の方法において、
    実質的に前記縦型のエッジ表面の上に前記非横型の構造を配置するに際し、
    前記エッジ表面の少なくとも幾つかの上にＯＮＯ構造を形成し、
    前記ＯＮＯ構造の上にそれぞれゲートを形成し、
    前記電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶することを特徴とする方法。
  13. 請求項１１記載の方法において、
    実質的に前記縦型のエッジ表面の上に前記非横型の構造を配置するに際し、
    前記エッジ表面の少なくとも幾つかの上にＯＮＯ構造を形成し、
    前記ＯＮＯ構造の上にそれぞれゲートを形成することを特徴とする方法。
  14. 請求項１０記載の方法において、
    前記電子メモリ機能を与える前記構造は、ゲート当り１ビットを超えて記憶するよう構成することを特徴とする方法。
  15. 請求項１１記載の方法において、
    非横型の構造を配置するに際し、
    前記エッジ表面の上に第１のゲート誘電体を形成し、
    前記第１のゲート誘電体の上にフローティングゲートを形成し、
    前記フローティングゲートの上に第２のゲート誘電体を形成し、
    前記第２のゲート誘電体の上に制御ゲートを形成し、
    前記フローティングゲートは、フローティングゲート当り１ビットを超えて記憶することを特徴とする方法。
  16. 請求項１１記載の方法において、
    実質的に前記縦型のエッジ表面の上に前記非横型の構造を配置するに際し、
    前記エッジ表面の上に第１のゲート誘電体を形成し、
    前記第１のゲート誘電体の上にフローティングゲートを形成し、
    前記フローティングゲートの上に第２のゲート誘電体を形成し、
    前記第２のゲート誘電体の上に制御ゲートを形成することを特徴とする方法。
  17. 請求項１１記載の方法において、
    配置するに際し、前記エッジ表面の上にそれぞれポリシリコンゲートを形成することを特徴とする方法。
  18. 請求項１０記載の方法において、
    配置するに際し、それぞれポリシリコンゲートを形成することを特徴とする方法。
  19. 請求項１０記載の方法において、
    配置するに際し、正孔を記憶することによって電子メモリ機能を与えるように構成された構造を配置することを特徴とする方法。
  20. 請求項１０記載の方法において、
    非横型の構造を配置するに際し、実質的に縦型の構造を配置することを特徴とする方法。
  21. １Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイを作製する方法であって、
    アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える非横型の構造を配置し、
    前記非横型の構造を含むメモリセルに対して電気的コンタクトを設け、
    前記電子メモリ機能を与える前記構造は、ゲート当り１ビットを超えて記憶することを特徴とする方法。
  22. 請求項２１記載の方法において、
    非横型の構造を配置するに際し、実質的に縦型の構造を配置することを特徴とする方法。
  23. １Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイであって、
    デコーディング回路の各々の行及び列にそれぞれ結合した行及び列に配置されたメモリセルとを有し、
    各メモリセルは、
    半導体基板の表面上に形成された第１のドープ領域と、
    実質的に縦型のエッジ表面のアレイを与えるよう基板内に形成された刻設体のアレイであって、一対の前記エッジ表面は互いに対向すると共に、前記エッジ表面のアレイのピッチの半分に等しい距離で離間したアレイと、
    前記一対のエッジ表面の間に形成された第２のドープ領域と、
    前記エッジ表面の少なくとも幾つかの各々の上に配置されたそれぞれ電子メモリ機能を与える各々の構造と、
    第１及び第２の領域に対する、並びに電子メモリ機能を与える構造に対する電気的コンタクトとを有することを特徴とするメモリセルのアレイ。
  24. 請求項２３記載のアレイにおいて、
    電子メモリ機能を与える前記構造は、それぞれ
    前記エッジ表面の少なくとも幾つかの各々の上に形成されたＯＮＯ構造と、
    前記ＯＮＯ構造の上に形成された各々のゲートとを有することを特徴とするアレイ。
  25. 請求項２３記載のアレイにおいて、
    電子メモリ機能を与える前記構造は、それぞれ
    前記エッジ表面の少なくとも幾つかの各々の上にそれぞれ形成されたＯＮＯ構造と、
    前記ＯＮＯ構造の上に形成された各々のゲートとを有し、
    前記ＯＮＯ構造は、
    前記エッジ表面のシリコンから成長した二酸化シリコンと、
    前記二酸化シリコンの上に形成された窒化シリコンと、
    前記窒化シリコンの上に形成された二酸化シリコンとを有するることを特徴とするアレイ。
  26. 請求項２３記載のアレイにおいて、
    電子メモリ機能を与える前記構造は、それぞれ前記表面エッジの各々の上に形成された各々のポリシリコンゲートを有することを特徴とするアレイ。
  27. 請求項２３記載のアレイにおいて、
    電子メモリ機能を与える前記構造は、それぞれ
    前記エッジ表面の上に形成された第１のゲート誘電体と、
    前記第１のゲート誘電体の上に形成されたフローティングゲートと、
    前記フローティングゲートの上に形成された第２のゲート誘電体と、
    前記第２のゲート誘電体の上に形成された制御ゲートとを有することを特徴とするアレイ。
  28. 請求項２３記載のアレイにおいて、
    電子メモリ機能を与える前記構造は、それぞれゲート当り１ビットを超えて記憶するよう構成された構造を有することを特徴とするアレイ。
  29. 請求項２３記載のアレイにおいて、
    電子メモリ機能を与える前記構造は、それぞれ
    前記エッジ表面の上に形成された第１のゲート誘電体と、
    前記第１のゲート誘電体の上に形成されたフローティングゲートと、
    前記フローティングゲートの上に形成された第２のゲート誘電体と、
    前記第２のゲート誘電体の上に形成された制御ゲートとを有し、
    フローティングゲート当り１ビットを超えて記憶することを特徴とするアレイ。
  30. 請求項２３記載のアレイにおいて、
    電子メモリ機能を与える前記構造は、それぞれ
    前記エッジ表面の少なくとも幾つかの上に形成されたＯＮＯ構造と、
    前記ＯＮＯ構造の上に形成された各々のゲートとを有し、
    前記電子メモリ機能を与える前記構造は、ゲート当り１ビットを超えて記憶することを特徴とするアレイ。
  31. 請求項２３記載のアレイにおいて、
    前記半導体基板はシリコンからなることを特徴とするアレイ。
  32. １Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイであって、
    デコーディング回路の各々の行及び列にそれぞれ結合した行及び列に配置されたメモリセルを有し
    各メモリセルは、
    アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造と、
    前記実質的に縦型の構造を含むメモリセルに対する電気的コンタクトとを有することを特徴とするメモリセルのアレイ。
  33. 請求項３２記載のアレイにおいて、
    実質的に縦型のエッジ表面のアレイを与える前記基板内の刻設体であって、一対の前記エッジ表面は互いに対向すると共に、前記エッジ表面のアレイの最小ピッチの半分に等しい距離で離間した刻設体と、
    前記一対のエッジ表面間に形成された第２のドープ領域とをさらに含み、
    前記実質的に縦型の構造は、前記実質的に縦型のエッジ表面の上に形成され、
    前記電気的コンタクトは、前記第１及び第２の領域に対する電気的コンタクトと前記実質的に縦型の構造に対する電気的コンタクトとを含むことを特徴とするアレイ。
  34. 請求項３３記載のアレイにおいて、
    前記実質的に縦型のエッジ表面の上の前記実質的に縦型の構造は、
    前記エッジ表面の少なくとも幾つかの上に形成されたＯＮＯ構造と、
    前記ＯＮＯ構造の上に形成された各々のゲートとを有し、
    前記電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶することを特徴とするアレイ。
  35. 請求項３３記載のアレイにおいて、
    前記実質的に縦型のエッジ表面の上に配置された前記実質的に縦型の構造は、
    前記エッジ表面の少なくとも幾つかの上に形成されたＯＮＯ構造と、
    前記ＯＮＯ構造の上に形成された各々のゲートとを有することを特徴とするアレイ。
  36. 請求項３２記載のアレイにおいて、
    前記電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されていることを特徴とするアレイ。
  37. 請求項３３記載のアレイにおいて、
    実質的に縦型の構造は、それぞれ
    前記エッジ表面の上に形成された第１のゲート誘電体と、
    前記第１のゲート誘電体の上に形成されたフローティングゲートと、
    前記フローティングゲートの上に形成された第２のゲート誘電体と、
    前記第２のゲート誘電体の上に形成された制御ゲートとを有し、
    フローティングゲート当り１ビットを超えて記憶することを特徴とするアレイ。
  38. 請求項３３記載のアレイにおいて、
    前記実質的に縦型のエッジ表面の上の実質的に縦型の構造は、それぞれ
    前記表面エッジの上に形成された第１のゲート誘電体と、
    前記第１のゲート誘電体の上に形成されたフローティングゲートと、
    前記フローティングゲートの上に形成された第２のゲート誘電体と、
    前記第２のゲート誘電体の上に形成された制御ゲートとを有することを特徴とするアレイ。
  39. 請求項３３記載のアレイにおいて、
    前記実質的に縦型の構造は、それぞれ前記エッジ表面の上に形成された各々のポリシリコンゲートを含むことを特徴とするアレイ。
  40. 請求項３２記載のアレイにおいて、
    前記実質的に縦型の構造は、各々のポリシリコンゲートを有することを特徴とするアレイ。
  41. 請求項３２記載のアレイにおいて、
    前記実質的に縦型の構造は、正孔を記憶することによって電子メモリ機能を与えることを特徴とするアレイ。
  42. １Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイであって、
    アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造と、
    前記実質的に縦型の構造を含むメモリセルに対する電気的コンタクトとを有し、
    前記構造は、ゲート当り１ビットを超えて記憶する前記電子メモリ機能を与えることを特徴とするメモリセルのアレイ。
  43. Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイにおいてメモリセルをプログラムする方法であって、
    第１の電極を第１の電位に結合させ、
    第２の電極を第２の電位に結合させ、
    複数の実質的に縦型の構造の１つに隣接して形成されたゲートに第３の電極を結合させ、
    １つの前記実質的に縦型の構造に電荷担体を蓄積し、
    前記第１の電極は、半導体基板の表面上に配置された第１のドープ領域及び前記基板表面に形成された複数のトレンチの１つの底面上に配置された第２のドープ領域の一方に結合され、
    前記第２の電極は、第１及び第２のドープ領域の他方に結合され、
    前記実質的に縦型の構造は、それぞれ電子メモリ機能を与えると共に、第１及び第２のドープ領域の間で複数のトレンチの対向する側壁上のアレイの最小ピッチの半分に等しい距離で離間され、
    前記電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶することを特徴とする方法。
  44. 請求項４３記載の方法において、
    前記実質的に縦型の構造はＯＮＯ構造を有し、前記電荷担体は電子からなり、前記電荷担体は、第１及び第２のドープ領域の一方又は他方に隣接して配置される前記ＯＮＯ構造のエッジに蓄積されることを特徴とする方法。
  45. 請求項４３記載の方法において、
    前記実質的に縦型の構造はＯＮＯ構造を有し、前記電荷担体は電子からなり、前記ＯＮＯ構造は、第１及び第２のドープ領域に隣接して配置された前記ＯＮＯ構造の少なくとも１つのエッジに電荷を蓄積可能なように構成されることを特徴とする方法。
  46. 請求項４３記載の方法において、
    前記ＯＮＯ構造に蓄積された電荷担体を移動させるのに有効な条件を前記ＯＮＯ構造に施すことをさらに含むことを特徴とする方法。
  47. 請求項４３記載の方法において、
    １つの実質的に縦型の構造に電荷担体を蓄積するに際し、前記１つの実質的に縦型の構造における第１の物理的位置に電荷担体を蓄積することを含み、さらに第１及び第２の電位を逆転させ、前記１つの実質的に縦型の構造内の第２の物理的位置に電荷担体を蓄積することを含むことを特徴とする方法。
  48. １Ｆ2当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイであって、
    デコーディング回路の各々の行及び列にそれぞれ結合した行及び列に配置されたメモリセルを有し、
    各メモリセルは、
    アレイの最小ピッチの半分に等しい距離により離間した電子メモリ機能を与える離間した構造と、
    前記離間した構造を含むメモリセルに対する電気的コンタクトとを有することを特徴とするメモリセルのアレイ。
  49. 請求項４８記載のアレイにおいて、
    前記離間した構造は、実質的に縦型の構造を有することを特徴とするアレイ。
  50. 請求項４９記載のアレイにおいて、
    実質的に縦型のエッジ表面のアレイを与える基板内の刻設体と、
    前記一対のエッジ表面間に形成された第２のドープ領域とをさらに含み、
    前記一対のエッジ表面は互いに対向すると共に、前記エッジ表面のアレイの最小ピッチの半分に等しい距離で離間され、
    前記実質的に縦型の構造は、前記実質的に縦型のエッジ表面の上に形成され、
    前記電気的コンタクトは、前記第１及び第２の領域に対する電気的コンタクトと前記実質的に縦型の構造に対する電気的コンタクトとを含むことを特徴とするアレイ。
  51. 請求項５０記載のアレイにおいて、
    前記実質的に縦型のエッジ表面の上の前記実質的に縦型の構造は、それぞれ
    少なくとも幾つかの前記エッジ表面の上に形成されたＯＮＯ構造と、
    前記ＯＮＯ構造の上に形成された各々のゲートとを有し、
    前記電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶することを特徴とするアレイ。
  52. 縦型の多重状態セルであって、
    基板から外方に延在し、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
    前記縦型のＭＯＳＦＥＴに隣接したトレンチに形成され、前記第１のソース／ドレイン領域に結合されたソース線と、
    前記第２のソース／ドレイン領域に結合された伝送線とを有し、
    前記ＭＯＳＦＥＴは、前記第１のソース／ドレイン領域に隣接した前記ゲート絶縁物にトラップされた多数の電荷レベルの１つを有するプログラムされたＭＯＳＦＥＴであり、前記チャネル領域が第１のしきい値電圧領域（Ｖｔ１）と第２のしきい値電圧領域（Ｖｔ２）とを有し、低減されたドレインソース電流で動作することを特徴とする縦型の多重状態セル。
  53. 請求項５２記載の多重状態セルにおいて、
    前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域はソース領域を含み、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域はドレイン領域を含むことを特徴とする多重状態セル。
  54. 請求項５２記載の多重状態セルにおいて、
    前記伝送線はビット線を含むことを特徴とする多重状態セル。
  55. 請求項５２記載の多重状態セルにおいて、
    前記第１のソース／ドレイン領域に隣接した前記ゲート絶縁物にトラップされた前記多数の電荷レベルは、トラップされた電子電荷を含むことを特徴とする多重状態セル。
  56. 請求項５２記載の多重状態セルにおいて、
    前記チャネルにおける前記第２のしきい値電圧領域（Ｖｔ２）は、前記第１のソース／ドレイン領域に隣接し、前記チャネルにおける前記第１のしきい値電圧領域（Ｖｔ１）は、前記第２のソース／ドレイン領域に隣接することを特徴とする多重状態セル。
  57. 請求項５６記載の多重状態セルにおいて、
    前記Ｖｔ２は前記Ｖｔ１より高いしきい値電圧を有することを特徴とする多重状態セル。
  58. 請求項５２記載の多重状態セルにおいて、
    前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とする多重状態セル。
  59. 請求項５８記載の多重状態セルにおいて、
    前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及び酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されるゲート絶縁物を含むことを特徴とする多重状態セル。
  60. 縦型の多重状態セルであって、
    基板から外方に延在し、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
    ゲートに結合したワード線と、
    前記縦型のＭＯＳＦＥＴに隣接したトレンチ内に形成され、前記ソース領域に結合されたソース線と、
    前記ドレイン領域に結合されたビット線とを有し、
    前記ＭＯＳＦＥＴは、前記ソース領域に隣接した前記ゲート絶縁物にトラップされた多数の電荷レベルを有するプログラムされたＭＯＳＦＥＴであり、前記チャネル領域が前記ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と前記ソース領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、Ｖｔ２がＶｔ１より高いしきい値電圧を有することを特徴とする縦型の多重状態セル。
  61. 請求項６０記載の多重状態セルにおいて、
    前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とする多重状態セル。
  62. 請求項６１記載の多重状態セルにおいて、
    前記ゲート絶縁物は、シリコンリッチの酸化アルミニウム絶縁物、シリコンのナノ粒子の含有物を有するシリコンリッチの酸化物、シリコン炭化物のナノ粒子の含有物を有する酸化シリコン絶縁物、及びシリコンオキシカーバイド絶縁物よりなる群から選択されるゲート絶縁物を含むことを特徴とする多重状態セル。
  63. 請求項６０記載の多重状態セルにおいて、
    前記ゲート絶縁物は複合層を含むことを特徴とする多重状態セル。
  64. 請求項６３記載の多重状態セルにおいて、
    前記複合層は、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、及び酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択される複合層を含むことを特徴とする多重状態セル。
  65. 請求項６３記載の多重状態セルにおいて、
    前記複合層は、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）よりなる群から選択される２以上の材料の非化学量論的単一層又は複合層を含むことを特徴とする多重状態セル。
  66. 請求項６０記載の多重状態セルにおいて、
    前記ゲート絶縁物は、酸化物−窒化物−酸化物（ＯＮＯ）の多層膜を含むことを特徴とする多重状態セル。
  67. メモリアレイであって、
    基板から延在すると共にトレンチによって離間し、それぞれ、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含む縦型の多重状態セルと、
    前記メモリアレイの行に沿ってそれぞれの多重状態セルの前記第２のソース／ドレイン領域に結合された多数のビット線と、
    前記メモリアレイの列に沿ってそれぞれの多重状態セルの前記ゲートに結合された多数のワード線と、
    基板から延在する前記多数の縦型の多重状態セル間のトレンチにおいて行に沿ってそれぞれの縦型の多重状態セルの前記第１のソース／ドレイン領域に結合された多数のソース線と、
    少なくとも１つの多重状態セルは、前記第１のソース／ドレイン領域に隣接した前記ゲート絶縁物にトラップされた多数の電荷レベルの１つを有するプログラムされたＭＯＳＦＥＴであり、前記チャネル領域が第１のしきい値電圧領域（Ｖｔ１）と第２のしきい値電圧領域（Ｖｔ２）とを有し、低減されたドレインソース電流で動作することを特徴とするメモリアレイ。
  68. 請求項６７記載のメモリアレイにおいて、
    前記ゲート絶縁物にトラップされる多数の電荷レベルの１つは、約１０電子の前記ソースに隣接する電荷を含むことを特徴とするメモリアレイ。
  69. 請求項６７記載のメモリアレイにおいて、
    前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域はソース領域を含み、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域はドレイン領域を含むことを特徴とするメモリアレイ。
  70. 請求項６７記載のメモリアレイにおいて、
    前記チャネルにおける前記第２のしきい値電圧領域（Ｖｔ２）は前記第１のソース／ドレイン領域に隣接し、前記チャネルにおける前記第１のしきい値電圧領域（Ｖｔ１）は第２のソース／ドレイン領域に隣接し、Ｖｔ２はＶｔ１より高いしきい値電圧を有することを特徴とするメモリアレイ。
  71. 請求項６７記載のメモリアレイにおいて、
    それぞれの多重状態セルの前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とするメモリアレイ。
  72. 請求項７１記載のメモリアレイにおいて、
    前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、及びシリコンリッチ酸化アルミニウムよりなる群から選択されるゲート絶縁物を含むことを特徴とするメモリアレイ。
  73. 請求項７１記載のメモリアレイにおいて、
    基板から延在する前記多数の縦型の多重状態セルは、１．０リソグラフィック加工寸法の面積（１Ｆ2）より遥かに小さい大きさを有するトランジスタとして動作することを特徴とするメモリアレイ。
  74. メモリアレイであって、
    基板から外方に延在すると共に多数のトレンチによって離間した行及び列で形成された多数の縦型のピラーであって、それぞれ、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ピラーの行に沿ったトレンチ内のゲート絶縁物によって前記チャネル領域から離間したゲートとを備えるトランジスタとして働き、ピラーの列に沿って隣接するピラーが、トレンチの一方の側で多重状態セルとして動作するトランジスタと、前記トレンチの他方の側でプログラムされた導通状態を有する参照セルとして動作するトランジスタとを含む多数の縦型のピラーと、
    前記メモリアレイの行に沿って各トランジスタの前記第２のソース／ドレイン領域に結合された多数のビット線と、
    前記メモリアレイの列に沿って各トランジスタのゲートと結合された多数のワード線と、
    ピラーの行の間で前記トレンチの底部に形成されると共に、ピラーの行に沿って各トランジスタの前記第１のソース／ドレイン領域に結合された多数のソース線とを有し、
    ピラーに隣接する列において前記ピラーの列に沿う各トランジスタの第１のソース／ドレイン領域は、共有されたトレンチにおいてソース線と結合され、
    多重状態セルトランジスタと参照セルトランジスタとが共通のソース線を共有し、
    少なくとも１つの多重状態セルトランジスタは、前記第１のソース／ドレイン領域に隣接した前記ゲート絶縁物にトラップされた多数の電荷レベルの１つを有するプログラムされたＭＯＳＦＥＴであり、前記トランジスタの前記チャネル領域は、第１のしきい値電圧領域（Ｖｔ１）と第２のしきい値電圧領域（Ｖｔ２）とを有し、前記プログラムされたＭＯＳＦＥＴは、低減されたドレインソース電流で動作することを特徴とするメモリアレイ。
  75. 請求項７４記載のメモリアレイにおいて、
    ピラーの行の間でトレンチの底部に形成された多数のソース線は、前記トレンチの前記底部に埋め込まれたドープ領域を含むことを特徴とするメモリアレイ。
  76. 請求項７４記載のメモリアレイにおいて、
    前記ゲート絶縁物にトラップされる多数の電荷レベルは、約１０電子のソースに隣接する電荷を含むことを特徴とするメモリアレイ。
  77. 請求項７４記載のメモリアレイにおいて、
    前記チャネルにおける第２のしきい値電圧領域（Ｖｔ２）は前記第１のソース／ドレイン領域に隣接し、前記チャネルにおける第１のしきい値電圧領域（Ｖｔ１）は前記第２のソース／ドレイン領域に隣接し、Ｖｔ２はＶｔ１より高いしきい値電圧を有することを特徴とするメモリアレイ。
  78. 請求項７４記載のメモリアレイにおいて、
    各多重状態セルトランジスタの前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とするメモリアレイ。
  79. 請求項７８記載のメモリアレイにおいて、
    各多重状態セルトランジスタの前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、及びシリコンリッチ酸化アルミニウムよりなる群から選択されるゲート絶縁物を含むことを特徴とするメモリアレイ。
  80. 請求項７４記載のメモリアレイにおいて、
    各多重状態セルトランジスタは、１．０リソグラフィック加工寸法の面積（１Ｆ2）より遥かに小さい大きさを有するトランジスタとして動作することを特徴とするメモリアレイ。
  81. メモリデバイスであって、
    基板から外方に延在すると共にトレンチによって離間した多数の縦型の多重状態セルを含み、各多重状態セルが、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含むメモリアレイと、
    前記メモリアレイの行に沿って各縦型の多重状態セルのドレイン領域に結合された多数のビット線と、
    前記メモリアレイの列に沿って各縦型の多重状態セルのゲートに結合された多数のワード線と、
    基板から延在する前記多数の縦型の多重状態セル間のトレンチにおいて行に沿って各縦型の多重状態セルの前記第１のソース／ドレイン領域と結合された多数のソース線と
    前記多数のワード線に結合されたワード線アドレスデコーダと、
    前記多数のビット線に結合されたビット線アドレスデコーダと、
    前記多数のビット線に結合されたセンスアンプとを有し、
    各センスアンプは、プログラムされた導電状態を有する多数の参照セルにさらに結合され、
    多重状態セルの少なくとも１つは、前記ソース領域に隣接した前記ゲート絶縁物にトラップされた１以上の電荷レベルを有するプログラムされたＭＯＳＦＥＴであり、前記チャネル領域は、第１のしきい値電圧領域（Ｖｔ１）と第２のしきい値電圧領域（Ｖｔ２）とを有し、前記プログラムされたＭＯＳＦＥＴは、低減されたドレインソース電流で動作することを特徴とするメモリデバイス。
  82. 請求項８１記載のメモリデバイスにおいて、
    前記ゲート絶縁物にトラップされる１以上のチャージレベルは、約１０電子のソースに隣接する電荷を含むことを特徴とするメモリデバイス。
  83. 請求項８１記載のメモリデバイスにおいて、
    前記チャネルにおける第２のしきい値電圧領域（Ｖｔ２）はソース領域に隣接し、前記チャネルにおける第１のしきい値電圧領域（Ｖｔ１）はドレイン領域に隣接し、Ｖｔ２はＶｔ１より高いしきい値電圧を有することを特徴とするメモリデバイス。
  84. 請求項８３記載のメモリデバイスにおいて、
    各多重状態セルトランジスタの前記ゲート絶縁物は、酸化物−窒化物−酸化物（ＯＮＯ）の絶縁物を含むことを特徴とするメモリデバイス。
  85. 請求項８４記載のメモリデバイスにおいて、
    各多重状態セルの前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とするメモリデバイス。
  86. 請求項８１記載のメモリデバイスにおいて、
    前記ワード線アドレスデコーダ及び前記ビット線アドレスデコーダは、それぞれ二酸化シリコン（ＳｉＯ2）により形成された薄いゲート絶縁物を有する慣用的に作製されたＭＯＳＦＥＴトランジスタを含むことを特徴とするメモリデバイス。
  87. 請求項８１記載のメモリデバイスにおいて、
    前記センスアンプは、二酸化シリコン（ＳｉＯ2）により形成された薄いゲート絶縁物を有する慣用的に作製されたＭＯＳＦＥＴトランジスタを含むことを特徴とするメモリデバイス。
  88. 電子システムであって、
    プロセッサと、
    前記プロセッサに結合したメモリデバイスとを有し、
    前記メモリデバイスは、メモリアレイを含み、
    前記メモリアレイは、
    基板から外方に延在すると共に多数のトレンチによって離間した行及び列で形成された多数の縦型のピラーであって、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ピラーの行に沿ってトレンチ内のゲート絶縁物によって前記チャネル領域から離間したゲートとを備えるトランジスタとして働き、ピラーの列に沿って隣接するピラーが、トレンチの一方の側で多重状態セルとして動作するトランジスタと、前記トレンチの他方の側でプログラムされた導電状態を有する参照セルとして動作するトランジスタとを含む多数の縦型のピラーと、
    前記メモリアレイの行に沿って各トランジスタの前記第２のソース／ドレイン領域に結合された多数のビット線と、
    前記メモリアレイの列に沿って各トランジスタのゲートと結合された多数のワード線と、
    ピラーの行の間で前記トレンチの底部に形成されると共に、ピラーの行に沿って各トランジスタの前記第１のソース／ドレイン領域に結合された多数のソース線とを有し、
    ピラーに隣接する列において前記ピラーの列に沿う各トランジスタの第１のソース／ドレイン領域は、共有されたトレンチにおいてソース線と結合され、
    多重状態セルトランジスタと参照セルトランジスタとが共通のソース線を共有し、
    少なくとも１つの多重状態セルトランジスタは、前記第１のソース／ドレイン領域に隣接した前記ゲート絶縁物にトラップされた多数の電荷レベルの１つを有するプログラムされたＭＯＳＦＥＴであり、前記トランジスタの前記チャネル領域は、第１のしきい値電圧領域（Ｖｔ１）と第２のしきい値電圧領域（Ｖｔ２）とを有し、前記プログラムされたＭＯＳＦＥＴは、低減されたドレインソース電流で動作することを特徴とする電子システム。
  89. 請求項８８記載の電子システムにおいて、
    前記ゲート絶縁物においてトラップされる多数の電荷レベルの１つは、約１０電子の電荷を含むことを特徴とする電子システム。
  90. 請求項８８記載の電子システムにおいて、
    各多重状態セルトランジスタの前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、及びシリコンリッチ酸化アルミニウムよりなる群から選択されるゲート絶縁物を含むことを特徴とする電子システム。
  91. 請求項８８記載の電子システムにおいて、
    各多重状態セルトランジスタの前記ゲート絶縁物は、酸化物−窒化物−酸化物（ＯＮＯ）の絶縁物を含むことを特徴とする電子システム。
  92. 請求項８８記載の電子システムにおいて、
    各多重状態セルトランジスタは、１．０リソグラフィック加工寸法の面積（１Ｆ2）より遥かに小さい大きさを有するトランジスタとして動作することを特徴とする電子システム。
  93. 請求項８８記載の電子システムにおいて、
    読み出し動作に際し、
    トレンチを共有する２つの列で隣接するピラーについてのソース線を接地電位に結合し、
    トレンチを共有する列で隣接するピラーのドレイン領域をＶＤＤの部分電圧に予備充電し、
    トレンチを共有する列で隣接するピラーの各ゲートを指定して、
    多重状態セルメモリセルトランジスタの導電状態を、参照セルの電導状態と比較し得るようにすることを特徴とする電子システム。
  94. 請求項８８記載の電子システムにおいて、
    書き込み動作に際し、
    トレンチを共有する２つの列で隣接するピラーについてのソース線に対して、ＶＤＤより高い電圧のバイアスをかけ、
    トレンチを共有する列で隣接するピラーのドレイン領域の１つを接地電位に結合し、
    トレンチを共有する列で隣接するピラーのそれぞれについてのゲートを、ワード線の電位によって指定することを特徴とする電子システム。
  95. メモリを動作させる方法であって、
    基板から外方に延在すると共にＤＲＡＭアレイ内のトレンチによって離間した１以上の縦型のＭＯＳＦＥＴを逆方向にプログラムすることを含み、
    前記ＤＲＡＭアレイにおける各ＭＯＳＦＥＴは、ソース領域と、ドレイン領域と、前記ソース及びドレイン領域間のチャネル領域と、トレンチ内のゲート絶縁物によって前記チャネル領域から離間したゲートとを含み、
    前記ＤＲＡＭアレイは、前記縦型のＭＯＳＦＥＴの行の間における前記トレンチの底部に形成され、且つ、前記縦型のＭＯＳＦＥＴの行に沿って各トランジスタのソース領域に結合された多数のソース線を含み、
    前記縦型のＭＯＳＦＥＴの列に沿ってそれぞれの列で隣接する前記縦型のＭＯＳＦＥＴのソース領域は、共有されたトレンチ内の前記ソース線に結合され、
    前記ＤＲＡＭアレイは、前記ＤＲＡＭアレイにおける行に沿って前記ドレイン領域に結合された多数のビット線を含み、
    前記１以上の縦型のＭＯＳＦＥＴを逆方向でプログラムするに際し、
    前記縦型のＭＯＳＦＥＴのドレイン領域に第１の電圧電位を印加し、
    前記縦型のＭＯＳＦＥＴのソース領域に第２の電圧電位を印加し、
    前記縦型のＭＯＳＦＥＴのゲートにゲート電位を印加することを含み、
    前記１以上の縦型のＭＯＳＦＥＴに第１、第２、及びゲート電位を印加するに際し、前記ソース領域に隣接する前記１以上のＭＯＳＦＥＴの前記ゲート絶縁物へのホットエレクトロン注入を生じさせることで、前記１以上の縦型のＭＯＳＦＥＴが、前記ゲート絶縁物にトラップされた多数の電荷レベルの１つを有するプログラムされたＭＯＳＦＥＴとなり、プログラムされたＭＯＳＦＥＴが、低減されたドレインソース電流で順方向に動作することを特徴とするメモリを動作させる方法。
  96. 請求項９５記載の方法において、
    前記縦型のＭＯＳＦＥＴのドレイン領域に第１の電圧電位を印加するに際し、前記縦型のＭＯＳＦＥＴのドレイン領域を接地することを含むことを特徴とする方法。
  97. 請求項９５記載の方法において、
    前記ソース領域に第２の電圧電位を印加するに際し、これに結合されたソース線に高い電圧電位（ＶＤＤ）を印加することを含むことを特徴とする方法。
  98. 請求項９５記載の方法において、
    前記縦型のＭＯＳＦＥＴのゲートにゲート電位を印加するに際し、前記縦型のＭＯＳＦＥＴの前記ソース及びドレイン領域の間で導通チャネルを生成するために、前記ゲートにゲート電位を印加することを含むことを特徴とする方法。
  99. 請求項９５記載の方法において、
    指定された縦型のＭＯＳＦＥＴを順方向に動作させることにより、前記ＤＲＡＭアレイ内の１以上の縦型のＭＯＳＦＥＴを読み出すことをさらに含み、前記縦型のＭＯＳＦＥＴを順方向に動作させるに際し、
    トレンチを共有する２つの列で隣接するピラーに関するソース線を接地し、
    トレンチを共有する列で隣接するピラーのドレイン領域をＶＤＤの部分電圧に予備充電し、
    トレンチを共有する列で隣接するピラーのそれぞれについて、約１．０ボルトのゲート電位を前記ゲートに印加することにより、前記指定された縦型のＭＯＳＦＥＴの導電状態を、参照セルの導電状態と比較し得るようにすることを含むことを特徴とする方法。
  100. 請求項９５記載の方法において、
    前記ソース領域に隣接する１以上の縦型のＭＯＳＦＥＴの前記ゲート絶縁物へのホットエレクトロン注入を生じさせるに際し、前記ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）を生成し、前記ソース領域に隣接する第２のしきい値電圧領域（Ｖｔ２）を生成することを含むことを特徴とする方法。
  101. 請求項９５記載の方法において、
    前記ソース領域に隣接する前記１以上の縦型のＭＯＳＦＥＴの前記ゲート絶縁物へのホットエレクトロン注入を生じさせるに際し、前記ソースに隣接する前記縦型のＭＯＳＦＥＴに関するしきい値電圧を約０．１６ボルト変化させることを含むことを特徴とする方法。
  102. 多重状態メモリのための方法であって、
    基板から外方に延在すると共にＤＲＡＭアレイ内のトレンチによって離間した行及び列に配置された１以上の縦型のＭＯＳＦＥＴを逆方向に書き込みを行うこと、
    前記ＤＲＡＭアレイにおける１以上の縦型のＭＯＳＦＥＴを順方向に読み出すことを含み、
    ＤＲＡＭアレイにおける各ＭＯＳＦＥＴは、ソース領域と、ドレイン領域と、前記ソース及びドレイン領域間のチャネル領域と、トレンチ内のゲート絶縁物によって前記チャネル領域から離間したゲートとを含み、
    前記ＤＲＡＭアレイは、前記縦型のＭＯＳＦＥＴの行の間における前記トレンチの底部に形成され、且つ、前記縦型のＭＯＳＦＥＴの行に沿って各トランジスタのソース領域に結合された多数のソース線を含み、
    前記縦型のＭＯＳＦＥＴの列に沿ってそれぞれの列で隣接する前記縦型のＭＯＳＦＥＴのソース領域は、共有されたトレンチ内の前記ソース線に結合され、
    前記ＤＲＡＭアレイは、前記ＤＲＡＭアレイにおける行に沿って前記ドレイン領域に結合された多数のビット線を含み、
    前記１以上の縦型のＭＯＳＦＥＴを逆方向にプログラムするに際し、
    トレンチを共有する２つの列で隣接する縦型のＭＯＳＦＥＴについてのソース線に対してＶＤＤより高い電圧のバイアスをかけ、
    プログラムされる前記縦型のＭＯＳＦＥＴにおいて、２つの列で隣接する縦型のＭＯＳＦＥＴの前記ドレイン領域の１つに結合されたビット線を接地し、
    ２つの列で隣接する縦型のＭＯＳＦＥＴの各ゲートにゲート電位を印加して、前記ソース領域に隣接したプログラムされる前記縦型のＭＯＳＦＥＴの前記ゲート絶縁物へのホットエレクトロン注入を生じさせることで、前記指定されたＭＯＳＦＥＴが、プログラムされたＭＯＳＦＥＴとなり、低減されたドレインソース電流で順方向に動作し、
    前記１以上のＭＯＳＦＥＴを順方向に読み出すに際し、
    トレンチを共有する２つの列の縦型のＭＯＳＦＥＴに関するソース線を接地し、
    トレンチを共有する２つの列で隣接する縦型のＭＯＳＦＥＴの前記ドレイン領域をＶＤＤの部分電圧へと予備充電し、
    トレンチを共有する２つの列で隣接する縦型のＭＯＳＦＥＴの各ゲートに約１．０ボルトのゲート電位を印加することにより、指定された縦型のＭＯＳＦＥＴの導電状態を参照セルの導電状態と比較し得るようにすることを含むことを特徴とする方法。
  103. 請求項１０２記載の方法において、
    前記ソース領域に隣接する前記指定されたＭＯＳＦＥＴの前記ゲート絶縁物へのホットエレクトロン注入を生じさせるに際し、前記ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）を生成し、前記ソース領域に隣接する第２のしきい値電圧領域（Ｖｔ２）を生成することを含み、Ｖｔ２がＶｔ１より大きいことを特徴とする方法。
  104. 請求項１０２記載の方法において、
    前記ソース領域に隣接する前記指定されたＭＯＳＦＥＴの前記ゲート絶縁物へのホットエレクトロン注入を生じさせるに際し、前記ソースに隣接する前記ＭＯＳＦＥＴに関するしきい値電圧を約０．１６ボルト変化させることを含むことを特徴とする方法。
  105. 請求項１０２記載の方法において、
    前記ソース領域に隣接する前記指定された前記ＭＯＳＦＥＴの前記ゲート絶縁物へのホットエレクトロン注入を生じさせるに際し、約１０電子の前記ソースに隣接する前記指定されたＭＯＳＦＥＴの前記ゲート絶縁物内に蓄積された電荷をトラップすることを含むことを特徴とする方法。
  106. 請求項１０２記載の方法において、
    前記１以上のＭＯＳＦＥＴを順方向に読み出すに際し、
    指定されたＭＯＳＦＥＴが、プログラムされたＭＯＳＦＥＴであるか否かを検出するためにセンスアンプを使用することを含み、
    プログラムされたＭＯＳＦＥＴは、約１０ｎｓにわたって指定された際に、約４．０μＡの合成されたドレイン電流における変化を示し得ることを特徴とする方法。
  107. 多重状態メモリアレイを形成する方法であって、
    基板から外方に延在すると共に多数のトレンチによって離間した行及び列の多数の縦型のピラーを形成し、
    前記多数の縦型のピラーは、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ピラーの行に沿ったトレンチ内のゲート絶縁物によって前記チャネル領域から離間したゲートとを含むトランジスタとして働き、ピラーの列に沿って隣接するピラーは、トレンチの一方の側で多重状態セルとして動作するトランジスタと、トレンチの他方の側でプログラムされた導電状態を有する参照セルとして動作するトランジスタとを含むものとし、
    前記メモリアレイの行に沿って各トランジスタの前記第２のソース／ドレイン領域に結合される多数のビット線を形成し、
    前記メモリアレイの列に沿って各トランジスタの前記ゲートに結合される多数のワード線を形成し、
    ピラーの行の間のトレンチの底部に形成され、ピラーの行に沿って各トランジスタの前記第１のソース／ドレイン領域に結合される多数のソース線を形成し、
    ピラーの列に沿って列で隣接するピラーにおける各トランジスタの前記第１のソース／ドレイン領域を、共有されたトレンチ内の前記ソース線に結合することことにより、多重状態セルトランジスタと参照セルトランジスタが共通のソース線を共有するようにし、
    多数の縦型のピラーを逆方向にプログラムし、ＶＤＤより高い電圧へとソース線にバイアスをかけ、ビット線を接地し、ワード線アドレスによってゲートを選択することにより、前記第１のソース／ドレイン領域に隣接する前記ゲート絶縁物においてトラップされる多数の電荷レベルの１つを有するようにすることを特徴とする多重状態メモリアレイを形成する方法。
  108. 請求項１０７記載の方法において、
    前記ピラーの行の間のトレンチの底部に形成される多数のソース線を形成するに際し、前記トレンチの底部にドープ領域を埋め込むことを含むことを特徴とする方法。
  109. 請求項１０７記載の方法において、
    ピラーの行に沿ったトレンチ内のチャネル領域の上方にゲート絶縁物を形成するに際し、少なくとも１０ナノメータ（ｎｍ）の厚さを有するゲート絶縁物を形成することを含むことを特徴とする方法。
  110. 請求項１０７記載の方法において、
    ピラーの行に沿ったトレンチ内のチャネル領域の上方にゲート絶縁物を形成するに際し、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、及びシリコンリッチ酸化アルミニウムよりなる群から選択されるゲート絶縁物を形成することを含むことを特徴とする方法。
  111. 請求項１０７記載の方法において、
    ピラーの行に沿ったトレンチ内のチャネル領域の上方にゲート絶縁物を形成するに際し、酸化物−窒化物−酸化物（ＯＮＯ）の絶縁物を形成することを含むことを特徴とする方法。
  112. 請求項１０７記載の方法において、
    基板から外方に延在し多数のトレンチによって離間した行及び列における多数の縦型のピラーを形成するに際し、トランジスタとして働く多数の縦型のピラーは、１．０リソグラフィック加工寸法の単位面積（１Ｆ2）のそれぞれについて１ビットより遥かに大きい記憶密度を有するよう形成されることを含むことを特徴とする方法。
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