JP2000515326A - 不揮発性メモリセル - Google Patents

Abstract

(57)【要約】 不揮発性メモリセルはゲート誘電体として第１の酸化シリコン層（５１）、窒化シリコン層（５２）及び第２の酸化シリコン層（５３）から成る誘電性異三重層（５）を有するＭＯＳトランジスタを含んでいる。ＭＯＳトランジスタのゲート電極はゲート電極に負の電圧を印加する場合主としてチャネル範囲（４）から正孔が第１の酸化シリコン層（５１）を通って窒化シリコン層（５２）にトンネリングするようにｐ⁺ドープシリコンを含んでいる。

Description

【発明の詳細な説明】 不揮発性メモリセル データの永続的記憶のためそれぞれ特別なＭＯＳトランジスタを含む不揮発性 メモリセル、いわゆるＳＯＮＯＳセル又はＭＮＯＳセルが提案されている（例え ばライ（Ｌａｉ）その他による「ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．」１９８６年第 ５８０〜５８３頁参照）。このＭＯＳトランジスタは、ゲート電極の下方に少な くとも１つの窒化シリコン層と、この窒化シリコン層とチャネル範囲との間にＳ ｉＯ₂層を含んでいるゲート誘電体を有する。情報の記憶のためキャリアが窒化 シリコン層に蓄えられる。 ＳｉＯ₂層の厚さはこの不揮発性メモリセルでは最大で２．２ｎｍである。最 近のＳＯＮＯＳメモリではＳｉ₃Ｎ₄層の厚さは一般に約１０ｎｍである。窒化シ リコン層とゲート電極との間には大抵厚さ３〜４ｎｍのもう１つのＳｉＯ₂層が 設けられている。これらの不揮発性メモリセルは電気的に書込み及び消去可能で ある。書込み過程ではキャリアが基板から最大で２．２ｎｍの厚さのＳｉＯ₂層 を通って窒化シリコン層内にトンネリングするような電圧がゲート電極に印加さ れる。消去時にはゲート電極は、窒化シリコン層に蓄えられたキャリアが厚さ２ ．２ｎｍのＳｉＯ₂層を通ってチャネル範囲にトンネリングし、チャネル範囲か ら反対の導電形のキャリアがＳｉＯ₂層を通って窒化シリコン層にトンネリング するように結線される。同時に第１の導電形のキャリアはゲート電極から窒化シ リコン層にトンネリングする。それらの層厚は、チャネル範囲へのキャリアの移 送がゲート電極からのキャリアの移送に比べて優位になるように調整される。消 去過程には典型的には１００ｍ秒の時間が必要である。 ＳＯＮＯＳセルは１０年未満のデータ保存期間を有する。この期間は多くの用 途、例えばテータをコンピュータに保存するには短すぎる。 データ保存に更に長期間を必要とする用途には不揮発性メモリとして浮遊ゲー トを有するＥＥＰＲＯＭセルを使用することが公知である。例えばライ（Ｌａｉ ）その他による「ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．」１９８６年第５８０〜５８ ３頁から公知である。これらのメモリセルにはＭＯＳトランジスタの制御ゲート 電極とチャネル範囲との間に完全に誘電性材料で囲まれている浮遊ゲート電極が 設けられている。浮遊ゲート電極には情報がキャリアの形で蓄えられる。このＦ ＬＯＴＯＸセルといわれるメモリセルは電気的に書込み及び消去可能である。そ のため制御ゲート電極は、キャリアをチャネル範囲から浮遊ゲート電極へ流す（ 書込み）かもしくはキャリアを浮遊ゲート電極からチャネル範囲へ流す（消去） ような電位に接続される。ＦＬＯＴＯＸセルの消去過程は典型的には１００ｍ秒 の時間を必要とする。これらのＦＬＯＴＯＸセルは１５０年以上のデータ保存期 間を有する。 しかしＳＯＮＯＳセルに比べてＦＬＯＴＯＸセルはその構造が複雑である。更 にＦＬＯＴＯＸセルの所要面積は、制御ゲート電極が浮遊ゲート電極と側方で重 複する必要があるためＳＯＮＯＳセルに比べて大きい。最後にいわゆるＦＬＯＴ ＯＸセルのラジエーション・ハードネスは限定されている。ラジエーション・ハ ードネスとは外部の放射源及び／又は電磁界に対して蓄えられた電荷が影響を受 けないことを意味する。 本発明の課題は、消去過程に１秒以下の時間を必要とし、組立てが容易で、高 い実装密度で集積することができ、ＦＬＯＴＯＸセルに比べて改善されたラジエ ーション・ハードネスを示す不揮発性メモリセルを提供することにある。 この課題は本発明の請求項１に記載のメモリセルにより解決される。実施態様 は従属請求項から明らかとする。 この不揮発性メモリセルはソース領域、チャネル範囲、ドレイン領域、ゲート 誘電体、及びゲート誘電体として誘電性三重層を有するゲート電極を含むＭＯＳ トランジスタを有する。この誘電性三重層は第１の酸化シリコン層、窒化シリコ ン層及び第２の酸化シリコン層を含んでいる。窒化シリコン層は２つの酸化シリ コン層間に配置されている。ゲート電極はｐ⁺ドープシリコンを含んでいる。 本発明によるメモリセルは従来のＳＯＮＯＳセルとはゲート電極がｐ⁺ドープ シリコンを含んでいることによって異なっでいる。従来のＳＯＮＯＳセルでゲー ト電極として使用されるｎドープシリコン又は金属に比べて、理想的な場合には ｐ⁺ドーピングによりゲート電極内の電子状態の占有確率は約１０²⁰倍削減され る。従って消去過程で電子はゲート電極から窒化シリコン層にトンネリングでき ない。従って本発明によるメモリセルの消去過程は、チャネル範囲から第１の酸 化シリコン層を通って窒化シリコン層内への正孔のトンネリングを介して、また 窒化シリコン層からチャネル範囲への電子のトンネリングを介して行われる。従 来のＳＯＮＯＳセルの場合付加的に電子がゲート電極から窒化シリコン層にトン ネリングし、消去過程で同様に中和されなければならない。本発明のメモリセル におけるこの電子の流れは、ゲート電極内の電子の数をｐ⁺ドープシリコンの使 用により削減するようにして抑制される。消去過程の時間は本発明のメモリセル では従来のメモリセルに比べて約１０⁵倍削減される。 本発明の一実施形態によれば第１の酸化シリコン層と第２の酸化シリコン層は それぞれ少なくとも３ｎｍの厚さを有する。 本発明のこの実施形態は、従来のＳＯＮＯＳセルでは第１の酸化シリコン層を 通る電荷の移送が最大で２．２ｎｍの厚さのため主として直接トンネリングを介 して行われていたという認識を利用する。直接トンネリングのトンネリング確率 、従って直接トンネリング及び改良されたファウラー・ノルドハイム−トンネリ ングによるキャリア移送のための電流強度は主としてトンネル障壁の厚さ、即ち 第１の酸化シリコン層の厚さ及び電界に左右される。従来のＳＯＮＯＳセルでは 第１の酸化シリコン層は最大で２．２ｎｍの厚さであり、第２の酸化シリコン層 は３〜４ｎｍの厚さであるので、１０ＭＶ／ｃｍ以下の電界では第１の酸化シリ コン層を通る直接トンネリングによる電流が常に優位にある。この直接トンネル 電流及び改良されたファウラー・ノルドハイム−トンネリングを介して情報の書 込みも消去もゲート電極の相応する結線により行われる。 更に本発明の実施形態は、従来のＳＯＮＯＳセルにおけるゲート電極を結線し なくても直接トンネリングに基づくトンネル電流が第１の酸化シリコン層を通っ て窒化シリコン層からチャネル範囲に流れるという認識を利用する。この直接の トンネル電流がデータ保存期間を決定することが確認されるている。 更に直接トンネリングのトンネリング確率が第１の酸化シリコン層の厚さの増 加につれて著しく減少し、少なくとも３ｎｍの厚さでは極めて低くなるという認 識を利用する。 本発明によるメモリセルでは第１の酸化シリコン層と第２の酸化シリコン層が それぞれ少なくとも３ｎｍの厚さであるので、このメモリセルでは直接トンネリ ングによる窒化シリコン層からゲート電極又はチャネル範囲へのキャリアの移送 は十分に回避される。即ち窒化シリコン層内に蓄えられた電荷は実質的に無制限 に保持される。従ってデータ保存期間は本発明によるメモリセルでは従来のＳＯ ＮＯＳセルにおけるよりも明らかに長い。 本発明によるメモリセルでは、有利には第１の酸化シリコン層と第２の酸化シ リコン層の厚さを０．５〜１ｎｍの範囲で異なるように選択する。その際第１の 酸化シリコン層と第２の酸化シリコン層の両層の薄い方の厚さは３ｎｍ〜５ｎｍ の範囲である。窒化シリコン層の厚さは少なくとも５ｎｍである。この実施形態 では誘電性三重層は電気的に対称である。第１の酸化シリコン層と第２の酸化シ リコン層の厚さの相異によりチャネル範囲とゲート電極との仕事関数の相異及び 主として読出し過程で生じる一般に正のゲート電圧が考慮される。 第１の酸化シリコン層と第２の酸化シリコン層の厚さがそれぞれ少なくとも３ ｎｍであるため、２つの酸化シリコン層を通るキャリアの直接トンネリングのト ンネリング確率は極めて小さくなる。キャリア移送は書込み及び読出しの際に第 １の酸化シリコン層もしくは第２の酸化シリコン層を通るファウラー・ノルドハ イム−トンネリングのみにより行われる。ファウラー・ノルドハイム−トンネリ ングによるキャリア移送の電流強度は印加される電界の強度に左右されるに過ぎ ない。キャリア移送は明確にはトンネル障壁の厚さ、即ち第１の酸化シリコン層 もしくは第２の酸化シリコン層の厚さに左右されない。 正の電圧をゲート電極に印加した場合チャネル範囲から第１の酸化シリコン層 を通って窒化シリコン層への電子のファウラー・ノルドハイム−トンネリングが 優位にある。ゲート電極に正の電圧を印加することにより情報はメモリセルに書 込まれる。ゲート電極ではｐ⁺ドープシリコンを用いるために電子の数が減らさ れているので、ゲート電極に負の電圧を印加した場合チャネル範囲から第１の酸 化シリコン層を通って窒化シリコン層への正孔のファウラー・ノルドハイム−ト ンネリングが優位にある。電位状態のためゲート電極から第２の酸化シリコン層 を通って窒化シリコン層への電子のファウラー・ノルドハイム−トンネリングは エネルギー的に有利であろうが、ゲート電極内の電子の数が削減されるのでゲー ト電極から窒化シリコン層への電子のファウラー・ノルドハイム−トンネル電流 は無視できる。従ってゲート電極に負の電圧を印加することにより窒化シリコン 層内に電子の形で蓄えられた情報はチャネル範囲から第１の酸化シリコン層を通 って窒化シリコン層への正孔のトンネリングにより消去される。情報の書込みも しくは消去には約±１０Ｖの電圧レベルが必要である。消去過程に必要とされる 時間は典型的には１００ｍ秒である。 このメモリセルでは第１の酸化シリコン層及び第２の酸化シリコン層を通る直 接トンネリングの確率は無視し得るものであるので、メモリセルのデータ保存期 間は１０００年以上となる。 このメモリセル内に情報を書込むには＋１０Ｖの電圧が印加される。情報の読 出しには３Ｖの電圧が印加される。 正の読出し電圧でメモリセルを作動すべき場合には、第１の酸化シリコン層の 厚さは第２の酸化シリコン層よりも僅かとする。負の読出し電圧でメモリセルを 作動すべき場合には、第２の酸化シリコン層の厚さは第１の酸化シリコン層より も僅かにする。 メモリセルは通例のようにマトリックス状に多数の同じメモリセルを有するメ モリセル装置に集積される。 メモリセルが浮遊ゲート電極を有していないので、そのラジエーションハード ネスはＦＬＯＴＯＸセルに比べて大きい。メモリセル内のＭＯＳトランジスタは プレーナ形Ｍ０Ｓトランジスタとしても縦形ＭＯＳトランジスタとても形成可能 でる。 本発明を実施例及び図面に基づき以下に詳述する。 図１はプレーナ形ＭＯＳトランジスタを有するメモリセルを示している。 図２は縦形ＭＯＳトランジスタを有するメモリセルを示している。 少なくとも１つのメモリセルの範囲に単結晶シリコンを含んでいる基板１内に 例えばｎドープされているソース領域２及びドレイン領域３が設けられている。 ソース領域２とドレイン領域３との間にチャネル範囲４が配置されている。チャ ネル範囲４の上方に第１のＳｉＯ₂層５１、Ｓｉ₃Ｎ₄層５２及び第２のＳｉＯ₂ 層５３から成る誘電性三重層が配設されている。第１のＳｉＯ₂層５１はチャネ ル範囲４の表面に配置され、３〜５ｎｍ、有利には４ｎｍの厚さを有する。第１ のＳｉＯ₂層５１の表面にはＳｉ₃Ｎ₄層５２が配置されている。Ｓｉ₃Ｎ₄層は少 なくとも５ｎｍ、有利には８ｎｍの厚さを有する。Ｓｉ₃Ｎ₄層５２の表面には第 ２のＳｉＯ₂層５３が配設され、その厚さは第１のＳｉＯ₂層５１の厚さよりも０ ．１〜１ｎｍだけ大きく、即ち３．５〜６ｎｍの範囲、有利には４．５ｎｍ〜５ ｎｍの範囲にある。 誘電性三重層５の表面上にはｐ⁺ドープポリシリコンから成るゲート電極６が 配設されている。このゲート電極６は例えば２００ｎｍの厚さと例えば５×１０²⁰ ｃｍ^-3のドーパント濃度を有する。 例えば単結晶シリコンから成る半導体層構造１１はソース領域１２、チャネル 範囲１４及びドレイン領域１３を垂直方向に連続して含んでいる（図２参照）。 このソース領域１２とドレイン領域１３は例えば１０²¹ｃｍ^-3のドーパント濃度 でｎドーブされている。チャネル範囲１４は例えば１０¹⁷ｃｍ^-3のドーパント濃 度でｐドープされている。ソース領域１２、ドレイン領域１３及びチャネル範囲 １４は共通の側面１１０を有し、この側面は有利には半導体層構造１１の表面に 垂直又は軽く傾斜して延びている。側面１１０は基板内のトレンチ又はステップ の側面であっても隆起した構造、例えばメサ構造の側面であってもよい。 側面１１０には第１のＳｉＯ₂層１５１、Ｓｉ₃Ｎ₄層１５２及び第２のＳｉＯ₂ 層１５３を含む誘電性三重構造１５が配設されている。第２のＳｉＯ₂層１５３ の表面はゲート電極１６で覆われている。ゲート電極１６は例えば５×１０²⁰ｃ ｍ^-3のドーパント濃度でｐ⁺ドープされたポリシリコンから成るスペーサの形に 形成されている。第２のＳｉＯ₂層は例えば３〜５ｎｍ、有利には４ｎｍの厚さ を有する。Ｓｉ₃Ｎ₄層１５２は少なくとも５ｎｍ、有利には８ｎｍの厚さを有す る。第１のＳｉＯ₂層１５１は０．５〜１ｎｍだけ第２のＳｉＯ₂層１５３よりも 厚く、即ち第１のＳｉＯ₂層は３．５〜６ｎｍの厚さを有する。有利にはこの層 は４．５ｎｍの厚さを有する。第１のＳｉＯ₂層１５１、Ｓｉ₃Ｎ₄層１５２並び に第２のＳｉＯ₂層１５３の厚さはそれぞれ側面１１０に対し垂直に測定したも のである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 グリューニング、ウルリケ アメリカ合衆国 12533 ニューヨーク ホープウェル ジャンクション ジップ33 エイ 1580 ルート 52 (72)発明者 ウェント、ヘルマン ドイツ連邦共和国 デー―85630 グラス ブルン アム ワイクセルガルテン 49 (72)発明者 ウィラー、ヨーゼフ ドイツ連邦共和国 デー―85521 リーマ ーリング フリードリッヒ―フレーベル― シュトラーセ ６ (72)発明者 レーマン、フォルカー ドイツ連邦共和国 デー―80689 ミュン ヘン ガイエルシュペルガーシュトラーセ 53 (72)発明者 フラノシュ、マルチン ドイツ連邦共和国 デー―81739 ミュン ヘン ヘルムート―コイトナー―シュトラ ーセ 27 (72)発明者 シェーファー、ヘルベルト ドイツ連邦共和国 デー―85635 ヘーエ ンキルヒェン―ジーゲルツブルン レルヒ ェンシュトラーセ 33 (72)発明者 クラウチュナイダー、ウォルフガング ドイツ連邦共和国 デー―82104 ホーエ ンタン アム オーバーフェルト 50 (72)発明者 ホフマン、フランツ ドイツ連邦共和国 デー―80995 ミュン ヘン ヘルベルクシュトラーセ 25ベー

Claims (1)

1. 【特許請求の範囲】 １． ゲート誘電体として第１の酸化シリコン層（５１）、窒化シリコン層（５ ２）及び第２の酸化シリコン層（５３）から成る誘電性三重層（５）を含んでい るＭＯＳトランジスタを有し、 その際ＭＯＳトランジスタはｐ⁺ドープシリコンを含むゲート電極（６）を有 している 不揮発性メモリセル。 ２． 第１の酸化シリコン層（５１）及び第２の酸化シリコン層（５３）がそれ ぞれ少なくとも３ｎｍの厚さを有する請求項１記載のメモリセル。 ３． 第１の酸化シリコン層（５１）と第２の酸化シリコン層（５３）の厚さの 差が０．５ｎｍ〜１ｎｍの範囲にあり、 第１の酸化シリコン層（５１）と第２の酸化シリコン層（５３）の厚さの少な い方が３ｎｍ〜５ｎｍの範囲にあり、 窒化シリコン層（５２）の厚さが少なくとも５ｎｍである 請求項１又は２記載のメモリセル。 ４．ゲート電極（６）内のｐ⁺ドープシリコンが少なくとも１×１０²⁰ｃｍ^-3の ドーパント濃度を有する請求項１乃至３のいずれか１つに記載のメモリセル。