JPH05167080A - 不揮発性半導体メモリセル - Google Patents
不揮発性半導体メモリセルInfo
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- JPH05167080A JPH05167080A JP33103991A JP33103991A JPH05167080A JP H05167080 A JPH05167080 A JP H05167080A JP 33103991 A JP33103991 A JP 33103991A JP 33103991 A JP33103991 A JP 33103991A JP H05167080 A JPH05167080 A JP H05167080A
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- Japan
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- conductivity type
- insulating film
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- drain region
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Abstract
(57)【要約】 （修正有）
【目的】メモリトランジスタと選択トランジスタを上下
に配置することにより、セル当たりの所要面積を削減し
て大容量化に適した構造の不揮発性半導体メモリセルを
提供する。 【構成】半導体基板にソース領域１１及びドレイン領域
１２を形成し、ドレイン領域の上部にトンネル絶縁膜を
介してフローティングゲート１４を配置し、且つ、その
上部に絶縁膜を介して第１コントロールゲート１６を配
置し、第１コントロールゲート１６の上部に絶縁膜を介
してシリコン１８を配置し、これに帯状部１９を形成
し、且つ、帯状部を所定の微小幅で横断する領域に一導
電型の不純物を導入して、該領域に接する２つの領域に
他導電型の不純物を導入し、これら一導電型の不純物を
導入した１つの領域と他導電型の不純物を導入した２つ
の領域の上部に絶縁膜を介して第２コントロールゲート
２１を配置し、２つの領域の一方とドレイン領域とを電
気的に接続する。
に配置することにより、セル当たりの所要面積を削減し
て大容量化に適した構造の不揮発性半導体メモリセルを
提供する。 【構成】半導体基板にソース領域１１及びドレイン領域
１２を形成し、ドレイン領域の上部にトンネル絶縁膜を
介してフローティングゲート１４を配置し、且つ、その
上部に絶縁膜を介して第１コントロールゲート１６を配
置し、第１コントロールゲート１６の上部に絶縁膜を介
してシリコン１８を配置し、これに帯状部１９を形成
し、且つ、帯状部を所定の微小幅で横断する領域に一導
電型の不純物を導入して、該領域に接する２つの領域に
他導電型の不純物を導入し、これら一導電型の不純物を
導入した１つの領域と他導電型の不純物を導入した２つ
の領域の上部に絶縁膜を介して第２コントロールゲート
２１を配置し、２つの領域の一方とドレイン領域とを電
気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
に電荷を注入したり、引き抜いたりすることによって電
気的に情報の書き換えが可能な不揮発性半導体メモリセ
ルに関し、特に、セル面積の縮小化を意図した不揮発性
半導体メモリセルに関する。
に電荷を注入したり、引き抜いたりすることによって電
気的に情報の書き換えが可能な不揮発性半導体メモリセ
ルに関し、特に、セル面積の縮小化を意図した不揮発性
半導体メモリセルに関する。
【０００２】
【従来の技術】図３は従来の不揮発性半導体メモリセル
の構造図である。Ｐ導電型の半導体基板１にＮ導電型の
不純物を導入した３つの領域２、３、４を形成するとと
もに、基板１の上部に３つのゲート５、６、７を配置す
る。領域２はメモリトランジスタのソースとして機能
し、領域３はメモリトランジスタのドレイン及び選択ト
ランジスタのソースとして機能する。また、ゲート５は
メモリトランジスタのフローティングゲートＦＧとして
機能し、ゲート６は同じくメモリトランジスタのコント
ロールゲートＣＧとして機能し、ゲート７は選択トラン
ジスタのコントロールゲートあるいはワードラインＷＬ
として機能する。なお、ＦＧと領域３に挟まれた薄い層
はトンネル酸化膜８であり、また、領域４に接続する金
属層はビットラインＢＬである。３つのゲート５〜７と
ＢＬの間は層間絶縁層９である。
の構造図である。Ｐ導電型の半導体基板１にＮ導電型の
不純物を導入した３つの領域２、３、４を形成するとと
もに、基板１の上部に３つのゲート５、６、７を配置す
る。領域２はメモリトランジスタのソースとして機能
し、領域３はメモリトランジスタのドレイン及び選択ト
ランジスタのソースとして機能する。また、ゲート５は
メモリトランジスタのフローティングゲートＦＧとして
機能し、ゲート６は同じくメモリトランジスタのコント
ロールゲートＣＧとして機能し、ゲート７は選択トラン
ジスタのコントロールゲートあるいはワードラインＷＬ
として機能する。なお、ＦＧと領域３に挟まれた薄い層
はトンネル酸化膜８であり、また、領域４に接続する金
属層はビットラインＢＬである。３つのゲート５〜７と
ＢＬの間は層間絶縁層９である。
【０００３】このような構成において、ＢＬ、ＷＬ、Ｃ
Ｇ及び領域２に与える電圧を、例えば次表のように組み
合わせると、メモリセルに対して、読み出しや消去及び
書き込みの各動作を選択的に行うことができる。 すなわち、ＣＧに２０Ｖ程度の正電圧を加えると、トン
ネル酸化膜８に必要な大きさの電界が生じてトンネル現
象が起き、領域３（メモリトランジスタのドレイン）か
らＦＧに電子（−）が注入される。注入後は、ＦＧが周
囲と絶縁されているために、リークもなく長期にわたっ
て電子を保持し続ける（消去動作）。次に、ＣＧを０Ｖ
にして領域３すなわちドレインに２０Ｖ程度の正電圧
（選択トランジスタを介して与えられるＢＬの電圧）を
印加すると、消去とは逆向きの電界が生じ、電荷（電
子）が領域３（メモリトランジスタのドレイン）へと引
き抜かれる（書き込み動作）。読み出し動作は、ＦＧの
電荷に応じてメモリトランジスタのしきい値Ｖｔｈが変
化し、チャネル電流が流れたり流れなかったりすること
を利用する。すなわち、選択トランジスタをオンにして
メモリトランジスタのチャネル電流の有無を読み出し論
理に対応させる。
Ｇ及び領域２に与える電圧を、例えば次表のように組み
合わせると、メモリセルに対して、読み出しや消去及び
書き込みの各動作を選択的に行うことができる。 すなわち、ＣＧに２０Ｖ程度の正電圧を加えると、トン
ネル酸化膜８に必要な大きさの電界が生じてトンネル現
象が起き、領域３（メモリトランジスタのドレイン）か
らＦＧに電子（−）が注入される。注入後は、ＦＧが周
囲と絶縁されているために、リークもなく長期にわたっ
て電子を保持し続ける（消去動作）。次に、ＣＧを０Ｖ
にして領域３すなわちドレインに２０Ｖ程度の正電圧
（選択トランジスタを介して与えられるＢＬの電圧）を
印加すると、消去とは逆向きの電界が生じ、電荷（電
子）が領域３（メモリトランジスタのドレイン）へと引
き抜かれる（書き込み動作）。読み出し動作は、ＦＧの
電荷に応じてメモリトランジスタのしきい値Ｖｔｈが変
化し、チャネル電流が流れたり流れなかったりすること
を利用する。すなわち、選択トランジスタをオンにして
メモリトランジスタのチャネル電流の有無を読み出し論
理に対応させる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の不揮発性半導体メモリセルにあっては、メモリト
ランジスタと選択トランジスタを平面的に配置する構造
であったため、セル当たりの所要面積が大きく、大容量
化に向かないといった問題点があった。そこで、本発明
は、メモリトランジスタと選択トランジスタを上下に配
置することにより、セル当たりの所要面積を削減して大
容量化に適した構造の不揮発性半導体メモリセルを提供
することを目的とする。
従来の不揮発性半導体メモリセルにあっては、メモリト
ランジスタと選択トランジスタを平面的に配置する構造
であったため、セル当たりの所要面積が大きく、大容量
化に向かないといった問題点があった。そこで、本発明
は、メモリトランジスタと選択トランジスタを上下に配
置することにより、セル当たりの所要面積を削減して大
容量化に適した構造の不揮発性半導体メモリセルを提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体基板にソース領域及びドレイン領
域を形成し、該ドレイン領域の上部にトンネル絶縁膜を
介してフローティングゲートを配置し、且つ、フローテ
ィングゲートの上部に絶縁膜を介して第１コントロール
ゲートを配置して構成するメモリトランジスタを備える
不揮発性半導体メモリセルにおいて、前記第１コントロ
ールゲートの上部に絶縁膜を介してシリコンを配置し、
該シリコンの全部または一部に帯状部を形成し、且つ、
該帯状部を所定の微小幅で横断する領域に一導電型の不
純物を導入するとともに、少なくとも該領域に接する２
つの領域に他導電型の不純物を導入し、これら一導電型
の不純物を導入した１つの領域と他導電型の不純物を導
入した２つの領域の上部に絶縁膜を介して第２コントロ
ールゲートを配置し、該２つの領域の一方と前記ドレイ
ン領域とを電気的に接続して構成する選択トランジスタ
を備えたことを特徴とする。
成するために、半導体基板にソース領域及びドレイン領
域を形成し、該ドレイン領域の上部にトンネル絶縁膜を
介してフローティングゲートを配置し、且つ、フローテ
ィングゲートの上部に絶縁膜を介して第１コントロール
ゲートを配置して構成するメモリトランジスタを備える
不揮発性半導体メモリセルにおいて、前記第１コントロ
ールゲートの上部に絶縁膜を介してシリコンを配置し、
該シリコンの全部または一部に帯状部を形成し、且つ、
該帯状部を所定の微小幅で横断する領域に一導電型の不
純物を導入するとともに、少なくとも該領域に接する２
つの領域に他導電型の不純物を導入し、これら一導電型
の不純物を導入した１つの領域と他導電型の不純物を導
入した２つの領域の上部に絶縁膜を介して第２コントロ
ールゲートを配置し、該２つの領域の一方と前記ドレイ
ン領域とを電気的に接続して構成する選択トランジスタ
を備えたことを特徴とする。
【０００６】
【作用】本発明では、メモリトランジスタの上部に選択
トランジスタが配置され、セル当たりの所要面積がほぼ
半減される。したがって、大容量化に適した不揮発性半
導体メモリセルを提供できる。
トランジスタが配置され、セル当たりの所要面積がほぼ
半減される。したがって、大容量化に適した不揮発性半
導体メモリセルを提供できる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１、図２は本発明に係る不揮発性半導体メモリ
セルの一実施例を示す図である。まず、構造を説明す
る。図１において、１０はＰ導電型の半導体基板であ
り、半導体基板１０にはＮ導電型の不純物を導入したソ
ース領域１１及びドレイン領域１２が形成されている。
また、半導体基板１０の上部には、トンネル酸化膜１３
を介してフローティングゲート１４が配置され、さらに
そのフローティングゲート１４の上部には、シリコン酸
化膜１５を介して第１コントロールゲート１６が配置さ
れている。これらのソース領域１１、ドレイン領域１
２、トンネル酸化膜１３、フローティングゲート１４及
び第１コントロールゲート１６は、一体としてフローテ
ィングゲート型ＥＥＰＲＯＭ（electrically erasable
programmable read only memory）のメモリトランジス
タ１７を構成している。
する。図１、図２は本発明に係る不揮発性半導体メモリ
セルの一実施例を示す図である。まず、構造を説明す
る。図１において、１０はＰ導電型の半導体基板であ
り、半導体基板１０にはＮ導電型の不純物を導入したソ
ース領域１１及びドレイン領域１２が形成されている。
また、半導体基板１０の上部には、トンネル酸化膜１３
を介してフローティングゲート１４が配置され、さらに
そのフローティングゲート１４の上部には、シリコン酸
化膜１５を介して第１コントロールゲート１６が配置さ
れている。これらのソース領域１１、ドレイン領域１
２、トンネル酸化膜１３、フローティングゲート１４及
び第１コントロールゲート１６は、一体としてフローテ
ィングゲート型ＥＥＰＲＯＭ（electrically erasable
programmable read only memory）のメモリトランジス
タ１７を構成している。
【０００８】一方、メモリトランジスタ１７の第１コン
トロールゲート１６の上部には、シリコン酸化膜１５を
介してポリシリコン１８が配置されており、このポリシ
リコン１８の全部または一部には、図面の表裏方向の幅
が制限された帯状部１９が形成されている。帯状部１９
は、一導電型（好ましくはＰ導電型）の不純物を導入し
た第１の部分（発明の要旨に記載の１つの領域に相当）
１８ａと、他導電型（好ましくはＮ導電型）の不純物を
導入した第２及び第３の部分（発明の要旨に記載の２つ
の領域に相当）１８ｂ、１８ｃと、導電性を有する第４
の部分１８ｄとからなり、第１の部分１８ａと第２の部
分１８ｂの間、及び第１の部分１８ａと第３の部分１８
ｃの間が電気的に接触し、また、第３の部分１８ｃと上
記メモリトランジスタ１７のドレイン領域１２との間
が、第４の部分１８ｄを介して電気的に接触している。
すなわち、ポリシリコン１８は、図面の左から右の方向
へ、第２の部分１８ｂ、第１の部分１８ａ、及び第３の
部分１８ｃと順次に続き、さらに第３の部分１８ｃから
第４の部分１８ｄへと延び、最後にメモリトランジスタ
１７のドレイン領域１２へ接続している。なお、第４の
部分１８ｄは、第３の部分１８ｃと同一でも構わない。
トロールゲート１６の上部には、シリコン酸化膜１５を
介してポリシリコン１８が配置されており、このポリシ
リコン１８の全部または一部には、図面の表裏方向の幅
が制限された帯状部１９が形成されている。帯状部１９
は、一導電型（好ましくはＰ導電型）の不純物を導入し
た第１の部分（発明の要旨に記載の１つの領域に相当）
１８ａと、他導電型（好ましくはＮ導電型）の不純物を
導入した第２及び第３の部分（発明の要旨に記載の２つ
の領域に相当）１８ｂ、１８ｃと、導電性を有する第４
の部分１８ｄとからなり、第１の部分１８ａと第２の部
分１８ｂの間、及び第１の部分１８ａと第３の部分１８
ｃの間が電気的に接触し、また、第３の部分１８ｃと上
記メモリトランジスタ１７のドレイン領域１２との間
が、第４の部分１８ｄを介して電気的に接触している。
すなわち、ポリシリコン１８は、図面の左から右の方向
へ、第２の部分１８ｂ、第１の部分１８ａ、及び第３の
部分１８ｃと順次に続き、さらに第３の部分１８ｃから
第４の部分１８ｄへと延び、最後にメモリトランジスタ
１７のドレイン領域１２へ接続している。なお、第４の
部分１８ｄは、第３の部分１８ｃと同一でも構わない。
【０００９】さらに、ポリシリコン１８の上部には、ゲ
ート酸化膜２０を介して第２コントロールゲート２１が
配置され、第２コントロールゲート２１の上部には、上
記ポリシリコン１８の第２の部分１８ｂと電気的に接触
する金属配線２２が、シリコン酸化膜２２を介して配置
されている。第１の部分１８ａ、第２の部分１８ｂ、第
３の部分１８ｃ、及び第２コントロールゲート２１は、
一体として前記メモリトランジスタ１７を選択するため
のトランジスタ（以下、選択トランジスタ）２４を構成
する。すなわち、第１の部分１８ａは選択トランジスタ
２４のチャネル領域として機能し、第２の部分１８ｂは
同じく選択トランジスタ２４のドレイン領域として機能
し、第３の部分１８ｃは同じく選択トランジスタ２４の
ソース領域として機能する。
ート酸化膜２０を介して第２コントロールゲート２１が
配置され、第２コントロールゲート２１の上部には、上
記ポリシリコン１８の第２の部分１８ｂと電気的に接触
する金属配線２２が、シリコン酸化膜２２を介して配置
されている。第１の部分１８ａ、第２の部分１８ｂ、第
３の部分１８ｃ、及び第２コントロールゲート２１は、
一体として前記メモリトランジスタ１７を選択するため
のトランジスタ（以下、選択トランジスタ）２４を構成
する。すなわち、第１の部分１８ａは選択トランジスタ
２４のチャネル領域として機能し、第２の部分１８ｂは
同じく選択トランジスタ２４のドレイン領域として機能
し、第３の部分１８ｃは同じく選択トランジスタ２４の
ソース領域として機能する。
【００１０】次に、図２を参照しながら本実施例の製造
工程を説明する。 「図２（ａ）の工程」基板１０に形成したシリコン酸化
膜の一部分を薄くしてトンネル酸化膜１３を形成し、選
択的なイオン打ち込みにより基板１０表面にソース領域
１１とドレイン領域１２を形成した後、１層目ポリシリ
コンを全面に成長させる。 「図２（ｂ）の工程」１層目ポリシリコンをパターニン
グしてフローティングゲート１４を形成し、第１層間絶
縁膜（シリコン酸化膜１５）を形成した後、２層目ポリ
シリコンを全面に成長させ、その２層目ポリシリコンを
パターニングして第１コントロールゲート１６を形成す
る。 「図２（ｃ）の工程」第２層間絶縁膜（シリコン酸化膜
１５）を形成後、ドレイン領域１２の一部を露出させる
ように第１コンタクト２５を穴開けし、３層目ポリシリ
コン（ポリシリコン１８）を成長させる。そして、この
３層目ポリシリコンが所定幅の帯状部を有するように、
また、周囲から分離されるように、所定の平面形状にパ
ターニングする。 「図２（ｄ）の工程」３層目ポリシリコンの帯状部の所
定部分に、例えばＰ導電型の不純物（好ましくはホウ素
Ｂ+）をイオン注入して第１の部分１８ａ（チャネル領
域）を形成した後、その第１の部分１８ａの上部に、ゲ
ート酸化膜を介して４層目ポリシリコンを成長させ、こ
の４層目ポリシリコンをパターニングして第２コントロ
ールゲート２１を形成する。そして、第２コントロール
ゲート２１を用いたセルフアラインにより、３層目ポリ
シリコンに、例えばＮ導電型の不純物（好ましくはヒ素
ＡS +）をイオン注入して、第２の部分１８ｂ及び第３の
部分１８ｃ（ドレイン領域及びソース領域）を形成す
る。なお、３層目ポリシリコンの残りの部分（第４の部
分１８ｄ）にも所定の不純物を適量導入し、導電性を持
たせるようにする。
工程を説明する。 「図２（ａ）の工程」基板１０に形成したシリコン酸化
膜の一部分を薄くしてトンネル酸化膜１３を形成し、選
択的なイオン打ち込みにより基板１０表面にソース領域
１１とドレイン領域１２を形成した後、１層目ポリシリ
コンを全面に成長させる。 「図２（ｂ）の工程」１層目ポリシリコンをパターニン
グしてフローティングゲート１４を形成し、第１層間絶
縁膜（シリコン酸化膜１５）を形成した後、２層目ポリ
シリコンを全面に成長させ、その２層目ポリシリコンを
パターニングして第１コントロールゲート１６を形成す
る。 「図２（ｃ）の工程」第２層間絶縁膜（シリコン酸化膜
１５）を形成後、ドレイン領域１２の一部を露出させる
ように第１コンタクト２５を穴開けし、３層目ポリシリ
コン（ポリシリコン１８）を成長させる。そして、この
３層目ポリシリコンが所定幅の帯状部を有するように、
また、周囲から分離されるように、所定の平面形状にパ
ターニングする。 「図２（ｄ）の工程」３層目ポリシリコンの帯状部の所
定部分に、例えばＰ導電型の不純物（好ましくはホウ素
Ｂ+）をイオン注入して第１の部分１８ａ（チャネル領
域）を形成した後、その第１の部分１８ａの上部に、ゲ
ート酸化膜を介して４層目ポリシリコンを成長させ、こ
の４層目ポリシリコンをパターニングして第２コントロ
ールゲート２１を形成する。そして、第２コントロール
ゲート２１を用いたセルフアラインにより、３層目ポリ
シリコンに、例えばＮ導電型の不純物（好ましくはヒ素
ＡS +）をイオン注入して、第２の部分１８ｂ及び第３の
部分１８ｃ（ドレイン領域及びソース領域）を形成す
る。なお、３層目ポリシリコンの残りの部分（第４の部
分１８ｄ）にも所定の不純物を適量導入し、導電性を持
たせるようにする。
【００１１】最後に、図示は略すが、ＰＳＧ成長の後、
第２の部分１８ｂ（ソース領域）の一部が露出するよう
に第２コンタクトを穴開けし、金属（例えばアルミニウ
ム：Ａｌ）を所定の配線形状にパターニングして金属配
線２２（図１参照）を形成し、完成する。以上の構造に
おいて、金属配線２２をビットラインＢＬ、第２コント
ロールゲート２１をワードラインＷＬとするとともに、
第２コントロールゲート１６をＣＧ、フローティングゲ
ート１４をＦＧとすると、これらのＢＬ、ＷＬ、ＣＧ、
ＦＧ及びソース領域１１に与える電圧を前表の関係に設
定することにより、読み出し、消去及び書き込みの各動
作を行わせることができる。
第２の部分１８ｂ（ソース領域）の一部が露出するよう
に第２コンタクトを穴開けし、金属（例えばアルミニウ
ム：Ａｌ）を所定の配線形状にパターニングして金属配
線２２（図１参照）を形成し、完成する。以上の構造に
おいて、金属配線２２をビットラインＢＬ、第２コント
ロールゲート２１をワードラインＷＬとするとともに、
第２コントロールゲート１６をＣＧ、フローティングゲ
ート１４をＦＧとすると、これらのＢＬ、ＷＬ、ＣＧ、
ＦＧ及びソース領域１１に与える電圧を前表の関係に設
定することにより、読み出し、消去及び書き込みの各動
作を行わせることができる。
【００１２】すなわち、ＷＬ（第２コントロールゲート
２１）に５Ｖ、ＢＬ（第２の部分１８ｂ）におよそ１Ｖ
を与えると、メモリトランジスタ１７のＦＧの電荷に応
じて第１の部分１８ａに流れる電流（チャネル電流）を
オン／オフさせることができ、従来と同様にメモリトラ
ンジスタ１７の保持情報を読み出すことができる。ま
た、ＷＬ（第２コントロールゲート２１）におよそ２０
Ｖ、ＢＬ（第２の部分１８ｂ）に０Ｖを与えると、メモ
リトランジスタ１７のＦＧに電子を注入でき、消去動作
を行わせることができる。
２１）に５Ｖ、ＢＬ（第２の部分１８ｂ）におよそ１Ｖ
を与えると、メモリトランジスタ１７のＦＧの電荷に応
じて第１の部分１８ａに流れる電流（チャネル電流）を
オン／オフさせることができ、従来と同様にメモリトラ
ンジスタ１７の保持情報を読み出すことができる。ま
た、ＷＬ（第２コントロールゲート２１）におよそ２０
Ｖ、ＢＬ（第２の部分１８ｂ）に０Ｖを与えると、メモ
リトランジスタ１７のＦＧに電子を注入でき、消去動作
を行わせることができる。
【００１３】さらに、ＷＬ（第２コントロールゲート２
１）とＢＬ（第２の部分１８ｂ）におよそ２０Ｖを与え
ると、メモリトランジスタ１７のＦＧから電子を引き抜
くことができ、書き込み動作を行わせることができる。
以上のように、本実施例では、読み出し、消去及び書き
込みの各動作を支障なく行わせることができる。さら
に、メモリトランジスタ１７の上部に選択トランジスタ
２４を形成したので、言い換えればこれら２つのトラン
ジスタを上下に配置したので、前述の従来例のように平
面に配置するものに比べ、セル当たりの所要面積をほぼ
半減することができ、特に大容量化に適した構造の不揮
発性半導体メモリセルを提供できる。
１）とＢＬ（第２の部分１８ｂ）におよそ２０Ｖを与え
ると、メモリトランジスタ１７のＦＧから電子を引き抜
くことができ、書き込み動作を行わせることができる。
以上のように、本実施例では、読み出し、消去及び書き
込みの各動作を支障なく行わせることができる。さら
に、メモリトランジスタ１７の上部に選択トランジスタ
２４を形成したので、言い換えればこれら２つのトラン
ジスタを上下に配置したので、前述の従来例のように平
面に配置するものに比べ、セル当たりの所要面積をほぼ
半減することができ、特に大容量化に適した構造の不揮
発性半導体メモリセルを提供できる。
【００１４】
【発明の効果】本発明によれば、メモリトランジスタと
選択トランジスタを上下に配置したので、セル当たりの
所要面積を削減でき、大容量化に適した構造の不揮発性
半導体メモリセルを提供できる。
選択トランジスタを上下に配置したので、セル当たりの
所要面積を削減でき、大容量化に適した構造の不揮発性
半導体メモリセルを提供できる。
【図１】一実施例の構造図である。
【図２】一実施例の製造工程図である。
【図３】従来例の構造図である。
１０：半導体基板 １１：メモリトランジスタのソース領域 １２：メモリトランジスタのドレイン領域 １３：トンネル酸化膜（トンネル絶縁膜） １４：フローティングゲート １５：シリコン酸化膜（絶縁膜） １６：第１コントロールゲート １７：メモリトランジスタ １８：ポリシリコン（シリコン） １９：帯状部 １８ａ：第１の部分（１つの領域） １８ｂ、１８ｃ：第２の部分、第３の部分（２つの領
域） ２１：第２コントロールゲート ２４：選択トランジスタ
域） ２１：第２コントロールゲート ２４：選択トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (1)
- 【請求項１】半導体基板にソース領域及びドレイン領域
を形成し、 該ドレイン領域の上部にトンネル絶縁膜を介してフロー
ティングゲートを配置し、 且つ、フローティングゲートの上部に絶縁膜を介して第
１コントロールゲートを配置して構成するメモリトラン
ジスタを備える不揮発性半導体メモリセルにおいて、 前記第１コントロールゲートの上部に絶縁膜を介してシ
リコンを配置し、 該シリコンの全部または一部に帯状部を形成し、 且つ、該帯状部を所定の微小幅で横断する領域に一導電
型の不純物を導入するとともに、 少なくとも該領域に接する２つの領域に他導電型の不純
物を導入し、 これら一導電型の不純物を導入した１つの領域と他導電
型の不純物を導入した２つの領域の上部に絶縁膜を介し
て第２コントロールゲートを配置し、 該２つの領域の一方と前記ドレイン領域とを電気的に接
続して構成する選択トランジスタを備えたことを特徴と
する不揮発性半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33103991A JPH05167080A (ja) | 1991-12-16 | 1991-12-16 | 不揮発性半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33103991A JPH05167080A (ja) | 1991-12-16 | 1991-12-16 | 不揮発性半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167080A true JPH05167080A (ja) | 1993-07-02 |
Family
ID=18239153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33103991A Withdrawn JPH05167080A (ja) | 1991-12-16 | 1991-12-16 | 不揮発性半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411239B2 (en) | 2005-08-26 | 2008-08-12 | Samsung Electronics Co., Ltd | Nand flash memory devices and methods of fabricating the same |
| US7910433B2 (en) | 2006-10-23 | 2011-03-22 | Samsung Electronics Co., Ltd. | Methods of fabricating multi-layer nonvolatile memory devices |
-
1991
- 1991-12-16 JP JP33103991A patent/JPH05167080A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411239B2 (en) | 2005-08-26 | 2008-08-12 | Samsung Electronics Co., Ltd | Nand flash memory devices and methods of fabricating the same |
| US7608507B2 (en) | 2005-08-26 | 2009-10-27 | Samsung Electronics Co., Ltd. | NAND flash memory devices and methods of fabricating the same |
| US7910433B2 (en) | 2006-10-23 | 2011-03-22 | Samsung Electronics Co., Ltd. | Methods of fabricating multi-layer nonvolatile memory devices |
| US8258563B2 (en) | 2006-10-23 | 2012-09-04 | Samsung Electronics Co., Ltd. | Multi-layer memory devices |
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