CN117393555A - 静电放电电路 - Google Patents

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CN117393555A CN202310514444.6A CN202310514444A CN117393555A CN 117393555 A CN117393555 A CN 117393555A CN 202310514444 A CN202310514444 A CN 202310514444A CN 117393555 A CN117393555 A CN 117393555A
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Abstract

一种静电放电电路包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第一静电放电电流路径、第二静电放电电流路径、偏压电路与控制电路。控制电路连接在垫与第一节点之间。第一P型晶体管连接至该垫、该控制电路与第二节点。第一静电放电电流路径连接在第二节点与第一节点之间。第二静电放电电流路径连接在第二节点与第一节点之间。第二P型晶体管连接至该垫、该控制电路与第三节点。偏压电路连接在第三节点与第一节点之间。第三P型晶体管连接至该垫、第三节点与第四节点。内部电路连接在第四节点与第一节点之间。

Description

静电放电电路
技术领域
本发明涉及一种电路，且特别涉及一种静电放电(electro static discharge，简称ESD)电路。
背景技术
众所周知，在互补式金属氧化物半导体的集成电路(CMOS IC)工艺中，为增加其速度与整合度，半导体元件尺寸会越做越小、栅极氧化层(Gate oxide layer)会越来越薄。因此，栅极氧化层的崩溃电压(breakdown voltage)降低，且半导体元件的PN接面(PNjunction)的崩溃电压也降低。
为了避免集成电路(IC)在生产过程中被静电放电冲击(ESD zapping)所损伤，在集成电路(IC)内皆会制作静电放电电路。静电放电电路提供了静电放电电流路径(ESDcurrent path)，以免静电放电流(ESD current)流入IC内部电路而造成损伤。
发明内容
本发明为一种静电放电电路，连接至一垫与一内部电路，且该静电放电电路包括：一控制电路，连接在该垫与一第一节点之间；一第一P型晶体管，该第一P型晶体管的一第一源/漏端连接至该垫，该第一P型晶体管的一栅极端连接至该控制电路，该第一P型晶体管的一第二源/漏端连接至一第二节点；一第一静电放电电流路径，连接在该第二节点与该第一节点之间；一第二静电放电电流路径，连接在该第二节点与该第一节点之间；一第二P型晶体管，该第二P型晶体管的一第一源/漏端连接至该垫，该第二P型晶体管的一栅极端连接至该控制电路，该第二P型晶体管的一第二源/漏端连接至一第三节点；一偏压电路，连接在该第三节点与该第一节点之间；一第三P型晶体管，该第三P型晶体管的一第一源/漏端连接至该垫，该第三P型晶体管的一栅极端连接至该第三节点，该第三P型晶体管的一第二源/漏端连接至一第四节点。该内部电路连接在该第四节点与该第一节点之间。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1为本发明静电放电电路的第一实施例；
图2A为第一实施例静电放电电路的电压-电流曲线示意图；
图2B为本发明第一实施例静电放电电路进行人体模式测试的示意图；
图3为本发明静电放电电路的第二实施例；
图4A为第二实施例静电放电电路在内部电路接收到供应电源后尚未发生静电放电冲击的示意图；
图4B为第二实施例静电放电电路接收到负静电放电冲击的示意图；
图4C为第二实施例静电放电电路接收到正静电放电冲击的示意图；以及
图5为本发明第二实施例静电放电电路进行人体模式测试的示意图。
【符号说明】
100，200:静电放电电路
102，220:第一静电放电电流路径
104，230:第二静电放电电流路径
140，240:内部电路
150，250:垫
210:控制电路
255:偏压电路
具体实施方式
请参照图1，其所绘示为本发明静电放电电路的第一实施例。静电放电电路100与内部电路140连接在接收第一供应电压Vpp的垫(pad)150与接收第二供应电压GND的节点g之间。第一供应电压Vpp由垫150输入静电放电电路100与内部电路140。第二供应电压GND由节点g输入静电放电电路100与内部电路140。其中，第一供应电压Vpp可用来编程(program)记忆胞(memory cell)，而内部电路140则可包含记忆胞。
静电放电电路100中包括一第一静电放电电流路径(first ESD current path)102与一第二静电放电电流路径(second ESD current path)104。其中，第一静电放电电流路径102包括n个二极管Df1～Dfn串接在第一供应电压Vpp与第二供应电压GND之间。第二静电放电电流路径104包括m个二极管Dr1～Drm串接在第一供应电压Vpp与第二供应电压GND之间。第二供应电压GND可为0V。
基本上，第一静电放电电流路径102的开启临限电压(turn-on thresholdvoltage)为n×Von，其中Von为单一个二极管的切入电压(cut in voltage)，例如0.6V。因此，当第一供应电压Vpp与第二供应电压GND之间的电压差(Vpp-0V)大于n×Von时，第一静电放电电流路径102开启。
由以上的说明可知，第一静电放电电流路径102的开启临限电压(n×Von)必需设定成大于第一供应电压Vpp(例如5V)。如果将第一静电放电电流路径102的开启临限电压(n×Von)设定成小于第一供应电压Vpp(例如5V)，则会造成第一静电放电电流路径102的误触发(mis-trigger)。同样地，第一静电放电电流路径102的开启临限电压(n×Von)必需设定成小于第二静电放电电流路径104的总崩溃电压(m×Vbj)，其中Vbj为单一二极管的崩溃电压(breakdown voltage)。如果将第一静电放电电流路径102的开启临限电压(n×Von)设定成大于第二静电放电电流路径104的总崩溃电压(m×Vbj)，则会造成第二静电放电电流路径104的误触发(mis-trigger)。举例来说，当垫150接收正的静电电压时，第一静电放电电流路径102会立即开启，以避免造成第二静电放电电流路径104上的二极管崩溃。
同理，第二静电放电电流路径104开启临限电压为m×Von。换句话说，当第二供应电压GND与第一供应电压Vpp之间的电压差(0V-Vpp)大于m×Von时，第二静电放电电流路径104开启。
举例来说，假设二极管的切入电压Von为0.6V，崩溃电压Vbj为4V，且内部电路140的电压操作范围为0V至6V之间。因此，静电放电电路100中，第一静电放电电流路径102至少要串接11颗(11×0.6V＝6.6V)二极管，第二静电放电电流路径104至少要串接2颗(2×4V＝8V)二极管。如此，才不会误触发第一静电放电电流路径102或者第二静电放电电流路径104。
由于工艺变异(process variation)，二极管的切入电压Von可能会变化。为了防止切入电压Von的变化造成影响，可以在第一静电放电电流路径102再增加一颗二极管。如此可以确认第一静电放电电流路径102不会在正常运作时被误触发。
当垫150接收到正的静电放电冲击(positive ESD zapping)时，第一静电放电电流路径102开启，且静电放电电流由垫150经由第一静电放电电流路径102流至节点g。反之，当垫150接收到负的静电放电冲击(negative ESD zapping)时，第二静电放电电流路径104开启，且静电放电电流由节点g经由第二静电放电电流路径104流至垫150。
请参照图2A，其所绘示为第一实施例静电放电电路的电压-电流曲线示意图。其中，第一静电放电电流路径102中的二极管共11颗(n＝11)，第二静电放电电流路径104中的二极管共2颗(m＝2)。另外，在0V～6V之间为第一供应电压Vpp的操作区间(Vpp operationregion)。也就是说，内部电路140接收的第一供应电压Vpp如果在0V～6V之间，则静电放电电路100不会被触发，内部电路140可以正常运作。
当第一供应电压Vpp超过6V或者低于0V时，则代表可能遭受静电放电冲击(ESDzapping)。此时，静电放电电路100会根据第一供应电压Vpp的变化来动作。
请参照图2B，其所绘示为本发明第一实施例静电放电电路进行人体模式(HumanBody Mode，简称HBM)测试的示意图。以人体模式(HBM)测试为例，当2KV的静电电压施加在垫150时，第一供应电压Vpp会升高至12.5V，且静电放电电流会上升至1.33A。此时，第一静电放电电流路径102开启，静电放电电流沿着第一静电放电电流路径102传导至节点g。
如图2B所示，垫150在时间点t1接收到2KV的静电电压，使得第一供应电压Vpp瞬间上升至12.5V，而第一静电放电电流路径102开启。再者，根据图2A可知，在时间点t1时的静电放电电流约为1.33A。
由于第一静电放电电流路径102已开启，将使得第一供应电压Vpp在时间点t2下降至6.5V以下。换句话说，静电放电电路100可在4μs内将第一供应电压Vpp下降至6.5V以下。如此，可以保护内部电路中的半导体元件不会受损。
由于静电放电电流可能流经第一静电放电电流路径102或者第二静电放电电流路径104。因此，在静电放电电路100内，必需设计大尺寸的二极管Df1～Dfn、Dr1～Drm。如此，才可以防止静电放电电流烧毁二极管Df1～Dfn、Dr1～Drm。然而，大尺寸的二极管Df1～Dfn、Dr1～Drm会有较小的寄生电阻(parasitic resistance)，使得待机漏电流(standbyleakage current)增加。虽然增加第一静电放电电流路径102与第二静电放电电流路径104中串接二极管n与m的数目可以降低待机漏电流。然而，增加n与m的数目同时也会影响到第一静电放电电流路径102与第二静电放电电流路径104的开启临限电压，此时也需要一并考虑开启临限电压(n×Von)与总崩溃电压(m×Vbj)是否在适用的范围。
如图2B所示，在静电放电冲击过后，第一供应电压Vpp已经下降至6.5V以下。由于第一供应电压Vpp会维持在6.5V附近一段时间。而在这段时间内，内部电路140内的半导体元件仍受到6.5V的电压应力(voltage stress)影响，将使得半导体元件的特性变差，使用寿命缩短。
请参照图3，其所绘示为本发明静电放电电路的第二实施例。垫(pad)250接收第一供应电压Vpp，节点g接收第二供应电压GND。
静电放电电路200包括一控制电路210、一第一静电放电电流路径220、第二静电放电电流路径230、一第一P型晶体管M1、一第二P型晶体管M2、一第三P型晶体管M3与一偏压电路(biasing circuit)255。
控制电路210包括一第一电阻R1与第一电容器C1。第一电阻R1的第一端连接至垫250以接收第一供应电压Vpp，第一电阻R1的第二端连接至节点a。第一电容器C1的第一端连接至节点a，第一电容器C1的第二端连接至节点g以接收第二供应电压GND。举例来说，由第一电阻R1与第一电容器C1所组成的时间常数τ(R1×C1)可设计在1μs～2.5μs之间。
第一P型晶体管M1的第一源/漏端(source/drain terminal)连接至垫250以接收第一供应电压Vpp，第一P型晶体管M1的栅极端连接至控制电路210中的节点a，第一P型晶体管M1的第二源/漏端连接至节点b。再者，第一P型晶体管M1内有一寄生二极管(parasiticdiode)Dp，其阳极(anode terminal)连接在第一P型晶体管Mp的第二源/漏端，阴极(cathode terminal)连接在第一P型晶体管M1的第一源/漏端。
第一静电放电电流路径220包括x个二极管Df1～Dfx。串接的x个二极管Df1～Dfx连接在节点b与节点g之间。在第一静电放电电流路径220的x个二极管Df1～Dfx中，第一个二极管Df1的阳极连接至节点b。在第一静电放电电流路径220的x个二极管Df1～Dfx中，最后一个二极管Dfx的阴极连接至节点g。在第一静电放电电流路径220的x个二极管Df1～Dfx中，其他二极管的阳极连接至前一个二极管的阴极。在第一静电放电电流路径220的x个二极管Df1～Dfx中，其他二极管的阴极连接至后一个二极管的阳极。
第二静电放电电流路径230包括y个二极管Dr1～Dry。串接的y个二极管Dr1～Dry连接在节点b与节点g之间。在第二静电放电电流路径230的y个二极管Dr1～Dry中，第一个二极管Dr1的阳极连接至节点g。在第二静电放电电流路径230的y个二极管Dr1～Dry中，最后一个二极管Dry的阴极连接至节点b。在第二静电放电电流路径230的y个二极管Dr1～Dry中，其他二极管的阳极连接至前一个二极管的阴极。在第二静电放电电流路径230的y个二极管Dr1～Dry中，其他二极管的阴极连接至后一个二极管的阳极。
第二P型晶体管M2的第一源/漏端连接至垫250以接收第一供应电压Vpp，第二P型晶体管M2的栅极端连接至控制电路210中的节点a，第二P型晶体管M2的第二源/漏端连接至节点c。再者，偏压电路255连接在节点c与节点g之间。
偏压电路255包括z个二极管Dff1～Dffz与一第二电阻R2。第二电阻R2的第一端连接节点c，第二电阻R2的第二端连接至节点e。串接的z个二极管Dff1～Dffz连接在节点e与节点g之间。在z个二极管Dff1～Dffz中，第一个二极管Dff1的阳极连接至节点e。在z个二极管Dff1～Dffz中，最后一个二极管Dffz的阴极连接至节点g。在z个二极管Dff1～Dffz中，其他二极管的阳极连接至前一个二极管的阴极。在z个二极管Dff1～Dffz中，其他二极管的阴极连接至后一个二极管的阳极。根据本发明的实施例，x、y、z皆为正整数，且x大于y。而在其他的实施例中，第一电阻R1的电阻值(resistance)大于第二电阻R2的电阻值。
第三P型晶体管M3的第一源/漏端连接至垫250以接收第一供应电压Vpp，第三P型晶体管M3的栅极端连接至节点c，第三P型晶体管M3的第二源/漏端连接至节点d。再者，内部电路240连接在节点d与节点g之间。
根据本发明的第二实施例，第一P型晶体管M1的第一漏源端、第一P型晶体管M1的沟道区域(channel region)、第一P型晶体管M1的第二漏源端以及第一静电放电电流路径220组合成为正的静电放电电流路径(positive ESD current path)。而控制电路210用来控制正静电放电电流路径的开启与关闭。
再者，第二静电放电电流路径230、第一P型晶体管M1的第二漏源端、第一P型晶体管M1的寄生二极管Dp以及第一P型晶体管M1的第一漏源端组合成为负的静电放电电流路径(negative ESD current path)。
在以下的说明中，将x、y、z分别设定为4、1、4。也就是说，第一静电放电电流路径220包括4个二极管Df1～Df4，第二静电放电电流路径230包括1个二极管Dr1，偏压电路255包括4个二极管Dff1～Dff4。当然，本发明并不限定于x、y、z的数值。在此技术领域的人员可以根据实际需求来决定x、y、z的数值。
当电源刚开始供应至内部电路240时，第一供应电压Vpp开始上升，而控制电路210中的第一电容器C1开始充电。由于控制电路210的时间常数τ设计在1μs～2.5μs之间，所以节点a在短暂的时间期间(short time period)内会维持在低电压电平，而此短暂的时间期间约小于2.5μs。在此短暂的时间期间内，第一P型晶体管M1与第二P型晶体管M2开启(turnon)，第三P型晶体管M3则关闭(turn off)。也就是说，在电源刚开始供应后的短暂时间期间内，第一P型晶体管M1与第一静电放电电流路径220能够将电流由垫250传导至节点g。
在短暂时间期间之后，控制电路210中的第一电容器C1充电至高电压电平。因此，第一P型晶体管M1与第二P型晶体管M2关闭(turn off)，第三P型晶体管M3则开启(turnon)，静电放电电路200处于正常工作状态(normal working state)。
请参照图4A，其所绘示为第二实施例静电放电电路在内部电路接收到供应电源后尚未发生静电放电冲击的示意图。在正常工作状态时，垫250接收第一供应电压Vpp，节点g接收接收第二供应电压GND。举例来说，第一供应电压Vpp为5V，第二供应电压GND为0V。
在正常工作状态时，第一电容器C1会充电并上拉(pull up)节点a的电压至第一供应电压Vpp(5V)。因此，第一P型晶体管M1与第二P型晶体管M2关闭(turn off)。另外，偏压电路255中的4个二极管Dff1～Dff4则可提供约2.4V(4×Von＝4×0.6)的偏压电压(biasvoltage)至节点c。由于偏压电压小于第一供应电压Vpp(5V)，所以第三P型晶体管M3则开启(turn on)。在此情况下，垫250所接收到的第一供应电压Vpp(5V)经由第三P型晶体管M3传递至节点d，进而使得内部电路240正常运作。
在正常工作状态时，为了让第三P型晶体管M3可以运作在安全工作范围(safeoperating area，SOA)内，可以根据第一供应电压Vpp(5V)以及第三P型晶体管M3的耐压程度，来进一步选择偏压电路255中二极管的数目(正整数z)并设定节点c的电压。
请参照图4B，其所绘示为第二实施例静电放电电路接收到负静电放电冲击的示意图。当内部电路240未接收供应电源且垫250接收到负的静电放电冲击时，第一供应电压Vpp快速下降，使得负的静电放电电流路径开启。因此，静电放电电流IESD由节点g经由第二静电放电电流路径230、第一P型晶体管M1的第二漏源端、第一P型晶体管M1的寄生二极管Dp以及第一P型晶体管M1的第一漏源端传导至垫250。
请参照图4C，其所绘示为第二实施例静电放电电路接收到正静电放电冲击的示意图。当内部电路240未接收供应电源且垫250接收到正的静电放电冲击时，第一供应电压Vpp快速上升，第一电容器C1暂时视为短路(short circuit)并将节点a的电压下拉(pulldown)至0V。也就是说，在节点a，由控制电路210所产生的控制电压(control voltage)为0V，使得第一P型晶体管M1与第二P型晶体管M2开启(turn on)。在第一P型晶体管M1与第二P型晶体管M2的开启期间(turn on period)，正的静电放电电流路径开启用以传导静电放电电流IESD。如图4C所示，静电放电电流IESD由垫250经由第一P型晶体管M1的第一漏源端、第一P型晶体管M1的沟道区域(channel region)、第一P型晶体管M1的第二漏源端以及第一静电放电电流路径220传导至节点g。再者，由于第二P型晶体管M2开启，第一供应电压Vpp会被传导至节点c使得第三P型晶体管M3关闭，用以隔离垫250与节点d，以避免内部电路240被静电放电电流IESD所伤害。
根据本发明的第二实施例，第一P型晶体管M1与第二P型晶体管M2开启期间是由控制电路210的时间常数τ来决定。在开启期间，控制电路210内的第一电容器C1由0V开始充电。也就是说，在开启期间，第一电容器C1根据垫250所接收的第一供应电压Vpp来充电，并上拉(pull up)节点a的电压。
在开启期间结束时，节点a的电压被控制电路210内的第一电容器C1充电至较高电压电平。因此，第一P型晶体管M1与第二P型晶体管M2关闭(turn off)，第三P型晶体管M3则开启(turn on)。也就是说，控制电路210的时间常数τ需要适当地设计，以确定在第一P型晶体管M1与第二P型晶体管M2关闭之前就可以让静电放电电流IESD完全泄除。
请参照图5，其所绘示为本发明第二实施例静电放电电路进行人体模式(HBM)测试的示意图。以人体模式(HBM)测试为例，当2KV的静电电压施加在垫250时，第一供应电压Vpp会升高至5V。因此，正的静电放电电流路径开启，静电放电电流经由正的静电放电电流路径传导至节点g。相较于第一实施例的静电放电电路100的曲线(虚线)让第一供应电压Vpp上升至12.5V，第二实施例的静电放电电路200仅会让第一供应电压Vpp上升至5V，两者之间的差异ΔV1约为7.5V。
如图5所示，在时间点t1，垫250接收到2KV的静电电压。第一供应电压Vpp在短时间内上升至5V，使得正的静电放电电流路径开启。
由于第一静电放电电流路径已开启，静电放电电路200可让第一供应电压Vpp在1μs时间之内下降至2.5V以下。相较于第一实施例的静电放电电路100的曲线(虚线)下降至6.5V，第二实施例的静电放电电路在静电放电冲击之后会维持在2.2V附近，两者之间的差异ΔV2约为4.3V。明显地，第一供应电压Vpp维持在2.2V附近完全不会影响到内部电路240中的半导体元件。换句话说，第二实施例的静电放电电路有更好的放电效率(dischargeperformance)。
在本发明第二实施例静电放电电路200中，偏压电路255中的二极管Dff1～Dffz是用来提供偏压电压至节点c。也就是说，静电放电电流IESD并不会流过这些二极管Dff1～Dffz是。因此，可以设计小尺寸的二极管Dff1～Dffz运用于偏压电路255。
再者，在静电放电电路200中，第一P型晶体管M1与第一静电放电电流路径220连接在垫250以及节点g之间。经由第一P型晶体管M1与控制电路210的合作即可用来检测垫250所遭受的静电放电冲击。如此，即可确保静电放电电路200可有效地保护内部电路240。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (15)

1.一种静电放电电路，连接至垫与内部电路，且该静电放电电路包括：
控制电路，连接在该垫与第一节点之间；
第一P型晶体管，该第一P型晶体管的第一源/漏端连接至该垫，该第一P型晶体管的栅极端连接至该控制电路，该第一P型晶体管的第二源/漏端连接至第二节点；
第一静电放电电流路径，连接在该第二节点与该第一节点之间；
第二静电放电电流路径，连接在该第二节点与该第一节点之间；
第二P型晶体管，该第二P型晶体管的第一源/漏端连接至该垫，该第二P型晶体管的栅极端连接至该控制电路，该第二P型晶体管的第二源/漏端连接至第三节点；
偏压电路，连接在该第三节点与该第一节点之间；
第三P型晶体管，该第三P型晶体管的第一源/漏端连接至该垫，该第三P型晶体管的栅极端连接至该第三节点，该第三P型晶体管的第二源/漏端连接至第四节点；
其中，该内部电路连接在该第四节点与该第一节点之间。
2.如权利要求1所述的静电放电电路，其中该控制电路包括：
第一电阻，该第一电阻的第一端连接至该垫，该第一电阻的第二端连接至第五节点；以及
第一电容器，该第一电容器的第一端连接至该第五节点，该第一电容器的第二端连接至该第一节点；
其中，该第一P型晶体管的该栅极端连接至该第五节点，且该第二P型晶体管的该栅极端连接至该第五节点。
3.如权利要求2所述的静电放电电路，其中在该静电放电电路的正常工作状态，该第一电容器会充电并上拉该第五节点的电压，使得该第一P型晶体管与该第二P型晶体管关闭。
4.如权利要求2所述的静电放电电路，其中当该垫接收到正的静电放电冲击时，该第一电容器视为短路并下拉该第五节点的电压，使得该第一P型晶体管与该第二P型晶体管开启。
5.如权利要求4所述的静电放电电路，其中在该第一P型晶体管与该第二P型晶体管的开启期间，该第一电容器根据该垫所接收的电压来充电，并上拉该第五节点的该电压，使得静电放电电流由该垫经由该第一P型晶体管的该第一漏源端、该第一P型晶体管的沟道区域、该第一P型晶体管的该第二漏源端以及该第一静电放电电流路径传导至该第一节点。
6.如权利要求5所述的静电放电电路，其中在该开启期间结束时，该第五节点的该电压被该第一电容器充电至高电压电平，使得该第一P型晶体管与该第二P型晶体管关闭。
7.如权利要求2所述的静电放电电路，其中该偏压电路包括：
第二电阻，该第二电阻的第一端连接至该第三节点，该第二电阻的第二端连接至第六节点；以及
z个二极管，其中在该偏压电路的该z个二极管中，第一个二极管的阳极连接至该第六节点；在该偏压电路的该z个二极管中，最后一个二极管的阴极连接至该第一节点；在该偏压电路的该z个二极管中，其他二极管的阳极连接至前一个二极管的阴极；在该偏压电路的该z个二极管中，其他二极管的阴极连接至下一个二极管的阳极；且z为正整数。
8.如权利要求7所述的静电放电电路，其中在该静电放电电路的正常工作状态，该垫接收第一供应电压，该第一节点接收第二供应电压，该偏压电路提供偏压电压至该第三节点用以该开启该第三P型晶体管，且该偏压电压小于该第一供应电压。
9.如权利要求7所述的静电放电电路，其中该第一电阻的第一电阻值大于该第二电阻的第二电阻值。
10.如权利要求1所述的静电放电电路，其中该第一静电放电电流路径包括x个二极管；在该第一静电放电电流路的该x个二极管中，第一个二极管的阳极连接至该第二节点；在该第一静电放电电流路的该x个二极管中，最后一个二极管的阴极连接至该第一节点；在该第一静电放电电流路的该x个二极管中，其他二极管的阳极连接至前一个二极管的阴极；在该第一静电放电电流路的该x个二极管中，其他二极管的阴极连接至下一个二极管的阳极；且x为正整数。
11.如权利要求10所述的静电放电电路，其中该第二静电放电电流路径包括y个二极管；在该第二静电放电电流路的该y个二极管中，第一个二极管的阳极连接至该第一节点；在该第二静电放电电流路的该y个二极管中，最后一个二极管的阴极连接至该第二节点；在该第二静电放电电流路的该y个二极管中，其他二极管的阳极连接至前一个二极管的阴极；在该第二静电放电电流路的该y个二极管中，其他二极管的阴极连接至下一个二极管的阳极；且y为正整数。
12.如权利要求10所述的静电放电电路，其中该第二静电放电电流路径包括二极管，该二极管的阳极连接至该第一节点，且该二极管的阴极连接至该第二节点。
13.如权利要求1所述的静电放电电路，其中当该垫接收到正的静电放电冲击时，该控制电路提供控制电压来开启该第一P型晶体管与该第二P型晶体管，并关闭该第三P型晶体管，来隔离该第四节点与该垫。
14.如权利要求13所述的静电放电电路，其中静电放电电流由该垫经由该第一P型晶体管的该第一漏源端、该第一P型晶体管的沟道区域、该第一P型晶体管的该第二漏源端与该第一静电放电电流路径传导至该第一节点。
15.如权利要求1所述的静电放电电路，当该垫接收到负的静电放电冲击时，静电放电电流由该第一节点经由该第二静电放电电流路径、该第一P型晶体管的该第二漏源端、该第一P型晶体管的寄生二极管、该第一P型晶体管的该第一漏源端传导至该垫。
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