CN113162600A - 静电放电阻隔电路 - Google Patents

静电放电阻隔电路 Download PDF

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黄绍璋
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Abstract

本发明提供一种静电放电阻隔电路，包括一内部电路、一肖特基二极管以及一静电放电释放元件。肖特基二极管耦接于一特定节点与内部电路之间。静电放电释放元件耦接于特定节点与一电源端之间。当一静电放电事件发生于特定节点时，静电放电释放元件导通，用以将一静电放电电流由特定节点释放至电源端。本发明可以保护集成电路。

Description

静电放电阻隔电路
技术领域
本发明是有关于一种静电放电阻隔电路，特别是有关于一种具有静电放电释放元件的静电放电阻隔电路。
背景技术
集成电路的静电放电(electrostatic discharge；ESD)事件，指的是具有高电压的静电电荷，通过集成电路芯片的释放过程。虽然如此的静电电荷量通常不多，但是，因为高电压的原因，其释放的瞬间能量也相当的可观，如果没有善加处理，往往会造成集成电路的烧毁。
因此，ESD已经是半导体产品中重要的可靠度考虑之一。比较为一般人熟悉的ESD测试有两种，人体放电模式(human body model，HBM)以及机器放电模式(machine model，MM)。一般商业用的集成电路都必须具备一定程度的HBM以及MM的耐受度，才可以贩售，否则，集成电路非常容易因为偶然的ESD事件而损毁。也因此，如何制造一个有效率的ESD防护装置/元件，来保护集成电路，也是业界一直不断探讨与研究的课题。
发明内容
本发明提供一种静电放电阻隔电路，包括一内部电路、一肖特基二极管以及一静电放电释放元件。肖特基二极管耦接于一特定节点与内部电路之间。静电放电释放元件耦接于特定节点与一电源端之间。当一静电放电事件发生于特定节点时，静电放电释放元件导通，用以将一静电放电电流由特定节点释放至电源端。
本发明可以保护集成电路。
附图说明
图1为本发明的静电放电阻隔电路的架构示意图。
图2为本发明的静电放电阻隔电路的一可能实施例。
图3为本发明的静电放电阻隔电路的另一实施例。
图4为本发明的静电放电阻隔电路的另一实施例。
图5为本发明的静电放电阻隔电路的另一实施例。
附图标号
100：静电放电阻隔电路
110：内部电路
120,411,511：肖特基二极管
130：静电放电释放元件
PT-1,PT2：电源端
ND：特定节点
VPP1,VPP2：电压
VDD,VSS：操作电压
211：存取电路
212：存储阵列
313,414,514：P型晶体管
312：双极晶体管
413：输出级
513：输入级
311,314,315,412,415,512,515：N型晶体管
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
图1为本发明的静电放电阻隔电路的架构示意图。如图所示，静电放电阻隔电路100包括一内部电路110、一肖特基二极管(schottky diode)120及一静电放电释放元件130。内部电路110耦接于肖特基二极管120的阴极与电源端PT-1之间。肖特基二极管120耦接于一特定节点ND与内部电路110之间，用以阻挡一静电放电电流由特定节点ND进入内部电路110。在本示意图中，肖特基二极管120的阳极(anode)耦接特定节点ND，其阴极(cathode)耦接内部电路110。静电放电释放元件130耦接于特定节点ND与电源端PT1之间，用以释放静电放电电流。
当一静电放电事件发生于特定节点ND，并且电源端PT1耦接至地时，静电放电阻隔电路100进入一保护模式。在保护模式下，静电放电释放元件130导通，用以将一静电放电电流由特定节点ND释放至电源端PT1。在本示意图中，由于肖特基二极管120具有较高的交流阻抗(AC resistance)，故在静电放电事件发生的初期，肖特基二极管120不导通，用以阻挡静电放电电流进入内部电路110。另外，由于静电放电释放元件130的触发电压比肖特基二极管120加上内部电路110的总触发电压低，故静电放电释放元件130的路径会比肖特基二极管120的路径早导通。
当静电放电事件未发生时，静电放电阻隔电路100操作于一正常模式。在正常模式下，由于肖特基二极管120具有较低的直流阻抗(DC resistance)，故当特定节点ND接收到外部信号或电压时，肖特基二极管120可快速地导通，用以将特定节点ND的信号或电压传送至内部电路110。在此示意图中，内部电路110根据特定节点ND的信号或电压而动作。本发明并不限定内部电路110的架构。任何需要ESD保护的电路均可作为内部电路110。
图2为本发明的静电放电阻隔电路的一可能实施例。在本实施例中，特定节点ND作为一输入节点，用以提供信号或电压予内部电路110。在一可能实施例中，特定节点ND接收并提供电压VPP1或VPP2予内部电路110。另外，内部电路110更耦接一电源端PT2。电源端PT2用以接收操作电压VDD。在此例中，电源端PT1用以接收操作电压VSS。操作电压VDD大于操作电压VSS。在一些实施例中，操作电压VSS可能为负值。
内部电路110根据操作电压VDD及VSS开始动作。在本实施例中，操作电压VDD与VSS作为内部电路110的操作电压，故操作电压VDD与VSS必需分别稳定于一固定值。举例而言，操作电压VDD可能维持于3.3V，而操作电压VSS维持于0V。当操作电压VDD与VSS不稳定时，内部电路110可能无法正常工作。
相对于操作电压VDD与VSS，特定节点ND的电压并不会维持在一固定值。举例而言，在一第一期间(如一写入期间)，特定节点ND的电压等于电压VPP1，在第二期间(如一读取期间)，特定节点ND的电压等于电压VPP2。在一可能实施例中，电压VPP1大于电压VPP2。
本发明并不限定内部电路110的架构。在一可能实施例中，内部电路110为一次性可编程存储器(one time programmable memory；OTP memory)，并具有一存取电路211以及一存储阵列212。
存取电路211用以存取存储阵列212。本发明并不限定存取电路211的架构。在一可能实施例中，存取电路211根据电压VPP1，对存储阵列212进行一写入操作(writeoperation)，用以将数值1或数值0写入存储阵列212。在另一可能实施例中，存取电路211根据电压VPP2，对存储阵列212进行一读取操作(read operation)，用以撷取存储阵列212所存储的数据。
存储阵列212具有多个存储单元(未显示)。本发明并不限定存储单元的结构。在一可能实施例中，存储阵列212的每一存储单元具有至少一晶体管，每一晶体管具有一浮动栅极(floating gate)。在进行写入操作时，存取电路211提供电压VPP1予相对应的存储单元，用以在存储单元的浮动栅极累积电荷。在此例中，当存储单元的浮动栅极具有足够的电荷时，表示此存储单元存储一第一数值(如1或0)。当存储单元的浮动栅极不具有电荷时，表示此存储单元存储一第二数值(如0或1)。
在另一可能实施例中，存储阵列212的每一存储单元具有至少一晶体管。在此例中，存取电路211可能利用电压VPP1击穿相对应存储单元的晶体管的栅极氧化层。当存储单元的晶体管的栅极氧化层被击穿时，表示此存储单元存储第一数值。当存储单元的晶体管的栅极氧化层未被击穿时，表示此存储单元存储第二数值。
在其它实施例中，存储阵列212的每一存储单元具有至少一熔丝(fuse)。在此例中，存取电路211可能利用电压VPP1，熔断相对应存储单元的熔丝。当存储单元的晶体管的熔丝被熔断时，表示此存储单元存储第一数值。当存储单元的晶体管的熔丝未被熔断时，表示此存储单元存储第二数值。
当一静电放电事件发生于特定节点ND，并且电源端PT1耦接至地时，静电放电释放元件130导通，用以将静电放电电流由特定节点ND释放至电源端PT1。在本实施例中，由于肖特基二极管120阻挡静电放电电流流入内部电路110，故可避免存取电路211及存储阵列212受到损伤。
图3为本发明的静电放电阻隔电路的另一可能实施例。在本实施例中，特定节点ND作为一电源端，用以接收操作电压VDD。内部电路110根据操作电压VDD与VSS开始动作。在一可能实施例中，内部电路110包括一P型晶体管313、N型晶体管314及315。
P型晶体管313的源极耦接肖特基二极管120的阴极。P型晶体管313的漏极耦接N型晶体管314的漏极。N型晶体管314的源极耦接电源端PT1。N型晶体管314的栅极耦接P型晶体管313的栅极与N型晶体管315的漏极。N型晶体管315的栅极与源极耦接电源端PT1。
当一静电放电事件发生在特定节点ND，并且电源端PT1耦接至地时，通过肖特基二极管120的高交流阻抗，可阻挡静电放电电流进入内部电路110，避免静电放电电流伤害P型晶体管313、N型晶体管314及315。再者，由于静电放电释放元件130的导通电压低于肖特基二极管120加上内部电路110的总导通电压，故静电放电释放元件130的路径比肖特基二极管120的路径更早导通，用以将静电放电电流由特定节点ND经静电放电释放元件130释放至电源端PT1。
在本实施例中，静电放电释放元件130包括一N型晶体管311。N型晶体管311的漏极耦接特定节点ND，其栅极与源极耦接电源端PT1。当静电放电事件发生在特定节点ND时，N型晶体管311的寄生双极晶体管312导通，因而导通N型晶体管311，使得静电放电电流由特定节点ND流入电源端PT1。
图4为本发明的静电放电阻隔电路的另一实施例。在本实施例中，特定节点ND作为一输出节点，用以输出内部电路110的信号。由于内部电路110可能输出负电压，故静电放电阻隔电路100更包括一肖特基二极管411。在其它实施例中，如果内部电路110所输出的信号或电压的位准只会在一正位准与一接地位准(如0V)之间变化时，则可省略肖特基二极管411。
在本实施例中，肖特基二极管411并联肖特基二极管120。如图所示，肖特基二极管120的阴极耦接肖特基二极管411的阳极以及输出级413。肖特基二极管120的阳极与肖特基二极管411的阴极耦接特定节点ND。当内部电路110输出正位准时，肖特基二极管411导通。因此，特定节点ND的位准为正位准。然而，当内部电路110输出负电压时，肖特基二极管120导通。因此，特定节点ND的位准为负位准。
本发明并不限定内部电路110的架构。任何可输出信号或电压的电路，均可作为内部电路110。在本实施例中，内部电路110包括一输出级413。输出级413根据一控制信号SC输出操作电压VDD或VSS。举例而言，当控制信号SC为一第一位准(如高位准)时，输出级413输出操作电压VSS。在一可能实施例中，操作电压VSS为一负电压或是一接地电压。当控制信号SC为一第二位准(如低位准)时，输出级413输出操作电压VDD。在一可能实施例中，操作电压VDD为一正电压。
在本实施例中，输出级413包括一P型晶体管414以及一N型晶体管415。P型晶体管414的源极耦接电源端PT2。P型晶体管414的栅极耦接N型晶体管415的栅极，并接收控制信号SC。N型晶体管415的漏极耦接P型晶体管414的漏极。N型晶体管415的源极耦接电源端PT1。
当一静电放电事件未发生时，静电放电阻隔电路100操作于一正常模式。在正常模式下，当电源端PT1与PT2分别接收操作电压VSS与VDD时，输出级413根据控制信号SC输出操作电压VSS或VDD。举例而言，当控制信号SC导通P型晶体管414时，P型晶体管414输出操作电压VDD。因此，特定节点ND的电压约略等于操作电压VDD。然而，当控制信号SC导通N型晶体管415时，N型晶体管415输出操作电压VSS。因此，特定节点ND的电压约略等于操作电压VSS。
当一静电放电事件发生于特定节点ND并且电源端PT1耦接至地时，静电放电释放元件130导通，用以将静电放电电流由特定节点ND释放至电源端PT1。在本实施例中，静电放电释放元件130包括一N型晶体管412。由于N型晶体管412的特性与图3的N型晶体管311的特性相似，故不再赘述。
图5为本发明的操作电路的另一实施例。在本实施例中，特定节点ND作为一输入节点，用以提供信号或电压予内部电路110。由于特定节点ND所接收的信号或电压的位准可能为正值或负值，故在本实施例中，静电放电阻隔电路100更包括一肖特基二极管511。
肖特基二极管511并联肖特基二极管120。如图所示，肖特基二极管120的阴极与肖特基二极管511的阳极耦接输入级513，并且肖特基二极管120的阳极与肖特基二极管511的阴极耦接特定节点ND。当特定节点ND接收一正值的信号或电压时，肖特基二极管120导通，用以传送特定节点ND的信号或电压予内部电路110。然而，当特定节点ND接收一负值的信号或电压时，肖特基二极管511导通，用以传送负值的信号或电压予内部电路110。
本发明并不限定内部电路110的架构。任何可接收外部信号或电压的电路，均可作为内部电路110。在本实施例中，内部电路110包括一输入级513。输入级513根据特定节点ND的电压而动作。举例而言，当特定节点ND的信号或电压的位准等于一第一位准(如正位准)时，输入级513输出操作电压VSS。当特定节点ND的信号或电压的位准等于一第二位准(如负位准)时，输入级513输出操作电压VDD。在其它实施例中，当特定节点ND的信号或电压的位准等于一接地位准(如0V)时，输入级513也输出操作电压VDD。在一些实施例中，当特定节点ND的信号或电压在一正位准与一接地位准变化时，则可省略肖特基二极管511。
在本实施例中，输入级513包括一P型晶体管514以及一N型晶体管515。P型晶体管514的源极耦接电源端PT2。P型晶体管514的栅极耦接N型晶体管515的栅极，并耦接肖特基二极管120的阴极。N型晶体管515的漏极耦接P型晶体管514的漏极。N型晶体管515的源极耦接电源端PT1。在其它实施例中，N型晶体管515的漏极不耦接P型晶体管514的漏极。在此例中，N型晶体管515的漏极用以输出操作电压VSS，而P型晶体管514的漏极用以输出操作电压VDD。
当一静电放电事件发生于特定节点ND并且电源端PT1耦接至地时，静电放电释放元件130导通，用以将静电放电电流由特定节点ND释放至电源端PT1。在本实施例中，静电放电释放元件130包括一N型晶体管512。由于N型晶体管512的特性与图3的N型晶体管311的特性相似，故不再赘述。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中相关技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种静电放电阻隔电路，其特征在于，包括：
一内部电路；
一第一肖特基二极管，耦接于一特定节点与该内部电路之间；以及
一静电放电释放元件，耦接于该特定节点与一第一电源端之间；
其中当一静电放电事件发生于该特定节点时，该静电放电释放元件导通，用以将一静电放电电流由该特定节点释放至该第一电源端。
2.如权利要求1所述的静电放电阻隔电路，其特征在于，该内部电路为一一次性可编程存储器，当该一次性可编程存储器进行一写入操作时，该特定节点的电压等于一第一电压，当该一次性可编程存储器进行一读取操作时，该特定节点的电压等于一第二电压，该第一电压大于该第二电压。
3.如权利要求1所述的静电放电阻隔电路，其特征在于，当该静电放电事件未发生时，该特定节点的电压及该第一电源端的电压作为该内部电路的操作电压。
4.如权利要求1所述的静电放电阻隔电路，其特征在于，该内部电路更耦接一第二电源端，在该静电放电事件未发生时，该第二电源端的电压等于一第一操作电压，该第一电源端的电压等于一第二操作电压，该内部电路根据该第一操作电压及第二操作电压而动作。
5.如权利要求4所述的静电放电阻隔电路，其特征在于，该内部电路包括一输出级，该输出级提供该第一操作电压或第二操作电压予该特定节点。
6.如权利要求5所述的静电放电阻隔电路，其特征在于，更包括：
一第二肖特基二极管，并联该第一肖特基二极管；
其中该第一肖特基二极管的阴极及该第二肖特基二极管的阳极耦接该输出级，该第一肖特基二极管的阳极及该第二肖特基二极管的阴极耦接该特定节点。
7.如权利要求4所述的静电放电阻隔电路，其特征在于，该内部电路包括一输入级，该第一肖特基二极管传送该特定节点的信号予该输入级。
8.如权利要求7所述的静电放电阻隔电路，其特征在于，更包括：
一第二肖特基二极管，并联该第一肖特基二极管；
其中该第一肖特基二极管的阴极及该第二肖特基二极管的阳极耦接该输入级，该第一肖特基二极管的阳极及该第二肖特基二极管的阴极耦接该特定节点。
9.如权利要求1所述的静电放电阻隔电路，其特征在于，当该静电放电事件触发该静电放电释放元件时，该第一肖特基二极管不导通。
10.如权利要求1所述的静电放电阻隔电路，其特征在于，该静电放电释放元件为一N型晶体管，该N型晶体管具有一第一端、一第二端以及一控制端，该第一端耦接该特定节点，该第二端及该控制端耦接该第一电源端。
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