CN102347066B - 集成电路以及集成电路方法 - Google Patents

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Abstract

本发明公开一种集成电路以及集成电路方法，其中该集成电路包括静态随机存取存储器阵列，耦接至第一电压供应节点以及第二电压供应节点。第一以及第二电压供应节点提供保存电压跨接于静态随机存取存储器阵列。电流限制器，配置于静态随机存取存储器阵列以及第一电压供应节点之间，以及电压调整器，并联耦接上述电流限制器于静态随机存取存储器阵列以及第一电压供应节点之间，电压调整器用以维持保存电压高于一既定电平。本发明具有溢漏防护的电路，能提供更可靠的数据保存。

Description

集成电路以及集成电路方法
技术领域
本发明涉及集成电路。尤其涉及半导体基板上的静态随机存取存储器(SRAM)的电路。
背景技术
半导体存储器装置不断设计的更小，更快，以及更少的电源需求，以利于可携带装置使用电池电源。静态随机存取存储器为易失性存储器(volatilememory)，其广泛地使用于膝上型电脑(laptop)以及个人数字助理(PDAs)，其中各存储器单元包括晶体管基极双稳态闩锁(transistor-based bistable latch)，其不是在“导通”状态就是在“不导通”状态。静态随机存取存储器装置可包括制造于集成电路芯片上数千个单独存储器单元的矩阵。
标准操作状态下的静态随机存取存储器阵列在数据并未读出或写入时，其漏电流使得传统静态随机存取存储器阵列有高功率消耗。为了减少静态随机存取存储器阵列的漏电流以及功率消耗，通常于低电压供应节点Vss以及静态随机存取存储器阵列之间耦接一个自偏压二极管。然而，自偏压二极管经由制程、电压、以及温度(process voltage temperature或PVT)后产生显著的变化，因此产生数据保存与溢漏最佳化之间的问题。
举例来说，当自偏压二极管于“不导通”状态，则电流不会流过该二极管，电荷累积于该二极管与静态随机存取存储器阵列之间的节点，因而增加该节点的电压，故减少跨于该静态随机存取存储器阵列的电压降(例如，保存电压)。自偏压二极管经过制程、电压、以及温度变化的临界电压变化造成保存电压的降低。
因此，需有一种改善静态随机存取存储器的设计。
发明内容
为了解决上述问题，根据本发明一实施例提供一种集成电路，包括：一静态随机存取存储器阵列，耦接至一第一电压供应节点以及一第二电压供应节点，上述第一以及第二电压供应节点提供一保存电压跨接于上述静态随机存取存储器阵列；一电流限制器，配置于上述静态随机存取存储器阵列以及上述第一电压供应节点之间；以及一电压调整器，并联耦接上述电流限制器于上述静态随机存取存储器阵列以及上述第一电压供应节点之间，上述电压调整器用以维持上述保存电压高于一既定电平。
根据本发明一实施例提供一种集成电路，包括：一静态随机存取存储器阵列，耦接至一第一电压供应节点以及一第二电压供应节点，上述第一以及第二电压供应节点提供一保存电压跨接于上述静态随机存取存储器阵列；一电流限制器，具有一第一MOS晶体管配置于上述静态随机存取存储器阵列以及上述第一电压供应节点之间；以及一电压调整器，并联耦接上述电流限制器于上述静态随机存取存储器阵列以及上述第一电压供应节点之间，且包括一运算放大器以及一第二MOS晶体管，上述运算放大器具有一第一输入端耦接至上述静态随机存取存储器阵列和上述电流限制器间的一节点，以及一第二输入端用以接收一参考电压，且上述运算放大器的一输出耦接至上述第二MOS晶体管的一栅极，其中上述电流调整器根据上述静态随机存取存储器阵列和上述电流限制器间的上述节点的电压与上述参考电压的一电压差提供一切换电压至上述第二MOS晶体管的上述栅极，用以维持上述保存电压高于一既定电平。
根据本发明一实施例提供一种集成电路方法，包括：检测一节点的一节点电压，上述节点耦接于一静态随机存取存储器阵列以及一电流限制器之间；比较上述节点电压以及一参考电压；以及当上述节点电压高于上述参考电压时，汲入上述节点的电流，使跨于上述静态随机存取存储器阵列的一保存电压维持一既定电平之上。
本发明上述改善的静态随机存取存储器保存防护的电路及方法有助于维持跨于静态随机存取存储器阵列的保存电压高于一既定临界值，同时提供溢漏保护。因此，本发明所揭示的静态随机存取存储器保存防护的电路及方法比起传统仅具有溢漏防护的电路，提供更可靠的数据保存。
附图说明
图1A为显示一静态随机存取存储器阵列的一实施例的电路图。
图1B为显示一传统用于减少静态随机存取存储器阵列漏电流的电路图。
图1C为显示图1B所示的NMOS晶体管跨压的时序图。
图1D为显示图1C所示流过NMOS晶体管的电流的时序图。
图2A为显示一静态随机存取存储器保存防护电路的一实施例的电路图。
图2B为显示一静态随机存取存储器保存防护电路的另一实施例的电路图。
图2C为显示一静态随机存取存储器保存防护电路的另一实施例的电路图。
图3为显示图2A～图2C所示的电压电平移位器的实施例的电路图。
图4为为具有保存防护电路的静态随机存取存储器阵列操作方法的一实施例的流程图。
图5为显示根据图2A中静态随机存取存储器阵列跨压于多种制程、电压、以及温度特性下的模拟数据。
图6为不具有任何溢漏保护的静态随机存取存储器阵列与根据图2A中具有保存防护电路的静态随机存取存储器阵列于多种制程、电压、以及温度状态下的溢电流比较图。
图7为不具有任何溢电流保护的静态随机存取存储器阵列、根据图1B所示的具有保存防护电路的静态随机存取存储器阵列以及图2A所示的具有保存防护的电路的静态随机存取存储器阵列，其溢电流对保存电压的比较图。
上述附图中的附图标记说明如下：
100、202～静态随机存取存储器阵列；
102～静态随机存取存储器单元；
104～自偏压二极管；
106、208、208-1、208-2、226、228～节点；
108、110～轨迹；
200A、200B、200C～电路；
204、204-1、204-2～电流限制器；
206、214、214-1、214-2～MOS晶体管；
210、210-1、210-2～电压调整器；
212、212-1、212-2、220～运算放大器；
216、216-1、216-2～电压电平移位器；
222、224、230、232～电阻；
VBIAS～偏压；
VDD～高电压供应节点；
VGND、VDDI～电压；
VSS～低电压供应节点；
VR～保存电压；
VREF～参考电压
具体实施方式
图1A为显示包括多个静态随机存取存储器单元102的一静态随机存取存储器阵列100的一实施例。如图1A所示，该静态随机存取存储器单元耦接至一高(或正)电压供应节点VDD以及一低(或负)电压供应节点VSS，该节点VSS可设为接地。然而，标准操作状态下的静态随机存取存储器阵列100在数据并未读出或写入时，其漏电流使得这些传统的静态随机存取存储器阵列有高功率消耗。如图1B所示，为了减少静态随机存取存储器阵列的漏电流以及功率消耗，通常于低电压供应节点VSS以及静态随机存取存储器阵列100之间耦接一个自偏压二极管104。然而，自偏压二极管104经由制程、电压、以及温度后产生显著的变化，因此产生数据保存与溢漏最佳化之间的问题。
举例来说，当自偏压二极管104于不导通状态，则电流不流过二极管104，电荷累积于节点106，增加节点106的电压VGND。当流过二极管104的电流增加，电压VGND降低。节点106的高电位会减少跨于静态随机存取存储器阵列100的电压差，例如保存电压。举例来说，图1C以及图1D分别显示自偏压二极管104电压对时间以及电流对时间的图形。如图1C以及图1D所示，当流过二极管104的电流于最大值时，其保存电压最大(图1C以及图1D的轨迹108)，且当流过二极管104的电流于最小值时，其保存电压最小(图1C以及图1D的轨迹110)。随着保存电压减小，静态随机存取存储器单元的电压差降低，且数据讹误的可能增加。自偏压二极管104经过制程、电压、以及温度变化的临界电压变化造成保存电压的降低。
提供一种减少一静态随机存取存储器阵列的漏电流的电路以及方法，将跨接于该静态随机存取存储器阵列保存电压维持近乎一固定电平，因而降低数据讹误的可能。该电路包括一电流限制器以及一电压调整器，其耦接于一静态随机存取存储器阵列以及其电压供应节点之一之间。
图2A为显示一电路200A的一实施例，用以减少漏电流而提供一静态随机存取存储器阵列202一个大致固定的保存电压，本领域普通技术人员可了解其可包括多个静态随机存取存储器单元。一电流限制器204包括一金属氧化物半导体导体晶体管(以下以MOS晶体管称之)206，MOS晶体管206耦接至静态随机存取存储器阵列202于节点208。电流限制器204表示为一自偏压二极管，但亦可应用N型金属氧化物半导体导体晶体管(以下以NMOS晶体管称之)，该NMOS晶体管具有耦接至高电压供应节点VDD或其他偏压的之栅极。
电压调整器210亦耦接于静态随机存取存储器阵列202以及电流限制器204之间的节点208。电压调整器210包括一运算放大器212(op amp)，该运算放大器212的正端子耦接至节点208，负端子用以接收参考电压VREF。运算放大器212的输出耦接至NMOS晶体管214，NMOS晶体管214具有耦接至节点208的源极以及耦接至低电压供应节点VSS的漏极。参考电压VREF等于高电压供应节点VDD与目标的保存电压VR的电压差，如图2A所示，其可借由一电压电平移位器216提供至运算放大器212，或借由一电压分压器，或其他本领域普通技术人员可了解之提供一既定电压电平的电路。
图3为显示一电压电平移位器216的一实施例。如图3所示，电压电平移位器216包括运算放大器220，运算放大器220具有一正端子耦接至一高电压供应节点，该高电压供应节点经由电阻222设置为高电压供应节点VDD。电阻224耦接至低电压供应节点VSS以及节点226，节点226耦接于运算放大器220的正端子以及电阻222之间。运算放大器220的负端子耦接至节点228，其节点228耦接于电阻230以及电阻232之间。电阻230耦接至提供保存电压VR的一电压供应节点，而电阻232耦接至运算放大器220的输出。运算放大器220的输出提供参考电压VREF至电压调整器210中的运算放大器212的负端子，该参考电压VREF等于高电压供应节点VDD与目标保存电压VR的电压差(例如，VREF＝VDD-VR)。因此，随着高电压供应节点VDD的电压上下(或下降)，参考电压VREF亦上升(或下降)。
在操作中，电流限制器204限制来自静态随机存取存储器阵列202的漏电流，造成节点208的电压VGND增加，因此降低静态随机存取存储器阵列202上的保存电压。电压调整器210降低来自静态随机存取存储器阵列202经过NMOS晶体管214的额外电流，以防止电压VGND上升超过参考电压VREF。举例来说，当电压VGND上升超过参考电压VREF，运算放大器212输出一电压至MOS晶体管214的栅极，使MOS晶体管214转为导通状态，则电流可流过MOS晶体管214。运算放大器212亦设定MOS晶体管214的驱动强度以使节点208拉升或拉低至参考电压VREF的既定电平。当节点208的电压VGND低于参考电压VREF，运算放大器212输出一电压至MOS晶体管214的栅极，使MOS晶体管214转为不导通状态，则电流无法流过MOS晶体管214，使电流限制器204控制来自静态随机存取存储器阵列202的溢电流。在低溢漏“SS”状态下，电流限制器204控制大约所有来自静态随机存取存储器阵列202的溢电流以使保存电压最大化(例如，跨于静态随机存取存储器阵列202的电压)。举例来说，节点208的电压大小可为0，故保存电压可等于高电压供应节点VDD的电压。
图4为显示静态随机存取存储器保存防护的电路200A的操作方法400的一流程图实施例。于方块402，由一电压分压器或电压电平移位器216提供一参考电压VREF至电压调整器210。如上所述，参考电压VREF为电路200A的操作供给电压(高电压供应节点VDD)以及跨于静态随机存取存储器阵列202的理想保存电压(保存电压VR)间的电压差。
于方块404，检测一节点的电压，该节点介于静态随机存取存储器阵列202以及电流限制器204之间(例如，节点208的电压或电压VGND)。借由运算放大器212完成节点208的检测，其运算放大器212第一输入接收参考电压VREF而第二输入接收节点208的电压VGND。于方块406，比较节点208所检测到的电压以及由电压分压器或电压电平移位器216提供的参考电压VREF以决定是否检测到的电压大于参考电压VREF。
若该检测到的电压小于参考电压VREF，则于方块408，维持一MOS晶体管(例如，图2A中的NMOS晶体管214)的栅极电压以使该MOS晶体管保持于不导通的状态，而电流限制器204控制来自静态随机存取存储器阵列202的溢电流。若该检测到的电压大于参考电压VREF，则于方块410，切换或调整MOS晶体管的栅极电压以使该MOS晶体管转为导通的状态。于方块412，该MOS晶体管为导通并协助电流限制器204汲入来自静态随机存取存储器阵列202的额外电流。如上所述，运算放大器212的电压输出亦设定MOS晶体管的驱动强度。
图2B为显示一静态随机存取存储器保存防护的电路200B的另一实施例。如图2B所示，电路200B的电流限制器204包括MOS晶体管206，该MOS晶体管206可为具有耦接至一偏压VBIAS的栅极的一PMOS晶体管。MOS晶体管206的源极耦接至一高电压供应节点VDD，而MOS晶体管206的漏极耦接至静态随机存取存储器阵列202于节点208。如本领域普通技术人员可得知，电流限制器204亦可应用一自偏压二极管完成。
电压调整器210耦接于静态随机存取存储器阵列202以及电流限制器204之间的节点208。电压调整器210包括一运算放大器212，该运算放大器212的正端子耦接至节点208，负端子用以接收一参考电压VREF。运算放大器212的输出耦接至一PMOS晶体管214的栅极，PMOS晶体管214具有耦接至节点208的源极以及耦接至高电压供应节点VDD的漏极。如图2B所示，参考电压VREF可借由一电压电平移位器216提供至运算放大器212，或借由一电压分压器，或其他本领域普通技术人员可了解的提供一既定电压电平的电路。于节点208的电压VDDI大小等于高电压供应节点VDD的电压剪去跨于电流限制器204的电压。
电路200B的操作相似于上述电路200A的操作。举例来说，电流限制器204限制静态随机存取存储器阵列202的漏电流，造成MOS晶体管206的跨压上升，而跨于静态随机存取存储器阵列202的保存电压降低。电压调整器210借由导通MOS晶体管214提供节点208的电流，因而维持保存电压高于一既定电平(例如，等于或高于保存电压VR)，以避免电压VDDI低于参考电压VREF。
图2C为显示一静态随机存取存储器保存防护的电路200C的另一实施例。如图2C所示，电路200C包括第一电流限制器204-1以及第二电流限制器204-2，分别包括电阻218-1以及218-2。电流限制器204-1耦接于高电压供应节点VDD以及具有电压VDDI的一节点208-1之间，且电流限制器204-2耦接于低电压供应节点VSS以及具有一电压VGND的节点208-2。
电压调整器210-1耦接于静态随机存取存储器阵列202以及电流限制器204-1之间的节点208-1，而电压调整器210-2耦接于静态随机存取存储器阵列202以及电流限制器204-2之间的节点208-2。各电压调整器210-1，210-2分别包括运算放大器212-1，212-2，其正端子分别耦接至节点208-1以及208-2，其负端子分别用以接收电压电平移位器216-1以及216-2提供的参考电压VREF。运算放大器212-1耦接至P型MOS晶体管214-1的栅极，该P型MOS晶体管214-1具有耦接至节点208-1的源极，耦接至高电压供应节点VDD的漏极。运算放大器212-2耦接至N型MOS晶体管214-2的栅极，该N型MOS晶体管214-2具有耦接至节点208-2的源极，耦接至低电压供应节点VSS的漏极。
电路200C的操作相似于上述电路200A以及电路200B的操作。举例来说，电流限制器204-1限制静态随机存取存储器阵列202的漏电流，造成电阻218-1的跨压上升，而跨于静态随机存取存储器阵列202的保存电压降低。电压调整器210-1借由导通MOS晶体管214-1提供节点208-1的电流，因而维持保存电压高于一既定电平(例如，等于或高于保存电压VR)，以避免电压VDDI下降低于参考电压VREF。相同地，电流限制器204-2限制静态随机存取存储器阵列202的漏电流，造成电阻218-2的跨压上升(例如，电压VGND)。电压调整器210-2借由导通NMOS晶体管214-2以防止电压VGND增加超过既定电平保存电压VR，以致于NMOS214-2辅助电阻218-2于处理、电压以及温度(PVT)的高溢漏状态下，使得静态随机存取存储器阵列202维持足够的保存电压。
图5为显示根据图2A中静态随机存取存储器阵列202跨压于多种制程、电压、以及温度特性下的一模拟数据。如图5所示，跨于静态随机存取存储器阵列202的保存电压VR，于此实施例中约为高电压供给VDD的65％，于所有的制程、电压、以及温度的条件下皆大约维持固定。
图6为为不具有任何溢漏保护的静态随机存取存储器阵列与根据图2A中具有保存防护的电路200A的静态随机存取存储器阵列于多种制程、电压、以及温度状态下的溢电流比较图。如图6所示，于最差的制程、电压、以及温度状态下，当维持于一大约固定的保存电压时，静态随机存取存储器阵列保存防护的电路200A比不具有溢漏保护的静态随机存取存储器阵列多减少超过70％的静态随机存取存储器阵列的溢电流。
图7为不具有任何溢电流保护的静态随机存取存储器阵列、根据图1B所示的具有保存防护的电路的静态随机存取存储器阵列以及图2A所示的具有保存防护的电路200A的静态随机存取存储器阵列，其溢电流对保存电压的比较图。如图7所示，图2A所示的保存防护的电路200A的静态随机存取存储器阵列的溢电流比得上图1B所示耦接至电流限制器的静态随机存取存储器阵列的溢电流，且优于不具有任何溢漏保护的静态随机存取存储器阵列。然而，具有静态随机存取存储器保存防护的电路200A于高溢漏“FF”状态下提供一保存电压VR，其偏差于0.05V以下，比起图1B所示的电路于所有制程、电压、以及温度状态下偏差超过0.3V，大致较维持固定。
上述改善的静态随机存取存储器保存防护的电路及方法有助于维持跨于静态随机存取存储器阵列的保存电压高于一既定临界值，同时提供溢漏保护。因此，本发明所揭示的静态随机存取存储器保存防护的电路及方法比起传统仅具有溢漏防护的电路，提供更可靠的数据保存。
虽本发明电路以及方法的实施例已详述如上，但并非限制于此。更确切的说，应宽广地解释所附的权利要求，以包括本发明电路以及方法的实施例以及其他变化，本领域普通技术人员可在不背离本发明电路与方法的范畴及范围下完成。

Claims (10)

1.一种集成电路，包括：
一静态随机存取存储器阵列，耦接至一第一电压供应节点以及一第二电压供应节点，上述第一以及第二电压供应节点提供一保存电压跨接于上述静态随机存取存储器阵列；
一电流限制器，配置于上述静态随机存取存储器阵列以及上述第一电压供应节点之间；以及
一电压调整器，并联耦接上述电流限制器于上述静态随机存取存储器阵列以及上述第一电压供应节点之间，上述电压调整器还包括一第一运算放大器，其中上述第一运算放大器用以根据从一第二运算放大器所直接接收到的一参考电压维持上述保存电压高于一既定电平。
2.如权利要求1所述的集成电路，其中上述电流限制器包括一MOS晶体管，上述MOS晶体管具有耦接至一偏压的一栅极，且上述第一运算放大器具有一第一输入端耦接至位于上述静态随机存取存储器阵列和上述电流限制器间的一节点，以及一第二输入端用以直接接收上述第二运算放大器所收到的上述参考电压；以及
其中，上述电压调整器还包括一MOS晶体管，上述MOS晶体管具有耦接至上述节点的一源极，耦接至上述第一电压节点的一漏极，以及耦接至上述第一运算放大器的一输出端的一栅极，
其中上述第一运算放大器根据上述节点的电压以及上述参考电压的一电压差提供一输出电压至上述MOS晶体管的上述栅极，用以选择性地导通上述MOS晶体管以及设定上述MOS晶体管的驱动强度，以维持上述保存电压高于上述既定电平。
3.如权利要求2所述的集成电路，还包括一电平移位器包括上述第二运算放大器用以提供上述参考电压至上述电压调整器。
4.一种集成电路，包括：
一静态随机存取存储器阵列，耦接至一第一电压供应节点以及一第二电压供应节点，上述第一以及第二电压供应节点提供一保存电压跨接于上述静态随机存取存储器阵列；
一电流限制器，具有一第一MOS晶体管配置于上述静态随机存取存储器阵列以及上述第一电压供应节点之间；以及
一电压调整器，并联耦接上述电流限制器于上述静态随机存取存储器阵列以及上述第一电压供应节点之间，且包括一第一运算放大器、第二运算放大器以及一第二MOS晶体管，上述第一运算放大器具有一第一输入端耦接至上述静态随机存取存储器阵列和上述电流限制器间的一节点，以及一第二输入端用以接收一参考电压，且上述第一运算放大器的一输出耦接至上述第二MOS晶体管的一栅极，上述第二运算放大器具有一输出端直接耦接至上述第一运算放大器的上述第二输入端以提供上述参考电压至上述第一运算放大器，
其中上述电压调整器根据上述静态随机存取存储器阵列和上述电流限制器间的上述节点的电压与上述参考电压的一电压差提供一切换电压至上述第二MOS晶体管的上述栅极，用以维持上述保存电压高于一既定电平。
5.如权利要求4所述的集成电路，还包括一电压电平移位器包括上述第二运算放大器耦接至上述第一运算放大器的上述第二输入，以提供上述参考电压，且上述电压电平移位器根据上述第一电压供应节点的电压以及上述既定电平的电压提供上述参考电压。
6.如权利要求4所述的集成电路，其中上述第一电压供应节点设为低电压电位，第二电压供应节点设为高电压电位，以及上述第一和第二MOS晶体管为NMOS晶体管，或是上述第一电压供应节点设为高电压电位，第二电压供应节点设为低电压电位，以及上述第一和第二MOS晶体管为PMOS晶体管。
7.一种集成电路方法，包括：
检测一节点的一节点电压，上述节点耦接于一静态随机存取存储器阵列以及一电流限制器之间，且该节点耦接于一电压调整器的一第一运算放大器；
比较上述节点电压以及一参考电压，且该参考电压藉由上述第一运算放大器的一第一输入端直接从一第二运算放大器的一输出端以接收；以及
当上述节点电压高于上述参考电压时，汲入上述节点的电流，使跨于上述静态随机存取存储器阵列的一保存电压维持一既定电平之上。
8.如权利要求7所述的集成电路方法，其中于汲入上述节点的电流的步骤中，包括提供一切换电压至一MOS晶体管的一栅极，上述MOS晶体管耦接至上述节点，上述切换电压将上述MOS晶体管转换为导通状态，使MOS晶体管的一源极以及一漏极之间电流流通。
9.如权利要求7所述的集成电路方法，还包括从上述第二运算放大器的上述输出端提供上述参考电压至上述电压调整器，且其中上述电压调整器包括上述第一运算放大器，上述第一运算放大器具有一第二输入端耦接至上述节点。
10.如权利要求7所述的集成电路方法，其中上述电流限制器包括一NMOS晶体管耦接至上述节点以及一设为低电压电位的一电压供应节点，或是上述电流限制器包括一PMOS晶体管耦接至上述节点以及一设为高电压电位的一电压供应节点。
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