CN117395993A - 带鳍式场效晶体管一次编程存储单元 - Google Patents

带鳍式场效晶体管一次编程存储单元 Download PDF

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CN117395993A CN202310835687.XA CN202310835687A CN117395993A CN 117395993 A CN117395993 A CN 117395993A CN 202310835687 A CN202310835687 A CN 202310835687A CN 117395993 A CN117395993 A CN 117395993A
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陈稐寯
何秉隆
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Abstract

本发明公开一种用于物理不可复制技术的带鳍式场效晶体管一次编程存储单元，其中一次编程存储单元包括一反熔丝晶体管、一第一晶体管与一第二晶体管。反熔丝晶体管包括：一第一条鳍、一第二条鳍、一第一栅极结构、一第一漏/源接触层与一第二漏/源接触层。第一条鳍的一中间区域与第二条鳍的一中间区域被第一栅极结构所覆盖。第一漏/源接触层电连接于第一条鳍的第一端与第二条鳍的第一端。第二漏/源接触层电连接于第二条鳍的第二端，但未电连接于第一条鳍的第二端。第一晶体管连接至第一漏/源接触层。第二晶体管连接至第二漏/源接触层。

Description

带鳍式场效晶体管一次编程存储单元
技术领域
本发明涉及一种非易失性存储单元，且特别是涉及一种用于物理不可复制技术的带鳍式场效晶体管(Fin Field-Effect Transistor，简称FinFET晶体管)一次编程存储单元(one time programming memory cell，简称OTP存储单元)。
背景技术
众所周知，一次编程的存储器(one time programming memory，简称OTP存储器)为一种非易失性存储器(non-volatile memory)。OTP存储器中包括多个一次编程存储单元(简称OTP存储单元)。OTP存储单元仅能进行一次编程动作，一旦OTP存储单元进行编程动作之后，OTP存储单元的存储数据将无法修改。
物理不可复制技术(physically unclonable function，简称PUF技术)是一种创新的方式用来保护半导体芯片内部的数据，防止半导体芯片的内部数据被窃取。根据PUF技术，半导体芯片能够提供一随机码(random code)。此随机码可作为半导体芯片(semiconductor chip)上特有的身分码(ID code)，用来保护内部的数据。
一般来说，PUF技术是利用半导体芯片的制造变异(manufacturing variation)来获得独特的随机码。此制造变异包括半导体的制作工艺变异(process variation)。亦即，就算有精确的制作工艺步骤可以制作出半导体芯片，但是其随机码几乎不可能被复制(duplicate)。因此，具有PUF技术的半导体芯片通常被运用于高安全防护的应用(applications with high security requirements)。
举例来说，美国专利号码US 9,613,714揭露一种用于物理不可复制技术的一次编程存储单元与存储单元阵列及其相关随机码产生方法。
发明内容
本发明有关于一种运用于物理不可复制技术(PUF技术)的一次编程存储单元，包括：一第一条鳍；一第二条鳍；一第一栅极结构，包括一第一栅极介电层、一第二栅极介电层与一第一栅极层；其中，该第一条鳍的一中间区域上方与两侧边表面被该第一栅极介电层覆盖，该第二条鳍的一中间区域上方与两侧边表面被该第二栅极介电层覆盖，该第一栅极介电层与该第二栅极介电层被该第一栅极层覆盖，该第一栅极层连接至一反熔丝控制线；一第一漏/源接触层，电连接至该第一条鳍的一第一端以及电连接至该第二条鳍的一第一端；一第二漏/源接触层，电连接至该第二条鳍的一第二端，且该第二漏/源接触层未电连接至该第一条鳍的一第二端；一第一晶体管，该第一晶体管具有一第一漏/源端，一栅极端与一第二漏/源端，该第一晶体管的该第二漏/源端连接至该第一漏/源接触层；以及，一第二晶体管，该第二晶体管具有一第一漏/源端，一栅极端与一第二漏/源端，该第二晶体管的该第一漏/源端连接至该第二漏/源接触层。
本发明有关于一种运用于物理不可复制技术(PUF技术)的一次编程存储单元，包括：一第一漏/源接触层；一第一条鳍，该第一条鳍的一第一端电连接至该第一漏/源接触层；一第二条鳍，该第二条鳍的一第一端电连接至该第一漏/源接触层；一第一栅极结构，包括一第一栅极介电层、一第二栅极介电层与一第一栅极层；其中，该第一条鳍的一中间区域上方与两侧边表面被该第一栅极介电层覆盖，该第二条鳍的一中间区域上方与两侧边表面被该第二栅极介电层覆盖，该第一栅极介电层与该第二栅极介电层被该第一栅极层覆盖；一第二漏/源接触层；一第三条鳍，该第三条鳍的一第一端电连接至该第一条鳍的一第二端，该第三条鳍的一第二端未电连接至该第二漏/源接触层；一第四条鳍，该第四条鳍的一第一端电连接至该第二条鳍的一第二端，该第四条鳍的一第二端电连接至该第二漏/源接触层；一第二栅极结构，包括一第三栅极介电层、一第四栅极介电层与一第二栅极层；其中，该第三条鳍的一中间区域上方与两侧边表面被该第三栅极介电层覆盖，该第四条鳍的一中间区域上方与两侧边表面被该第四栅极介电层覆盖，该第三栅极介电层与该第四栅极介电层被该第二栅极层覆盖，该第二栅极层连接至一反熔丝控制线；一第三漏/源接触层；一第五条鳍，该第五条鳍的一第一端电连接至该第二漏/源接触层，该第五条鳍的一第二端电连接至该第三漏/源接触层；以及，一第三栅极结构，包括一第五栅极介电层与一第三栅极层；其中，该第五条鳍的一中间区域上方与两侧边表面被该第五栅极介电层覆盖，该第五栅极介电层该第三栅极层覆盖。
本发明有关于一种运用于物理不可复制技术(PUF技术)的一次编程存储单元，包括：一第一晶体管，该第一晶体管具有一第一漏/源端，一栅极端与一第二漏/源端；一第一条鳍，该第一条鳍的一第一端电连接至该第一晶体管的该第二漏/源端；一第一栅极结构，包括一第一栅极介电层与一第一栅极层；其中，该第一条鳍的一中间区域上方与两侧边表面被该第一栅极介电层覆盖，该第一栅极介电层被该第一栅极层覆盖，该第一栅极层连接至一第一反熔丝控制线；一第二条鳍，该第二条鳍的一第一端电连接至该第一条鳍的一第二端；一第二栅极结构，包括一第二栅极介电层与一第二栅极层；其中，该第二条鳍的一中间区域上方与两侧边表面被该第二栅极介电层覆盖，该第二栅极介电层被该第二栅极层覆盖，该第二栅极层连接至一第二反熔丝控制线；以及，一第二晶体管，该第二晶体管具有一第一漏/源端，一栅极端与一第二漏/源端，该第二晶体管的该第一漏/源端连接至该第二条鳍的一第二端。
本发明有关于一种运用于物理不可复制技术(PUF技术)的一次编程存储单元，包括：一第一漏/源接触层，连接至一第一位线；一第二漏/源接触层，连接至一第二位线；一第一条鳍，该第一条鳍的一第一端电连接至该第一漏/源接触层；一第二条鳍，该第二条鳍的一第一端电连接至该第二漏/源接触层；一第一栅极结构，包括一第一栅极介电层、一第二栅极介电层与一第一栅极层；其中，该第一条鳍的一中间区域上方与两侧边表面被该第一栅极介电层覆盖，该第二条鳍的一中间区域上方与两侧边表面被该第二栅极介电层覆盖，该第一栅极介电层与该第二栅极介电层被该第一栅极层覆盖，该第一栅极层连接至一字线；一第三条鳍，该第三条鳍的一第一端电连接至该第一条鳍的一第二端；一第四条鳍，该第四条鳍的一第一端电连接至该第二条鳍的一第二端；一第二栅极结构，包括一第三栅极介电层、一第四栅极介电层与一第二栅极层；其中，该第三条鳍的一中间区域上方与两侧边表面被该第三栅极介电层覆盖，该第四条鳍的一中间区域上方与两侧边表面被该第四栅极介电层覆盖，该第三栅极介电层与该第四栅极介电层被该第二栅极层覆盖，该第二栅极层连接至一跟随控制线；一第五条鳍，该第五条鳍的一第一端电连接至该第三条鳍的一第二端；一第六条鳍，该第六条鳍的一第一端电连接至该第四条鳍的一第二端；以及，一第三栅极结构，包括一第五栅极介电层、一第六栅极介电层与一第三栅极层；其中，该第五条鳍的一中间区域上方与两侧边表面被该第五栅极介电层覆盖，该第六条鳍的一中间区域上方与两侧边表面被该第六栅极介电层覆盖，该第五栅极介电层与该第六栅极介电层被该第三栅极层覆盖，该第三栅极层连接至一反熔丝控制线。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下：
附图说明
图1A至图1C为FinFET晶体管的制作流程示意图；
图1D为FinFET晶体管的俯视图；
图2A为本发明第一实施例运用于PUF技术的OTP存储单元俯视图；
图2B为修改第一实施例后的OTP存储单元；
图3A与图3B为第一实施例OTP存储单元进行注册动作的偏压与运作图；
图3C与图3D为第一实施例OTP存储单元进行读取动作的偏压与运作图；
图4为本发明第二实施例OTP存储单元的俯视图；
图5为本发明第三实施例OTP存储单元的俯视图；
图6A为本发明第四实施例运用于PUF技术的OTP存储单元俯视图；
图6B为修改第四实施例后的OTP存储单元；
图7A与图7B为第四实施例OTP存储单元进行注册动作的偏压与运作图；
图7C与图7D为第四实施例OTP存储单元进行读取动作的偏压与运作图；
图8为本发明第五实施例OTP存储单元的俯视图；
图9为本发明第六实施例OTP存储单元的俯视图；
图10为本发明第七实施例OTP存储单元的俯视图；
图11为本发明第八实施例运用于PUF技术的OTP存储单元俯视图；
图12A与图12B为第八实施例OTP存储单元进行注册动作的偏压与运作图；
图12C与图12D为第八实施例OTP存储单元进行读取动作的偏压与运作图；
图13为本发明第九实施例运用于PUF技术的OTP存储单元俯视图；
图14A与图14B为第九实施例OTP存储单元进行注册动作的偏压与运作图；以及
图14C与图14D为第九实施例OTP存储单元进行读取动作的偏压与运作图。
符号说明
110:绝缘层
112,114,116,118,212,214,216,218,252,254,256,258,272,274,276,278,312,314,316,318,331,333,335,337,352,354,356,358,371,372,373,374,375,376,377,378,512,514,516,518,542,544,546,548,562,564,566,568,582,584,586,588,612,614,616,618,642,644,646,648,662,664,666,668:鳍
120,220,260,280,320,340,360,390,380,520,550,570,590,620,650,670:栅极层
122,124,126,128,222,224,226,228,262,264,266,268,282,284,286,288,322,324,326,328,342,344,346,348,362,364,366,368,382,384,386,388,392,394,396,398,522,524,526,528,552,554,556,558,572,574,576,578,592,594,596,598,622,624,626,628,652,654,656,658,672,674,676,678:栅极介电层
130,140,230,232,234,236,330,332,334,336,338,339,532,534,536,538,630,632,634,636,638,639:漏/源接触层
具体实施方式
值得说明的是，本文所描述的「破裂」可指的是量子隧穿(Quantum Tunneling)技术。详细来说，在FinFET晶体的栅极端子上累积的能量达到某个程度后，FinFET晶体管会发生量子隧穿，而FinFET晶体管的栅极端子上累积的能量会通过栅极漏电路径被释放，因此产生大于一预定临界值的量子隧穿电流。量子隧穿的机制可类似于栅极氧化层击穿(gateoxide breakdown)，但并不限于硬性/破坏性击穿。例如，量子隧穿可为利用能阱补助隧穿(trap-assisted tunneling)的软性击穿，但本发明不限于此。为便于理解，产生大于预定临界值的量子隧穿电流的FinFET晶体管可称其栅极介电层「破裂」，而产生小于预定临界值的量子隧穿电流(或是并未发生量子隧穿)的FinFET晶体管可称其栅极介电层「未破裂」。请参照图1A至图1C，其所绘示为FinFET晶体管的制作流程示意图。图1D为FinFET晶体管的俯视图。
如图1A所示，在半导体基板(sub)上进行蚀刻并形成多条凸出结构，这些凸出结构凸出于半导体基板(sub)表面。接着，形成绝缘层110覆盖于半导体基板(sub)的表面与凸出结构的下方。而凸出结构未被绝缘层110所覆盖的区域即成为鳍(Fin)112、114、116、118。也就是说，这些鳍112、114、116、118是由半导体基板(sub)延伸出去，且多条鳍112、114、116、118凸出于绝缘层110的表面。
如图1B所示，在绝缘层110上形成一栅极结构，覆盖于鳍112、114、116、118的中间区域，并暴露出鳍112、114、116、118的两侧区域。其中，栅极结构包括：栅极介电层(gatedielectric layer)122、124、126、128分别覆盖于鳍112、114、116、118的中间区域上方与两侧边表面(lateral surface)。再者，栅极层120覆盖栅极介电层122、124、126、128，且栅极层120位于绝缘层110上。
接着，如图1C所示，形成漏/源接触层(drain/source contact layer)130接触于鳍112、114、116、118的第一侧区域，以及形成漏/源接触层140接触于鳍112、114、116、118的第二侧区域。
因此，两个漏/源接触层130、140，栅极结构以及鳍112、114、116、118即构成FinFET晶体管。再者，鳍112、114、116、118的中间区域可视为FinFET晶体管的沟道区域(channelregion)。
另外，鳍112、114、116、118有各种掺杂型态。举例来说，鳍112、114、116、118的第一侧区域与第二侧区域为N型掺杂区(N-doped region)，鳍112、114、116、118的中间区域为未掺杂区(undoped region)。或者，鳍112、114、116、118的第一侧区域与第二侧区域为P型掺杂区(P-doped region)，鳍112、114、116、118的中间区域为未型掺杂区。或者，鳍112、114、116、118都为P型掺杂区。或者，鳍112、114、116、118都为N型掺杂区。或者，鳍112、114、116、118都为未掺杂区。
再者，为了方便说明，在图1D所示的FinFET晶体管MFIN俯视图中，省略绝缘层110与半导体基板(sub)。如图1D所示，FinFET晶体管MFIN包括：栅极结构、鳍112、114、116、118与漏/源接触层140、130。栅极结构包括：栅极介电层122、124、126、128分别覆盖于鳍112、114、116、118的中间区域上方与两侧边表面，栅极层120覆盖栅极介电层122、124、126、128。再者，漏/源接触层130接触于鳍112、114、116、118的第一侧区域上方表面，漏/源接触层140接触于鳍112、114、116、118的第二侧区域上方表面。
另外，在图1D中的FinFET晶体管MFIN是以四条鳍112、114、116、118为例来说明。当然本发明并不限定于此，FinFET晶体管中也可以设计其他数目的鳍。
本发明利用设计于半导体基板上的多个FinFET晶体管来组合成OTP存储单元，并修改其中部分FinFET晶体管的结构。再者，组合这些FinFET晶体管，并设计各种FinFET晶体管的连接关系来完成本发明的OTP存储单元，并运用于PUF技术。
请参照图2A，其所绘示为本发明第一实施例运用于PUF技术的OTP存储单元俯视图。第一实施例的OTP存储单元由三个FinFET晶体管所组成，每个FinFET晶体管的构造类似于图1D的FinFET晶体管，此处不再赘述。OTP存储单元包括：第一选择晶体管MFIN_sel1、第二选择晶体管MFIN_sel2以及反熔丝晶体管MFIN_AF。
第一选择晶体管MFIN_sel1包括：漏/源接触层230、漏/源接触层232、栅极结构与多条鳍212、214、216、218。其中，栅极结构覆盖于鳍212、214、216、218的中间区域。栅极结构包括：栅极介电层222、224、226、228分别覆盖于鳍212、214、216、218的中间区域上方与两侧边表面，栅极层220覆盖于栅极介电层222、224、226、228。再者，漏/源接触层230接触于鳍212、214、216、218的第一侧区域上方表面，漏/源接触层232接触于鳍212、214、216、218的第二侧区域上方表面。也就是说，鳍212、214、216、218的第一端电连接至漏/源接触层230，鳍212、214、216、218的第二端电连接至漏/源接触层232。
反熔丝晶体管MFIN_AF包括：漏/源接触层232、漏/源接触层234、栅极结构与多条鳍252、254、256、258。其中，栅极结构覆盖于鳍252、254、256、258的中间区域。栅极结构包括：栅极介电层262、264、266、268分别覆盖于鳍252、254、256、258的中间区域上方与两侧边表面，栅极层260覆盖于栅极介电层262、264、266、268。漏/源接触层232接触于鳍252、254、256、258的第一侧区域上方表面。根据本发明的第一实施例，漏/源接触层234仅接触于鳍256、258的第二侧区域上方表面；漏/源接触层234未接触于鳍252、254的第二侧区域。也就是说，鳍252、254、256、258的第一端电连接至漏/源接触层232，鳍256、258的第二端电连接至漏/源接触层234，鳍252、254的第二端未电连接至漏/源接触层234。
另外，如图2A所示，反熔丝晶体管MFIN_AF中鳍252的第一端电连接至第一选择晶体管MFIN_sel1中鳍212的第二端。同理，反熔丝晶体管MFIN_AF中鳍254、256、258的第一端分别电连接至第一选择晶体管MFIN_sel1中鳍214、216、218的第二端。
当然，也可以于半导体基板上制作一条较长的鳍，并区分两个部分。第一部分属于第一选择晶体管MFIN_sel1的鳍212，第二部分属于反熔丝晶体管MFIN_AF中的鳍252。也就是说，反熔丝晶体管MFIN_AF中的鳍252与第一选择晶体管MFIN_sel1的鳍212是一体成形。同理，鳍254与鳍214是一体成形，鳍256与鳍216是一体成形，鳍258与鳍218是一体成形。
第二选择晶体管MFIN_sel2包括：漏/源接触层234、漏/源接触层236、栅极结构与多条鳍276、278。其中，栅极结构覆盖于鳍276、278的中间区域。栅极结构包括：栅极介电层286、288分别覆盖于鳍276、278的中间区域上方与两侧边表面，栅极层280覆盖于栅极介电层286、288。再者，漏/源接触层234接触于鳍276、278的第一侧区域上方表面，漏/源接触层236接触于鳍276、278的第二侧区域上方表面。也就是说，鳍276、278的第一端电连接至漏/源接触层234，鳍276、278的第二端电连接至漏/源接触层236。
另外，如图2A所示，反熔丝晶体管MFIN_AF中鳍256的第二端电连接至第二选择晶体管MFIN_sel2中鳍276的第一端。同理，反熔丝晶体管MFIN_AF中鳍258的第二端电连接至第二选择晶体管MFIN_sel2中鳍278的第一端。
当然，第二选择晶体管MFIN_sel1的鳍276、反熔丝晶体管MFIN_AF中的鳍256与第一选择晶体管MFIN_sel1的鳍216可以是一体成形。同理，鳍278、鳍258与鳍218可以是一体成形。
另外，在第一选择晶体管MFIN_sel1中，漏/源接触层230连接至第一位线BL1，栅极层220连接至第一字线WL1。在反熔丝晶体管MFIN_AF中，栅极层260连接至反熔丝控制线AF。在第二选择晶体管MFIN_sel2中，漏/源接触层236连接至第二位线BL2，栅极层280连接至第二字线WL2。
第一实施例的OTP存储单元也可以简单的修改。举例来说，在图2A的OTP存储单元中，第二选择晶体管MFIN_sel2的栅极结构尺寸较小。图2B为修改第一实施例后的OTP存储单元。在修改的OTP存储单元中，将第一选择晶体管MFIN_sel1、第二选择晶体管MFIN_sel2以及反熔丝晶体管MFIN_AF的栅极结构为设计为相同尺寸。
请参照图3A与图3B，其所绘示为本发明第一实施例OTP存储单元进行注册动作(enroll action)的偏压以及运作示意图。图3C与图3D为本发明第一实施例OTP存储单元进行读取动作(read action)的偏压以及运作示意图。
在第一实施例的OTP存储单元中，第一位线BL1与反熔丝控制线AF之间为注册路径(enroll path)。开启(turn on)第一选择晶体管MFIN_sel1即可开启注册路径。关闭(turnoff)第一选择晶体管MFIN_sel1即可关闭注册路径。类似地，第二位线BL2与反熔丝控制线AF之间为读取路径(read path)。开启第二选择晶体管MFIN_sel2即可开启读取路径。关闭第二选择晶体管MFIN_sel2即可关闭读取路径。
如图3A与图3B所示，在注册动作时，第一位线BL1接收接地电压(0V)，第一字线WL1接收开启电压(on voltage，VON)，反熔丝控制线AF接收注册电压VENRL，第二字线WL2为0V，第二位线BL2为0V。其中，注册电压VENRL在3V～6V之间，开启电压VON在0.4V～3V之间。因此，第一选择晶体管MFIN_sel1开启(turn on)，亦即注册路径开启。另外，第二选择晶体管MFIN_sel2关闭(turn off)，亦即读取路径关闭。
在注册路径中，由于第一选择晶体管MFIN_sel1开启，第一位线BL1的接地电压(0V)经由第一选择晶体管MFIN_sel1传递至反熔丝型晶体管MFIN_AF的漏/源接触层232以及鳍252、254、256、258。当反熔丝型控制线AF接收注册电压VENRL时，反熔丝型晶体管MFIN_AF的鳍252、254、256、258与栅极层260之间承受的电压应力(voltage stress)为注册电压VENRL，造成四个栅极介电层262、264、266、268其中之一破裂(rupture)。
由于OTP存储单元的制造变异，在注册动作时，并无法预测反熔丝晶体管MFIN_AF中哪个栅极介电层262、264、266、268会破裂，因此本发明第一实施例的OTP存储单元可运用于PUF技术。
举例来说，如图3A所示的OTP存储单元，在注册动作时，栅极介电层266破裂，注册电流IENRL由反熔丝控制线AF经由栅极层260、栅极介电层266、鳍256、漏/源接触层232、第一选择晶体管MFIN_sel1流至第一位线BL1。也就是说，由于栅极介电层266破裂，栅极层260与鳍256之间呈现低电阻值的状态。
或者，如图3B所示的OTP存储单元，在注册动作时，栅极介电层262破裂，注册电流IENRL由反熔丝控制线AF经由栅极层260、栅极介电层262、鳍252、漏/源接触层232、第一选择晶体管MFIN_sel1流至第一位线BL1。也就是说，由于栅极介电层262破裂，栅极层260与鳍252之间呈现低电阻值的状态。
当然，除了图3A与图3B之外，在注册动作时，也有可能是栅极介电层264或者268破裂。此处不再赘述。
另外，在第一实施例的OTP存储单元中，由于反熔丝晶体管MFIN_AF中仅有鳍256、258连接至漏/源接触层234，鳍252、254并未连接至漏/源接触层234。也就是说，反熔丝晶体管MFIN_AF的鳍252、254并未连接于第二位线BL2与反熔丝控制线AF之间，鳍252、254并未包含在读取路径中。仅有反熔丝晶体管MFIN_AF的鳍256、258包含于读取路径中。
如图3C与图3D所示，在读取动作时，第一位线BL1为0V，第一字线WL1为0V，反熔丝控制线AF接收读取电压VRD，第二字线WL2接收开启电压(on voltage，VON)，第二位线BL2接收接地电压(0V)。其中，读取电压VRD在0.75V～1.2V之间。因此，第二选择晶体管MFIN_sel2开启(turn on)，亦即读取路径开启。另外，第一选择晶体管MFIN_sel1关闭(turn off)，亦即注册路径关闭。
如图3C所示，反熔丝晶体管MFIN_AF的栅极介电层266破裂(rupture)，鳍256与栅极层260之间为低电阻值状态。因此，OTP存储单元的读取路径中产生较大的读取电流IRD，由反熔丝控制线AF经由栅极层260、栅极介电层266、鳍256、漏/源接触层234、第二选择晶体管MFIN_sel2流至第二位线BL2。另外，由于反熔丝晶体管MFIN_AF的其他栅极介电层262、264、268未破裂(rupture)，所以读取电流IRD不会通过对应的鳍252、254、258。
类似地，如果反熔丝晶体管MFIN_AF中的栅极介电层268破裂。在读取动作时，读取路径(亦即第二位线BL2)上也会有较大的读取电流IRD，其运作原理不再赘述。
如图3D所示，反熔丝晶体管MFIN_AF的栅极介电层262破裂(rupture)，使得鳍252与栅极层260之间为低电阻值状态。然而，由于鳍252并未电连接至漏/源接触层234，亦即鳍252并未连接至第二选择晶体管MFIN_sel2，所以OTP存储单元无法产生任何读取电流。也就是说，反熔丝控制线AF以及第二位线BL2之间的读取路径通过的读取电流几乎为零。
类似地，如果反熔丝晶体管MFIN_AF中的栅极介电层264破裂。在读取动作时，读取路径(亦即第二位线BL2)上的读取电流会非常小，几乎为零。其运作原理不再赘述。
由以上的说明可知，在注册动作完成后，再进行读取动作时，即可利用第二位线BL2上的读取电流IRD大小来决定随机码中的一个位(one bit)。举例来说，提供一电流比较器(current comparator)，接收读取电流IRD以及参考电流Iref。当读取电流IRD大于参考电流Iref时，决定一第一逻辑值为随机码，例如逻辑“0”。反之，当读取电流IRD小于参考电流Iref时，决定一第二逻辑值为随机码，例如逻辑“1”。
由以上的说明可知，本发明运用于PUF技术的OTP存储单元中，反熔丝型晶体管MFIN_AF为FinFET晶体管。以图2A～图2B的OTP存储单元为例，反熔丝型晶体管MFIN_AF中包括四条鳍252、254、256、258，被区分为两个群，第一群鳍256、258的第一端电连接至漏/源接触层232，第一群鳍256、258的第二端电连接至漏/源接触层234，第二群鳍252、254的第一端电连接至漏/源接触层232，第二群鳍252、254的第二端未电连接至漏/源接触层234。
再者，在进行注册动作时，如果是覆盖第一群鳍256、258的栅极介电层破裂266、268其中之一破裂，则进行读取动作时，根据读取电流IRD可确认一位(one bit)的随机码为第一逻辑值，例如逻辑“0”。反之，如果是覆盖第二群鳍252、254的栅极介电层破裂262、264其中之一破裂，则进行读取动作时，根据读取电流IRD可确认一位(one bit)的随机码为第二逻辑值，例如逻辑“1”。
第一实施例的OTP存储单元中，第一选择晶体管MFIN_sel1与反熔丝晶体管MFIN_AF都有四条鳍，第二选择晶体管MFIN_sel2有二条鳍。当然，本发明并不限定于此，在此领域的技术人员也可以修改为第一选择晶体管MFIN_sel1中有X条鳍、第二选择晶体管MFIN_sel2中有Y条鳍，反熔丝晶体管MFIN_AF中有Z条鳍。再者，将反熔丝晶体管MFIN_AF中的Z条鳍区分为第一群鳍与第二群鳍，第一选择晶体管MFIN_sel1电连接至反熔丝晶体管MFIN_AF中的第一群鳍与第二群鳍，第二选择晶体管MFIN_sel2仅电连接至反熔丝晶体管MFIN_AF中的第一群鳍。
举例来说，在第一实施例OTP存储单元中，设计第一选择晶体管MFIN_sel1有一条鳍(X＝1)、第二选择晶体管MFIN_sel2有一条鳍(Y＝1)、反熔丝晶体管MFIN_AF有二条鳍(Z＝2)。如此，即可以组成尺寸最小的OTP存储单元，并运用于PUF技术。
请参照图4，其所绘示为本发明第二实施例OTP存储单元的俯视图。相较于图2A的第一实施例OTP存储单元，图4的OTP存储单元中，第二选择晶体管MFIN_sel2更增加两条鳍272、274以及对应的栅极介电层282、284。以下仅介绍第二选择晶体管MFIN_sel2的鳍272、274以及栅极介电层282、284，其他则不再赘述。
在图4中，第二选择晶体管MFIN_sel2的栅极结构还包括：栅极介电层282、284。栅极介电层282、284分别覆盖鳍272、274的中间区域上方与两侧边表面，栅极层280覆盖于栅极介电层282、284。再者，反熔丝晶体管MFIN_AF中鳍252的第二端电连接于第二选择晶体管MFIN_sel2中鳍272的第一端。反熔丝晶体管MFIN_AF中鳍254的第二端电连接于第二选择晶体管MFIN_sel2中鳍274的第一端。另外，漏/源接触层234并未接触于鳍272、274的第一侧区域。
请参照图5，其所绘示为本发明第三实施例OTP存储单元的俯视图。相较于图2A的第一实施例OTP存储单元，图5的OTP存储单元中省略漏/源接触层232，其余的构造都类似于图2A的OTP存储单元，此处不再赘述。
在图5中，第一选择晶体管MFIN_sel1中鳍212的第二端电连接于反熔丝晶体管MFIN_AF中鳍252第一端。第一选择晶体管MFIN_sel1中鳍214的第二端电连接于反熔丝晶体管MFIN_AF中鳍254第一端。第一选择晶体管MFIN_sel1中鳍216的第二端电连接于反熔丝晶体管MFIN_AF中鳍256第一端。第一选择晶体管MFIN_sel1中鳍218的第二端电连接于反熔丝晶体管MFIN_AF中鳍258第一端。
在图5的第三实施例OTP存储单元中，由于反熔丝晶体管MFIN_AF的多条鳍252、254、256、258的第一端并未互相连接，因此在读取动作时可以防止未在读取路径上的鳍252、254产生漏电流至第二位线BL2，并造成误判。
再者，图4与图5的OTP存储单元在注册动作与读取动作时的偏压与运作都相同于图2A的OTP存储单元。也就是说，图4与图5的OTP存储单元可根据图3A与图3B所提供的偏压来进行注册动作，并根据图3C与图3D所提供的偏压来进行读取动作。
另外，在第一实施例、第二实施例与第三实施例OTP存储单元中，都由三个FinFET晶体管所组成。当然，在此领域的技术人员也可以仅使用FinFET晶体管作为反熔丝晶体管，并且搭配其他形式的选择晶体管，例如平面型场效晶体管(planar FET)，来组成本发明第一实施例、第二实施例与第三实施例的OTP存储单元。举例来说，在其他的实施例中，以FinFET晶体管作为反熔丝晶体管MFIN_AF，而以平面型场效晶体管作为第一选择晶体管与第二选择晶体管，并组成本发明的OTP存储单元。
以图2A的OTP存储单元为例，将第一选择晶体管的一第一漏/源端连接至第一位线BL1，第一选择晶体管的一栅极端连接至第一字线WL1，第一选择晶体管的一第二漏/源端连接至反熔丝晶体管MFIN_AF的漏/源接触层232。再者，将第二选择晶体管的一第一漏/源端连接至反熔丝晶体管MFIN_AF的漏/源接触层234，第二选择晶体管的一栅极端连接至第二字线WL2，第二选择晶体管的一第二漏/源端连接至第二位线BL2。
请参照图6A，其所绘示为本发明第四实施例运用于PUF技术的OTP存储单元俯视图。第四实施例的OTP存储单元由五个FinFET晶体管所组成，每个FinFET晶体管的构造类似于图1D的FinFET晶体管。OTP存储单元包括：第一选择晶体管MFIN_sel1、第二选择晶体管MFIN_sel2、第一跟随晶体管MFIN_FL1、第二跟随晶体管MFIN_FL2以及反熔丝晶体管MFIN_AF。
第一选择晶体管MFIN_sel1包括：漏/源接触层330、漏/源接触层332、栅极结构与多条鳍312、314、316、318。其中，栅极结构覆盖于鳍312、314、316、318的中间区域。栅极结构包括：栅极介电层322、324、326、328分别覆盖于鳍312、314、316、318的中间区域上方与两侧边表面，栅极层320覆盖于栅极介电层322、324、326、328。再者，漏/源接触层330接触于鳍312、314、316、318的第一侧区域上方表面，漏/源接触层332接触于鳍312、314、316、318的第二侧区域上方表面。也就是说，鳍312、314、316、318的第一端电连接至漏/源接触层330，鳍312、314、316、318的第二端电连接至漏/源接触层332。
第一跟随晶体管MFIN_FL1包括：漏/源接触层332、漏/源接触层339、栅极结构与多条鳍331、333、335、337。其中，栅极结构覆盖于鳍331、333、335、337的中间区域。栅极结构包括：栅极介电层342、344、346、348分别覆盖于鳍331、333、335、337的中间区域上方与两侧边表面，栅极层340覆盖于栅极介电层342、344、346、348。再者，漏/源接触层332接触于鳍331、333、335、337的第一侧区域上方表面，漏/源接触层339接触于鳍331、333、335、337的第二侧区域上方表面。也就是说，鳍331、333、335、337的第一端电连接至漏/源接触层332，鳍331、333、335、337的第二端电连接至漏/源接触层339。
如图6A所示，第一跟随晶体管MFIN_FL1中鳍331的第一端电连接至第一选择晶体管MFIN_sel1中鳍312的第二端。同理，第一跟随晶体管MFIN_FL1中鳍333、335、337的第一端分别电连接至第一选择晶体管MFIN_sel1中鳍314、316、318的第二端。
反熔丝晶体管MFIN_AF包括：漏/源接触层339、漏/源接触层338、栅极结构与多条鳍352、354、356、358。其中，栅极结构覆盖于鳍352、354、356、358的中间区域。栅极结构包括：栅极介电层362、364、366、368分别覆盖于鳍352、354、356、358的中间区域上方与两侧边表面，栅极层360覆盖于栅极介电层362、364、366、368。漏/源接触层339接触于鳍352、354、356、358的第一侧区域上方表面。根据本发明的第四实施例，漏/源接触层338仅接触于鳍356、358的第二侧区域上方表面；漏/源接触层338未接触于鳍352、354的第二侧区域。也就是说，鳍352、354、356、358的第一端电连接至漏/源接触层339，鳍356、358的第二端电连接至漏/源接触层338，鳍352、354的第二端未电连接至漏/源接触层338。
另外，如图6A所示，反熔丝晶体管MFIN_AF中鳍352的第一端电连接至第一跟随晶体管MFIN_FL1中鳍331的第二端。同理，反熔丝晶体管MFIN_AF中鳍354、356、358的第一端分别电连接至第一跟随晶体管MFIN_FL1中鳍333、335、337的第二端。
第二跟随晶体管MFIN_FL2包括：漏/源接触层338、漏/源接触层334、栅极结构与多条鳍375、377。其中，栅极结构覆盖于鳍375、377的中间区域。栅极结构包括：栅极介电层396、398分别覆盖于鳍375、377的中间区域上方与两侧边表面，栅极层390覆盖于栅极介电层396、398。再者，漏/源接触层338接触于鳍375、377的第一侧区域上方表面，漏/源接触层334接触于鳍375、377的第二侧区域上方表面。也就是说，鳍375、377的第一端电连接至漏/源接触层338，鳍375、377的第二端电连接至漏/源接触层334。
如图6A所示，第二跟随晶体管MFIN_FL2中鳍375的第一端电连接至反熔丝晶体管MFIN_AF中鳍356的第二端。同理，第二跟随晶体管MFIN_FL2中鳍377的第一端电连接至反熔丝晶体管MFIN_AF中鳍358的第二端。
第二选择晶体管MFIN_sel2包括：漏/源接触层334、漏/源接触层336、栅极结构与多条鳍376、378。其中，栅极结构覆盖于鳍376、378的中间区域。栅极结构包括：栅极介电层386、388分别覆盖于鳍376、378的中间区域上方与两侧边表面，栅极层380覆盖于栅极介电层386、388。再者，漏/源接触层334接触于鳍376、378的第一侧区域上方表面，漏/源接触层336接触于鳍376、378的第二侧区域上方表面。也就是说，鳍376、378的第一端电连接至漏/源接触层334，鳍376、378的第二端电连接至漏/源接触层336。
另外，如图6A所示，第二跟随晶体管MFIN_FL2中鳍375的第二端电连接至第二选择晶体管MFIN_sel2中鳍376的第一端。同理，第二跟随晶体管MFIN_FL2中鳍377的第二端电连接至第二选择晶体管MFIN_sel2中鳍378的第一端。
当然，在OTP存储单元中，鳍312、331、352可以是一体成形，鳍314、333、354可以是一体成形，鳍316、335、356、375、376可以是一体成形，鳍318、337、358、377、378可以是一体成形。
另外，在第一选择晶体管MFIN_sel1中，漏/源接触层330连接至第一位线BL1，栅极层320连接至第一字线WL1。在第一跟随晶体管MFIN_FL1中，栅极层340连接至第一跟随控制线FL1。在反熔丝晶体管MFIN_AF中，栅极层360连接至反熔丝控制线AF。在第二跟随晶体管MFIN_FL2中，栅极层390连接至第二跟随控制线FL2。在第二选择晶体管MFIN_sel2中，漏/源接触层336连接至第二位线BL2，栅极层380连接至第二字线WL2。
第四实施例的OTP存储单元也可以简单的修改。举例来说，在图6A的OTP存储单元中，第二选择晶体管MFIN_sel2的栅极结构尺寸与第二跟随晶体管MFIN_FL2的栅极结构尺寸较小。图6B为修改第四实施例后的OTP存储单元。在修改的OTP存储单元中，将第一选择晶体管MFIN_sel1、第二选择晶体管MFIN_sel2、第一跟随晶体管MFIN_FL1、第二跟随晶体管MFIN_FL2以及反熔丝晶体管MFIN_AF的栅极结构设计为相同尺寸。
请参照图7A与图7B，其所绘示为本发明第四实施例OTP存储单元进行注册动作(enroll action)的偏压以及运作示意图。图7C与图7D为本发明第四实施例OTP存储单元进行读取动作(read action)的偏压以及运作示意图。
在第四实施例的OTP存储单元中，第一位线BL1与反熔丝控制线AF之间为注册路径(enroll path)。开启(turn on)第一选择晶体管MFIN_sel1与第一跟随晶体管MFIN_FL1即可开启注册路径。关闭第一选择晶体管MFIN_sel1与第一跟随晶体管MFIN_FL1即可关闭注册路径。类似地，第二位线BL2与反熔丝控制线AF之间为读取路径(read path)。开启第二选择晶体管MFIN_sel2与第二跟随晶体管MFIN_FL2即可开启读取路径。关闭第二选择晶体管MFIN_sel2与第二跟随晶体管MFIN_FL2即可关闭读取路径。
如图7A与图7B所示，在注册动作时，第一位线BL1接收接地电压(0V)，第一字线WL1接收第一开启电压(on voltage，VON1)，第一跟随控制线FL1接收第二开启电压VON2，反熔丝控制线AF接收注册电压VENRL，第二字线WL2为0V，第二跟随控制线FL2可接收第二开启电压VON2，第二位线BL2为0V。其中，注册电压VENRL在3V～6V之间，第一开启电压VON1在0.4V～3V之间，第二开启电压VON2在0.4V～3V之间。因此，第一选择晶体管MFIN_sel1与第一跟随晶体管MFIN_FL1开启(turn on)，亦即注册路径开启。另外，第二选择晶体管MFIN_sel2关闭(turn off)且第二跟随晶体管MFIN_FL2可为开启或关闭(turn off)，亦即读取路径关闭。
在注册路径中，由于第一选择晶体管MFIN_sel1与第一跟随晶体管MFIN_FL1开启，第一位线BL1的接地电压(0V)经由第一选择晶体管MFIN_sel1与第一跟随晶体管MFIN_FL1传递至反熔丝型晶体管MFIN_AF的漏/源接触层339以及鳍352、354、356、358。当反熔丝型控制线AF接收注册电压VENRL时，反熔丝型晶体管MFIN_AF的鳍352、354、356、358与栅极层360之间承受的电压应力(voltage stress)为注册电压VENRL，造成四个栅极介电层362、364、366、368其中之一破裂(rupture)。由于OTP存储单元的制造变异，在注册动作时，并无法预测反熔丝晶体管MFIN_AF中哪个栅极介电层362、364、366、368会破裂，因此本发明第四实施例的OTP存储单元可运用于PUF技术。
举例来说，如图7A所示之OTP存储单元，在注册动作时，栅极介电层366破裂，注册电流IENRL由反熔丝控制线AF经由栅极层360、栅极介电层366、鳍356、漏/源接触层339、第一跟随晶体管MFIN_FL1、第一选择晶体管MFIN_sel1流至第一位线BL1。也就是说，由于栅极介电层366破裂，栅极层360与鳍356之间呈现低电阻值的状态。
或者，如图7B所示的OTP存储单元，在注册动作时，栅极介电层362破裂，注册电流IENRL由反熔丝控制线AF经由栅极层360、栅极介电层362、鳍352、漏/源接触层339、第一跟随晶体管MFIN_FL1、第一选择晶体管MFIN_sel1流至第一位线BL1。也就是说，由于栅极介电层362破裂，栅极层360与鳍352之间呈现低电阻值的状态。
当然，除了图7A与图7B之外，在注册动作时，也有可能是栅极介电层364或者368破裂。此处不再赘述。
另外，在第四实施例的OTP存储单元中，由于反熔丝晶体管MFIN_AF中仅有鳍356、358连接至漏/源接触层338，鳍352、354并未连接至漏/源接触层338。也就是说，反熔丝晶体管MFIN_AF的鳍352、354并未连接于第二位线BL2与反熔丝控制线AF之间，鳍352、354并未包含在读取路径中。仅有反熔丝晶体管MFIN_AF的鳍356、358包含于读取路径中。
如图7C与图7D所示，在读取动作时，第一位线BL1为0V，第一字线WL1为0V，第一跟随控制线FL1可接收第二开启电压VON2，反熔丝控制线AF接收读取电压VRD，第二字线WL2接收第一开启电压VON1，第二跟随控制线FL2接收第二开启电压VON2，第二位线BL2接收接地电压(0V)。其中，读取电压VRD在0.75V～1.2V之间。因此，第二选择晶体管MFIN_sel2与第二跟随晶体管MFIN_FL2开启(turn on)，亦即读取路径开启。另外，第一选择晶体管MFIN_sel1关闭(turnoff)且第一跟随晶体管MFIN_FL1可为开启或关闭(turn off)，亦即注册路径关闭。
如图7C所示，反熔丝晶体管MFIN_AF的栅极介电层366破裂(rupture)，鳍356与栅极层360之间为低电阻值状态。因此，OTP存储单元的读取路径中产生较大的读取电流IRD，由反熔丝控制线AF经由栅极层360、栅极介电层366、鳍356、漏/源接触层338、第二跟随晶体管MFIN_FL2、第二选择晶体管MFIN_sel2流至第二位线BL2。另外，由于反熔丝晶体管MFIN_AF的其他栅极介电层362、364、368未破裂(rupture)，所以读取电流IRD不会通过对应的鳍352、354、358。
类似地，如果反熔丝晶体管MFIN_AF中的栅极介电层368破裂。在读取动作时，读取路径(亦即第二位线BL2)上也会有较大的读取电流IRD，其运作原理不再赘述。
如图7D所示，反熔丝晶体管MFIN_AF的栅极介电层362破裂(rupture)，使得鳍352与栅极层360之间为低电阻值状态。然而，由于鳍352并未电连接至漏/源接触层338，亦即鳍352并未连接至第二跟随晶体管MFIN_FL2，所以OTP存储单元无法产生任何读取电流。也就是说，反熔丝控制线AF以及第二位线BL2之间的读取路径通过的读取电流很小，几乎为零。
类似地，如果反熔丝晶体管MFIN_AF中的栅极介电层364破裂。在读取动作时，读取路径(亦即第二位线BL2)上的读取电流会非常小，几乎为零。其运作原理不再赘述。
由以上的说明可知，在注册动作完成后，再进行读取动作时，即可利用第二位线BL2上的读取电流IRD大小来决定随机码中的一个位(one bit)。举例来说，提供一电流比较器(current comparator)，接收读取电流IRD以及参考电流Iref。当读取电流IRD大于参考电流Iref时，决定一第一逻辑值为随机码，例如逻辑“0”。反之，当读取电流IRD小于参考电流Iref时，决定一第二逻辑值为随机码，例如逻辑“1”。
由以上的说明可知，本发明运用于PUF技术的OTP存储单元中，反熔丝型晶体管MFIN_AF为FinFET晶体管。以图6A的OTP存储单元为例，反熔丝型晶体管MFIN_AF中包括四条鳍352、354、356、358，被区分为两个群，第一群鳍356、358的第一端电连接至漏/源接触层339，第一群鳍356、358的第二端电连接至漏/源接触层338，第二群鳍352、354的第一端电连接至漏/源接触层339，第二群鳍352、354的第二端未电连接至漏/源接触层338。
再者，在进行注册动作时，如果是覆盖第一群鳍356、358的栅极介电层破裂366、368其中之一破裂，则进行读取动作时，根据读取电流IRD可确认一位(one bit)的随机码为第一逻辑值，例如逻辑“0”。反之，如果是覆盖第二群鳍352、354的栅极介电层破裂362、364其中之一破裂，则进行读取动作时，根据读取电流IRD可确认一位(one bit)的随机码为第二逻辑值，例如逻辑“1”。
在第四实施例的OTP存储单元中，第一选择晶体管MFIN_sel1、第一跟随晶体管MFIN_FL1与反熔丝晶体管MFIN_AF都有四条鳍。第二选择晶体管MFIN_sel2与第二跟随晶体管MFIN_FL2都有二条鳍。当然，本发明并不限定于此，在此领域的技术人员也可以修改为第一选择晶体管MFIN_sel1中有X条鳍、第二选择晶体管MFIN_sel2中有Y鳍，反熔丝晶体管MFIN_AF中有Z鳍、第一跟随晶体管MFIN_FL1有V条鳍，第二跟随晶体管MFIN_FL2有W条鳍。再者，将反熔丝晶体管MFIN_AF中的Z条鳍区分为第一群鳍与第二群鳍，第一跟随晶体管MFIN_FL1电连接至反熔丝晶体管MFIN_AF中的第一群鳍与第二群鳍，第二跟随晶体管MFIN_FL2仅电连接至反熔丝晶体管MFIN_AF中的第一群鳍。
举例来说，在第四实施例OTP存储单元中，设计第一选择晶体管MFIN_sel1有一条鳍(X＝1)、第二选择晶体管MFIN_sel2有一条鳍(Y＝1)、第一跟随晶体管MFIN_FL1有一条鳍(V＝1)、第二跟随晶体管MFIN_FL2有一条鳍(W＝1)，反熔丝晶体管MFIN_AF有二条鳍(Z＝2)。如此，可以组成尺寸最小的OTP存储单元，并运用于PUF技术。
请参照图8，其所绘示为本发明第五实施例OTP存储单元的俯视图。相较于图6A的第四实施例OTP存储单元，图8的OTP存储单元中，第二跟随晶体管MFIN_FL2更增加二条鳍371、373以及对应的栅极介电层392、394。以下仅介绍第二跟随晶体管MFIN_FL2的鳍371、373以及栅极介电层392、394，其他则不再赘述。
在图8中，第二跟随晶体管MFIN_FL2的栅极结构还包括：栅极介电层392、394。栅极介电层392、394分别覆盖鳍371、373的中间区域上方与两侧边表面，栅极层390覆盖于栅极介电层392、394。再者，反熔丝晶体管MFIN_AF中鳍352的第二端电连接于第二跟随晶体管MFIN_FL2中鳍371的第一端。反熔丝晶体管MFIN_AF中鳍354的第二端电连接于第二跟随晶体管MFIN_FL2中鳍373的第一端。
请参照图9，其所绘示为本发明第六实施例OTP存储单元的俯视图。相较于图6A的第四实施例OTP存储单元，图9的OTP存储单元中，第二跟随晶体管MFIN_FL2更增加二条鳍371、373以及对应的栅极介电层392、394，第二选择晶体管MFIN_sel2更增加两条鳍372、374以及对应的栅极介电层382、384。以下仅介绍第二跟随晶体管MFIN_FL2的鳍371、373与栅极介电层392、394，以及第二选择晶体管MFIN_sel2的鳍372、374与栅极介电层382、384，其他则不再赘述。
在图9中，第二跟随晶体管MFIN_FL2的栅极结构还包括：栅极介电层392、394。栅极介电层392、394分别覆盖鳍371、373的中间区域上方与两侧边表面，栅极层390覆盖于栅极介电层392、394。再者，反熔丝晶体管MFIN_AF中鳍352的第二端电连接于第二跟随晶体管MFIN_FL2中鳍371的第一端。反熔丝晶体管MFIN_AF中鳍354的第二端电连接于第二跟随晶体管MFIN_FL2中鳍373的第一端。
再者，第二选择晶体管MFIN_sel2的栅极结构还包括：栅极介电层382、384。栅极介电层382、384分别覆盖鳍372、374的中间区域上方与两侧边表面，栅极层380覆盖于栅极介电层382、384。再者，第二跟随晶体管MFIN_FL2中鳍371的第二端电连接于第二选择晶体管MFIN_sel2中鳍372的第一端。第二跟随晶体管MFIN_FL2中鳍373的第二端电连接于第二选择晶体管MFIN_sel2中鳍374的第一端。
请参照图10，其所绘示为本发明第七实施例OTP存储单元的俯视图。相较于图6A的第四实施例OTP存储单元，图10的OTP存储单元中，未设置漏/源接触层339，其余构造类似于图6A的OTP存储单元，此处不再赘述。
在图10中，第一跟随晶体管MFIN_FL1中鳍331的第二端电连接于反熔丝晶体管MFIN_AF中鳍352第一端。第一跟随晶体管MFIN_FL1中鳍333的第二端电连接于反熔丝晶体管MFIN_AF中鳍354第一端。第一跟随晶体管MFIN_FL1中鳍335的第二端电连接于反熔丝晶体管MFIN_AF中鳍356第一端。第一跟随晶体管MFIN_FL1中鳍337的第二端电连接于反熔丝晶体管MFIN_AF中鳍358第一端。
在第七实施例OTP存储单元中，由于反熔丝晶体管MFIN_AF的多条鳍352、354、356、358的第一端并未互相连接，因此在读取动作时可以防止未在读取路径上的鳍352、354产生漏电流至第二位线BL2，并造成误判。
再者，图8、图9与图10的OTP存储单元在注册动作与读取动作时的偏压与运作都相同于图5的OTP存储单元。也就是说，第五实施例、第六实施例与第七实施例的OTP存储单元可根据图7A与图7B所提供的偏压来进行注册动作，并根据图7C与图7D所提供的偏压来进行读取动作。
另外，在第四实施例、第五实施例、第六实施例与第七实施例OTP存储单元中，都由五个FinFET晶体管所组成。当然，在此领域的技术人员也可以仅使用FinFET晶体管作为反熔丝晶体管，并且搭配其他形式的选择晶体管及跟随晶体管，例如平面型场效晶体管(planar FET)，来组成本发明的OTP存储单元。举例来说，在其他的实施例中，以图6A的FinFET晶体管作为反熔丝晶体管MFIN_AF，而以平面型场效晶体管作为第一选择晶体管、第二选择晶体管、第一跟随晶体管、第二跟随晶体管，并组成本发明的OTP存储单元。
也就是说，以图6A的反熔丝晶体管MFIN_AF为例，将第一选择晶体管的一第一漏/源端连接至第一位线BL1，第一选择晶体管的一栅极端连接至第一字线WL1，第一选择晶体管的一第二漏/源端连接至第一跟随晶体管的一第一漏/源端，第一跟随晶体管的一栅极端连接至第一跟随控制线FL1，第一跟随晶体管的一第二漏/源端连接至反熔丝晶体管MFIN_AF的漏/源接触层339。再者，将第二跟随晶体管的一第一漏/源端连接至反熔丝晶体管MFIN_AF的漏/源接触层338，第二跟随晶体管的一栅极端连接至第二跟随控制线FL2，第二跟随晶体管的一第二漏/源端连接至第二选择晶体管的一第一漏/源端，第二选择晶体管的一栅极端连接至第二字线WL2，第二选择晶体管的一第二漏/源端连接至第二位线BL2。
请参照图11，其所绘示为本发明第八实施例运用于PUF技术的OTP存储单元俯视图。第八实施例的OTP存储单元由四个FinFET晶体管所组成，每个晶体管的构造类似于图1D的FinFET晶体管。OTP存储单元包括：第一选择晶体管MFIN_sel1、第二选择晶体管MFIN_sel2、第一反熔丝晶体管MFIN_AF1以及第二反熔丝晶体管MFIN_AF2。
第一选择晶体管MFIN_sel1包括：漏/源接触层530、漏/源接触层532、栅极结构与多条鳍512、514、516、518。其中，栅极结构覆盖于鳍512、514、516、518的中间区域。栅极结构包括：栅极介电层522、524、526、528分别覆盖于鳍512、514、516、518的中间区域上方与两侧边表面，栅极层520覆盖于栅极介电层522、524、526、528。再者，漏/源接触层530接触于鳍512、514、516、518的第一侧区域上方表面，漏/源接触层532接触于鳍512、514、516、518的第二侧区域上方表面。也就是说，鳍512、514、516、518的第一端电连接至漏/源接触层530，鳍512、514、516、518的第二端电连接至漏/源接触层532。
第一反熔丝晶体管MFIN_AF1包括：漏/源接触层532、漏/源接触层534、栅极结构与多条鳍542、544、546、548。其中，栅极结构覆盖于鳍542、544、546、548的中间区域。栅极结构包括：栅极介电层552、554、556、558分别覆盖于鳍542、544、546、548的中间区域上方与两侧边表面，栅极层550覆盖于栅极介电层552、554、556、558。再者，漏/源接触层532接触于鳍542、544、546、548的第一侧区域上方表面，漏/源接触层534接触于鳍542、544、546、548的第二侧区域上方表面。也就是说，鳍542、544、546、548的第一端电连接至漏/源接触层532，鳍542、544、546、548的第二端电连接至漏/源接触层534。
如图11所示，第一反熔丝晶体管MFIN_AF1中鳍542的第一端电连接至第一选择晶体管MFIN_sel1中鳍512的第二端。同理，第一反熔丝晶体管MFIN_AF1中鳍544、546、548的第一端分别电连接至第一选择晶体管MFIN_sel1中鳍514、516、518的第二端。
第二反熔丝晶体管MFIN_AF2包括：漏/源接触层534、漏/源接触层536、栅极结构与多条鳍562、564、566、568。其中，栅极结构覆盖于鳍562、564、566、568的中间区域。栅极结构包括：栅极介电层572、574、576、578分别覆盖于鳍562、564、566、568的中间区域上方与两侧边表面，栅极层570覆盖于栅极介电层572、574、576、578。漏/源接触层534接触于鳍562、564、566、568的第一侧区域上方表面，漏/源接触层536接触于鳍562、564、566、568的第二侧区域上方表面。
另外，如图11所示，第二反熔丝晶体管MFIN_AF2中鳍562的第一端电连接至第一反熔丝晶体管MFIN_AF1中鳍542的第二端。同理，第二反熔丝晶体管MFIN_AF2中鳍564、566、568的第一端分别电连接至第一反熔丝晶体管MFIN_AF1中鳍544、546、548的第二端。
第二选择晶体管MFIN_sel2包括：漏/源接触层536、漏/源接触层538、栅极结构与多条鳍582、584、586、588。其中，栅极结构覆盖于鳍582、584、586、588的中间区域。栅极结构包括：栅极介电层592、594、596、598分别覆盖于鳍582、584、586、588的中间区域上方与两侧边表面，栅极层590覆盖于栅极介电层592、594、596、598。漏/源接触层536接触于鳍582、584、586、588的第一侧区域上方表面，漏/源接触层538接触于鳍582、584、586、588的第二侧区域上方表面。
另外，如图11所示，第二选择晶体管MFIN_sel2中鳍582的第一端电连接至第二反熔丝晶体管MFIN_AF2中鳍562的第二端。同理，第二选择晶体管MFIN_sel2中鳍584、586、588的第一端分别电连接至第二反熔丝晶体管MFIN_AF2中鳍564、566、568的第二端。
当然，在OTP存储单元中，鳍512、542、562、582可以是一体成形，鳍514、544、564、584可以是一体成形，鳍516、546、566、586可以是一体成形，鳍518、548、568、588可以是一体成形。
另外，在第一选择晶体管MFIN_sel1中，漏/源接触层530连接至第一位线BL1，栅极层520连接至第一字线WL1。在第一反熔丝晶体管MFIN_AF1中，栅极层550连接至第一反熔丝控制线AF1。在第二反熔丝晶体管MFIN_AF2中，栅极层570连接至第二反熔丝控制线AF2。在第二选择晶体管MFIN_sel2中，漏/源接触层538连接至第二位线BL2，栅极层590连接至第二字线WL2。
请参照图12A与图12B，其所绘示为本发明第八实施例OTP存储单元进行注册动作(enroll action)的偏压以及运作示意图。图12C与图12D为本发明第八实施例OTP存储单元进行读取动作(read action)的偏压以及运作示意图。
在注册动作时，第一反熔丝控制线AF1与第一位线BL1之间为第一注册路径，第二反熔丝控制线AF2与第二位线BL2之间为第二注册路径。在注册动作时，第一位线BL1与第二位线BL2接收接地电压(0V)，第一字线WL1与第二字线WL2接收开启电压VON，第一反熔丝控制线AF1与第二反熔丝控制线AF2接收注册电压VENRL。其中，注册电压VENRL在3V～6V之间，开启电压VON在0.4V～3V之间。因此，第一选择晶体管MFIN_sel1与第二选择晶体管MFIN_sel2开启(turnon)，第一注册路径与第二注册路径开启。
由于第一选择晶体管MFIN_sel1开启，第一位线BL1的接地电压(0V)经由第一选择晶体管MFIN_sel1传递至第一反熔丝型晶体管MFIN_AF1的漏/源接触层532以及鳍542、544、546、548。再者，由于第二选择晶体管MFIN_sel2开启，第二位线BL2的接地电压(0V)经由第二选择晶体管MFIN_sel2传递至第二反熔丝型晶体管MFIN_AF2的漏/源接触层536以及鳍562、564、566、568。当第一反熔丝型控制线AF1与第二反熔丝型控制线AF2接收注册电压VENRL时，第一反熔丝型晶体管MFIN_AF1的鳍542、544、546、548与栅极层550之间承受的电压应力(voltagestress)为注册电压VENRL。同时，第二反熔丝型晶体管MFIN_AF2的鳍562、564、566、568与栅极层570之间承受的电压应力(voltage stress)为注册电压VENRL。因此，造成八个栅极介电层552、554、556、558、572、574、576、578其中之一破裂(rupture)。
由于OTP存储单元的制造变异，在注册动作时，并无法预测第一反熔丝晶体管MFIN_AF1与第二反熔丝晶体管MFIN_AF2中哪个栅极介电层552、554、556、558、572、574、576、578会破裂，因此本发明第八实施例的OTP存储单元可运用于PUF技术。
举例来说，如图12A所示的OTP存储单元，在注册动作时，第一反熔丝晶体管MFIN_AF1的栅极介电层552破裂，第一注册电流IENRL1由第一反熔丝控制线AF1经由栅极层550、栅极介电层552、鳍542、漏/源接触层532、第一选择晶体管MFIN_sel1流至第一位线BL1。也就是说，由于栅极介电层552破裂，栅极层550与鳍542之间呈现低电阻值的状态。另外，由于第二反熔丝晶体管MFIN_AF2的栅极介电层572、574、576、578未破裂，所以第二位线BL2上的第二注册电流IENRL2非常小，接近于零。
同理，在注册动作时，如果是第一反熔丝晶体管MFIN_AF1的其他栅极介电层544、546、548破裂，则第一位线BL1上的第一注册电流IENRL1会大于第二位线BL2上的第二注册电流IENRL2。
另外，如图12B所示，在注册动作时，第二反熔丝晶体管MFIN_AF2的栅极介电层572破裂，第二注册电流IENRL2由第二反熔丝控制线AF2经由栅极层570、栅极介电层572、鳍562、漏/源接触层536、第二选择晶体管MFIN_sel2流至第二位线BL2。也就是说，由于栅极介电层572破裂，栅极层570与鳍562之间呈现低电阻值的状态。另外，由于第一反熔丝晶体管MFIN_AF1的栅极介电层552、554、556、558未破裂，所以第一位线BL1上的第一注册电流IENRL1非常小，接近于零。
同理，在注册动作时，如果是第二反熔丝晶体管MFIN_AF2的其他栅极介电层564、566、568破裂，则第二位线BL2上的第二注册电流IENRL2会大于第一位线BL1上的第一注册电流IENRL1。
在读取动作时，第一反熔丝控制线AF1与第一位线BL1之间为第一读取路径，第二反熔丝控制线AF2与第二位线BL2之间为第二读取路径。在读取动作时，第一位线BL1与第二位线BL2接收接地电压(0V)，第一字线WL1与第二字线WL2接收开启电压VON，第一反熔丝控制线AF1与第二反熔丝控制线AF2接收读取电压VRD。其中，读取电压VRD在0.75V～1.2V之间。因此，第一选择晶体管MFIN_sel1与第二选择晶体管MFIN_sel2开启(turn on)，第一读取路径与第二读取路径开启。
举例来说，如图12C所示的OTP存储单元，于读取动作时，由于第一反熔丝晶体管MFIN_AF1的栅极介电层552破裂，较大的第一读取电流IRD1由第一反熔丝控制线AF1经由栅极层550、栅极介电层552、鳍542、漏/源接触层532、第一选择晶体管MFIN_sel1流至第一位线BL1。另外，由于第二反熔丝晶体管MFIN_AF2的栅极介电层572、574、576、578未破裂，所以第二位线BL2上的第二读取电流IRD2非常小接近于零。
也就是说，在读取动作时，如果是第一反熔丝晶体管MFIN_AF1的栅极介电层552、554、556、558其中之一破裂，则第一位线BL1上的第一读取电流IRD1会大于第二位线BL2上的第二读取电流IRD2。
如图12D所示的OTP存储单元，在读取动作时，由于第二反熔丝晶体管MFIN_AF2的栅极介电层572破裂，较大的第二读取电流IRD2由第二反熔丝控制线AF2经由栅极层570、栅极介电层572、鳍562、漏/源接触层536、第二选择晶体管MFIN_sel2流至第二位线BL2。另外，由于第一反熔丝晶体管MFIN_AF1的栅极介电层552、554、556、558未破裂，所以第一位线BL1上的第一读取电流IRD1非常小接近于零。
也就是说，在读取动作时，如果是第二反熔丝晶体管MFIN_AF2的栅极介电层572、574、576、578其中之一破裂，则第二位线BL2上的第二读取电流IRD2会大于第一位线BL1上的第一读取电流IRD1。
由以上的说明可知，在注册动作完成后，再进行读取动作时，即可比较第一位线BL1的第一读取电流IRD1以及第二位线BL2上的第二读取电流IRD2大小来决定随机码中的一个位(one bit)。举例来说，提供一电流比较器(current comparator)，接收第一读取电流IRD1以及第二读取电流IRD2。当第一读取电流IRD1大于第二读取电流IRD2时，决定一第一逻辑值为随机码，例如逻辑“0”。反之，当第一读取电流IRD1小于第二读取电流IRD2时，决定一第二逻辑值为随机码，例如逻辑“1”。
当然，在读取动作时，也可以仅根据第一位线BL1上的第一读取电流IRD1或者仅根据第二位线BL2上的第二读取电流IRD2来决定随机码中的一个位(one bit)。举例来说，在读取动作时，提供一电流比较器(current comparator)，接收第一读取电流IRD1以及参考电流Iref。当第一读取电流IRD1大于参考电流Iref时，决定一第一逻辑值为随机码，例如逻辑“0”。反之，当第一读取电流IRD1小于参考电流Iref时，决定一第二逻辑值为随机码，例如逻辑“1”。
再者，第八实施例的OTP存储单元中，第一选择晶体管MFIN_sel1、第二选择晶体管MFIN_sel2、第一反熔丝晶体管MFIN_AF1与第二反熔丝晶体管MFIN_AF2都有四条鳍。当然，本发明并不限定于此，在此领域的技术人员也可以修改为第一选择晶体管MFIN_sel1中有X条鳍、第二选择晶体管MFIN_sel2中有Y条鳍，第一反熔丝晶体管MFIN_AF1中有P条鳍、第二反熔丝晶体管MFIN_AF2中有Q条鳍。
举例来说，在第八实施例OTP存储单元中，设计第一选择晶体管MFIN_sel1有一条鳍(X＝1)、第二选择晶体管MFIN_sel2有一条鳍(Y＝1)、第一反熔丝晶体管MFIN_AF1有一条鳍(P＝1)，第二反熔丝晶体管MFIN_AF2有一条鳍(Q＝1)。如此，可以组成尺寸最小的OTP存储单元，并运用于PUF技术。
在第八实施例OTP存储单元中，都由四个FinFET晶体管所组成。当然，在此领域的技术人员也可以仅使用FinFET晶体管作为第一反熔丝晶体管与第二反熔丝晶体管，并且搭配其他形式的第一选择晶体管与第二选择晶体管，例如平面型场效晶体管(planar FET)，来组成本发明第八实施例的OTP存储单元。举例来说，在其他的实施例中，以FinFET晶体管作为第一反熔丝晶体管MFIN_AF1与第一反熔丝晶体管MFIN_AF2，而以平面型场效晶体管作为第一选择晶体管与第二选择晶体管，并组成本发明的OTP存储单元。
也就是说，以图11的OTP存储单元例，将第一选择晶体管的一第一漏/源端连接至第一位线BL1，第一选择晶体管的一栅极端连接至第一字线WL1，第一选择晶体管的一第二漏/源端连接至第一反熔丝晶体管MFIN_AF1的漏/源接触层532。再者，将第二选择晶体管的一第一漏/源端连接至第二反熔丝晶体管MFIN_AF2的漏/源接触层536，第二选择晶体管的一栅极端连接至第二字线WL2，第二选择晶体管的一第二漏/源端连接至第二位线BL2。
请参照图13，其所绘示为本发明第九实施例运用于PUF技术的OTP存储单元俯视图。第九实施例的OTP存储单元由三个FinFET晶体管所组成，每个晶体管的构造类似于图1D的FinFET晶体管。OTP存储单元包括：选择晶体管MFIN_sel、跟随晶体管MFIN_FL、反熔丝晶体管MFIN_AF。
选择晶体管MFIN_sel包括：漏/源接触层630、漏/源接触层632、漏/源接触层634、漏/源接触层636、栅极结构与多条鳍612、614、616、618。其中，栅极结构覆盖于鳍612、614、616、618的中间区域。栅极结构包括：栅极介电层622、624、626、628分别覆盖于鳍612、614、616、618的中间区域上方与两侧边表面，栅极层620覆盖于栅极介电层622、624、626、628。再者，漏/源接触层630接触于鳍612、614的第一侧区域上方表面，漏/源接触层634接触于鳍612、614的第二侧区域上方表面，漏/源接触层632接触于鳍616、618的第一侧区域上方表面，漏/源接触层636接触于鳍616、618的第二侧区域上方表面。也就是说，鳍612、614的第一端电连接至漏/源接触层630，鳍612、614的第二端电连接至漏/源接触层634，鳍616、618的第一端电连接至漏/源接触层632，鳍616、618的第二端电连接至漏/源接触层636。
跟随晶体管MFIN_FL包括：漏/源接触层634、漏/源接触层636、漏/源接触层638、漏/源接触层639、栅极结构与多条鳍642、644、646、648。其中，栅极结构覆盖于鳍642、644、646、648的中间区域。栅极结构包括：栅极介电层652、654、656、658分别覆盖于鳍642、644、646、648的中间区域上方与两侧边表面，栅极层650覆盖于栅极介电层652、654、656、658。再者，漏/源接触层634接触于鳍642、644的第一侧区域上方表面，漏/源接触层638接触于鳍642、644的第二侧区域上方表面，漏/源接触层636接触于鳍646、648的第一侧区域上方表面，漏/源接触层639接触于鳍646、648的第二侧区域上方表面。也就是说，鳍642、644的第一端电连接至漏/源接触层634，鳍642、644的第二端电连接至漏/源接触层638，鳍646、648的第一端电连接至漏/源接触层636，鳍646、648的第二端电连接至漏/源接触层639。
另外，如图13所示，选择晶体管MFIN_sel中鳍612的第二端电连接至跟随晶体管MFIN_FL中鳍642的第一端。同理，选择晶体管MFIN_sel中鳍614、616、618的第二端分别电连接至跟随晶体管MFIN_FL中鳍644、646、648的第一端。
反熔丝体MFIN_AF包括：漏/源接触层638、漏/源接触层639、栅极结构与多条鳍662、664、666、668。其中，栅极结构覆盖于鳍662、664、666、668的中间区域。栅极结构包括：栅极介电层672、674、676、678分别覆盖于鳍662、664、666、668的中间区域上方与两侧边表面，栅极层670覆盖于栅极介电层672、674、676、678。再者，漏/源接触层638接触于鳍662、664的第一侧区域上方表面，漏/源接触层639接触于鳍666、668的第一侧区域上方表面。也就是说，鳍662、664的第一端电连接至漏/源接触层638，鳍666、668的第一端电连接至漏/源接触层639。
另外，如图13所示，跟随晶体管MFIN_FL中鳍642的第二端电连接至反熔丝晶体管MFIN_AF中鳍662的第一端。同理，跟随晶体管MFIN_FL中鳍644、646、648的第二端分别电连接至反熔丝晶体管MFIN_AF中鳍664、666、668的第一端。
当然，在OTP存储单元中，鳍612、642、662可以是一体成形，鳍614、644、664可以是一体成形，鳍616、646、666可以是一体成形，鳍618、648、668可以是一体成形。
另外，在选择晶体管MFIN_sel中，漏/源接触层630连接至第一位线BL1，漏/源接触层632连接至第二位线BL2，栅极层620连接至字线WL。在跟随丝晶体管MFIN_FL中，栅极层650连接至跟随控制线FL。在反熔丝晶体管MFIN_AF中，栅极层670连接至反熔丝控制线AF。
请参照图14A与图14B，其所绘示为本发明第九实施例OTP存储单元进行注册动作(enroll action)的偏压以及运作示意图。图14C与图14D为本发明第九实施例OTP存储单元进行读取动作(read action)的偏压以及运作示意图。
在注册动作时，反熔丝控制线AF与第一位线BL1之间为第一注册路径，反熔丝控制线AF与第二位线BL2之间为第二注册路径。于注册动作时，第一位线BL1与第二位线BL2接收接地电压(0V)，字线WL接收第一开启电压VON1，跟随控制线FL接收第二开启电压VON2。其中，注册电压VENRL在3V～6V之间，第一开启电压VON1在0.4V～3V之间，第二开启电压VON2在0.4V～3V之间。因此，选择晶体管MFIN_sel与跟随晶体管MFIN_FL开启(turn on)，第一注册路径与第二注册路径开启。
由于选择晶体管MFIN_sel与跟随晶体管MFIN_FL开启，第一位线BL1与第二位线BL2的接地电压(0V)经由选择晶体管MFIN_sel与跟随晶体管MFIN_FL传递至反熔丝型晶体管MFIN_AF的漏/源接触层638、639以及鳍662、664、666、668。当反熔丝型控制线AF接收注册电压VENRL时，反熔丝型晶体管MFIN_AF的鳍662、664、666、668与栅极层670之间承受的电压应力(voltagestress)为注册电压VENRL。因此，造成四个栅极介电层672、674、676、678其中之一破裂(rupture)。
由于OTP存储单元的制造变异，在注册动作时，并无法预测反熔丝晶体管MFIN_AF中哪个栅极介电层672、674、676、678会破裂，因此本发明第九实施例的OTP存储单元可运用于PUF技术。
举例来说，如图14A所示的OTP存储单元，在注册动作时，反熔丝晶体管MFIN_AF的栅极介电层672破裂，第一注册电流IENRL1由反熔丝控制线AF经由栅极层670、栅极介电层672、鳍662、漏/源接触层638、跟随晶体管MFIN_FL、选择晶体管MFIN_sel流至第一位线BL1。也就是说，由于栅极介电层672破裂，栅极层670与鳍662之间呈现低电阻值的状态。另外，由于反熔丝晶体管MFIN_AF的栅极介电层676、678未破裂，所以第二位线BL2上的第二注册电流IENRL2非常小，接近于零。
同理，在注册动作时，如果是反熔丝晶体管MFIN_AF的栅极介电层674破裂，则第一位线BL1上的第一注册电流IENRL1会大于第二位线BL2上的第二注册电流IENRL2。
另外，如图14B所示的OTP存储单元，在注册动作时，反熔丝晶体管MFIN_AF的栅极介电层678破裂，第二注册电流IENRL2由反熔丝控制线AF经由栅极层670、栅极介电层678、鳍668、漏/源接触层639、跟随晶体管MFIN_FL、选择晶体管MFIN_sel流至第二位线BL2。也就是说，由于栅极介电层678破裂，栅极层670与鳍668之间呈现低电阻值的状态。另外，由于反熔丝晶体管MFIN_AF的栅极介电层672、674未破裂，所以第一位线BL1上的第一注册电流IENRL1非常小，接近于零。
同理，在注册动作时，如果是反熔丝晶体管MFIN_AF的栅极介电层676破裂，则第二位线BL2上的第二注册电流IENRL2会大于第一位线BL1上的第一注册电流IENRL1。
在读取动作时，反熔丝控制线AF与第一位线BL1之间为第一读取路径，反熔丝控制线AF与第二位线BL2之间为第二读取路径。在读取动作时，第一位线BL1与第二位线BL2接收接地电压(0V)，字线WL接收第一开启电压VON1，跟随控制线FL接收第二开启电压VON2，反熔丝控制线AF接收读取电压VRD。其中，读取电压VRD在0.75V～1.2V之间。因此，选择晶体管MFIN_sel与跟随晶体管MFIN_FL开启(turn on)，第一读取路径与第二读取路径开启。
举例来说，如图14C所示的OTP存储单元，在读取动作时，由于反熔丝晶体管MFIN_AF的栅极介电层672破裂，较大的第一读取电流IRD1由反熔丝控制线AF经由栅极层670、栅极介电层672、鳍662、漏/源接触层638、跟随晶体管MFIN_FL、选择晶体管MFIN_sel流至第一位线BL1。另外，由于反熔丝晶体管MFIN_AF的栅极介电层676、678未破裂，所以第二位线BL2上的第二读取电流IRD2非常小接近于零。
也就是说，在读取动作时，如果是反熔丝晶体管MFIN_AF的栅极介电层672、674其中之一破裂，则第一位线BL1上的第一读取电流IRD1会大于第二位线BL2上的第二读取电流IRD2。
如图14D所示的OTP存储单元，在读取动作时，由于反熔丝晶体管MFIN_AF的栅极介电层678破裂，较大的第二读取电流IRD2由反熔丝控制线AF经由栅极层670、栅极介电层678、鳍668、漏/源接触层639、跟随晶体管MFIN_FL、选择晶体管MFIN_sel流至第二位线BL2。另外，由于反熔丝晶体管MFIN_AF的栅极介电层672、674未破裂，所以第一位线BL1上的第一读取电流IRD1非常小接近于零。
也就是说，在读取动作时，如果是反熔丝晶体管MFIN_AF的栅极介电层676、678其中之一破裂，则第二位线BL2上的第二读取电流IRD2会大于第一位线BL1上的第一读取电流IRD1。
由以上的说明可知，在注册动作完成后，再进行读取动作时，即可比较第一位线BL1的第一读取电流IRD1以及第二位线BL2上的第二读取电流IRD2大小来决定随机码中的一个位(one bit)。举例来说，提供一电流比较器(current comparator)，接收第一读取电流IRD1以及第二读取电流IRD2。当第一读取电流IRD1大于第二读取电流IRD2时，决定一第一逻辑值为随机码，例如逻辑“0”。反之，当第一读取电流IRD1小于第二读取电流IRD2时，决定一第二逻辑值为随机码，例如逻辑“1”。
当然，在读取动作时，也可以仅根据第一位线BL1上的第一读取电流IRD1或者仅根据第二位线BL2上的第二读取电流IRD2来决定随机码中的一个位(one bit)。举例来说，在读取动作时，提供一电流比较器(current comparator)，接收第一读取电流IRD1以及参考电流Iref。当第一读取电流IRD1大于参考电流Iref时，决定一第一逻辑值为随机码，例如逻辑“0”。反之，当第一读取电流IRD1小于参考电流Iref时，决定一第二逻辑值为随机码，例如逻辑“1”。
再者，第九实施例的OTP存储单元中，选择晶体管MFIN_sel、跟随晶体管MFIN_FL、与反熔丝晶体管MFIN_AF都有四条鳍。当然，本发明并不限定于此，在此领域的技术人员也可以修改为选择晶体管MFIN_sel中有X条鳍、跟随晶体管MFIN_FL中有Y条鳍，反熔丝晶体管MFIN_AF中有Z条鳍。
举例来说，在第九实施例OTP存储单元中，设计选择晶体管MFIN_sel有二条鳍(X＝2)、跟随晶体管MFIN_FL有二条鳍(Y＝2)、反熔丝晶体管MFIN_AF有二条鳍(Z＝2)。如此，可以组成尺寸最小的OTP存储单元，并运用于PUF技术。
由以上的说明可知，本发明提出用于物理不可复制技术的带鳍式场效晶体管一次编程存储单元。每一个OTP存储单元都可以产生一位的随机码。再者，多个存储单元即可组成半导体芯片(semiconductor chip)上特有的身分码(ID code)。举例来说，对128个OTP存储单元进行注册动作，并对128个OTP存储单元进行读取动作之后，即可获得128位的随机码，用来保护半导体芯片内部的数据。
综上所述，虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (36)

1.一种运用于物理不可复制技术的一次编程存储单元，包括：
第一条鳍；
第二条鳍；
第一栅极结构，包括第一栅极介电层、第二栅极介电层与第一栅极层；其中，该第一条鳍的中间区域上方与两侧边表面被该第一栅极介电层覆盖，该第二条鳍的中间区域上方与两侧边表面被该第二栅极介电层覆盖，该第一栅极介电层与该第二栅极介电层被该第一栅极层覆盖，该第一栅极层连接至反熔丝控制线；
第一漏/源接触层，电连接至该第一条鳍的第一端以及电连接至该第二条鳍的第一端；
第二漏/源接触层，电连接至该第二条鳍的第二端，且该第二漏/源接触层未电连接至该第一条鳍的第二端；
第一晶体管，该第一晶体管具有第一漏/源端，栅极端与第二漏/源端，该第一晶体管的该第二漏/源端连接至该第一漏/源接触层；以及
第二晶体管，该第二晶体管具有第一漏/源端，一栅极端与第二漏/源端，该第二晶体管的该第一漏/源端连接至该第二漏/源接触层。
2.如权利要求1所述的一次编程存储单元，其中该第一晶体管为第一选择晶体管，该第二晶体管为第二选择晶体管，该第一选择晶体管的第一漏/源端连接至第一位线，该第一选择晶体管的栅极端连接至第一字线，该第一选择晶体管的第二漏/源端连接至该第一漏/源接触层，该第二选择晶体管的第一漏/源端连接至该第二漏/源接触层，该第二选择晶体管的栅极端连接至第二字线，该第二选择晶体管的第二漏/源端连接至第二位线，该反熔丝控制线与该第一位线之间为注册路径，该反熔丝控制线与该第二位线之间为第一读取路径。
3.如权利要求2所述的一次编程存储单元，在注册动作时，该注册路径开启，该第一读取路径关闭，该反熔丝控制线接收注册电压，该第一位线接收接地电压，使得该第一栅极介电层与该第二栅极介电层其中之一破裂。
4.如权利要求3所述的一次编程存储单元，其中在读取动作时，该注册路径关闭，该第一读取路径开启，该反熔丝控制线接收读取电压，该第二位线接收该接地电压，使得该第二位线接收读取电流，并根据该读取电流的大小决定一位的随机码。
5.如权利要求2所述的一次编程存储单元，其中该第一选择晶体管包括：
该第一漏/源接触层；
第三漏/源接触层，连接至该第一位线；
第三条鳍，该第三条鳍的第一端电连接至该第三漏/源接触层，该第三条鳍的第二端电连接至该第一漏/源接触层；以及
第二栅极结构，包括第三栅极介电层与第二栅极层；其中，该第三条鳍的中间区域与两侧边表面被该第三栅极介电层覆盖，该第三栅极介电层被该第二栅极层覆盖，该第二栅极层连接至该第一字线。
6.如权利要求5所述的一次编程存储单元，其中该第二选择晶体管包括：
该第二漏/源接触层；
第四漏/源接触层，连接至该第二位线；
第四条鳍，该第四条鳍的第一端电连接至该第二漏/源接触层，该第四条鳍的第二端电连接至该第四漏/源接触层；以及
第三栅极结构，包括第四栅极介电层与第三栅极层；其中，该第四条鳍的中间区域上方与两侧边表面被该第四栅极介电层覆盖，该第四栅极介电层被该第三栅极层覆盖，该第三栅极层连接至该第二字线。
7.如权利要求1所述的一次编程存储单元，还包括第一选择晶体与第二选择晶体管，其中该第一晶体管为第一跟随晶体管，该第二晶体管为第二跟随晶体管，该第一选择晶体管的第一漏/源端连接至第一位线，该第一选择晶体管的栅极端连接至第一字线，该第一跟随晶体管的第一漏/源端连接至该第一选择晶体管的第二漏/源端，该第一跟随晶体管的栅极端连接至第一跟随控制线，该第一跟随晶体管的第二漏/源端连接至该第一漏/源接触层，该第二跟随晶体管的第一漏/源端连接至该第二漏/源接触层，该第二跟随晶体管的栅极端连接至第二跟随控制线，该第二选择晶体管的第一漏/源端连接至该第二跟随晶体管的第二漏/源端，该第二选择晶体管的栅极端连接至第二字线，该第二选择晶体管的第二漏/源端连接至第二位线，该反熔丝控制线与该第一位线之间为注册路径，该反熔丝控制线与该第二位线之间为第一读取路径。
8.如权利要求7所述的一次编程存储单元，在注册动作时，该注册路径开启，该第一读取路径关闭，该反熔丝控制线接收注册电压，该第一位线接收接地电压，使得该第一栅极介电层与该第二栅极介电层其中之一破裂。
9.如权利要求8所述的一次编程存储单元，其中在读取动作时，该注册路径关闭，该第一读取路径开启，该反熔丝控制线接收读取电压，该第二位线接收该接地电压，使得该第二位线接收读取电流，并根据该读取电流的大小决定一位的随机码。
10.如权利要求7所述的一次编程存储单元，其中该第一跟随晶体管包括：
该第一漏/源接触层；
第三漏/源接触层；
第三条鳍，该第三条鳍的第一端电连接至该第三漏/源接触层，该第三条鳍的第二端电连接至该第一漏/源接触层；以及
第二栅极结构，包括第三栅极介电层与第二栅极层；其中，该第三条鳍的中间区域上方与两侧表面被该第三栅极介电层覆盖，该第三栅极介电层被该第二栅极层覆盖，该第二栅极层连接至该第一跟随控制线。
11.如权利要求10所述的一次编程存储单元，其中该第一选择晶体管包括：
该第三漏/源接触层；
第四漏/源接触层，连接至该第一位线；
第四条鳍，该第四条鳍的第一端电连接至该第四漏/源接触层，该第四条鳍的第二端电连接至该第三漏/源接触层；以及
第三栅极结构，包括第四栅极介电层与第三栅极层；其中，该第四条鳍的中间区域上方与两侧边表面被该第四栅极介电层覆盖，该第四栅极介电层被该第三栅极层覆盖，该第三栅极层连接至该第一字线。
12.如权利要求11所述的一次编程存储单元，其中该第二跟随晶体管包括：
该第二漏/源接触层；
第五漏/源接触层；
第五条鳍，该第五条鳍的第一端电连接至该第二漏/源接触层，该第五条鳍的第二端电连接至该第五漏/源接触层；以及
第四栅极结构，包括第五栅极介电层与第四栅极层；其中，该第五条鳍的中间区域上方与两侧边表面被该第五栅极介电层覆盖，该第五栅极介电层被该第四栅极层覆盖，该第四栅极层连接至该第二跟随控制线。
13.如权利要求12所述的一次编程存储单元，其中该第二选择晶体管包括：
该第五漏/源接触层；
第六漏/源接触层，连接至该第二位线；
第六条鳍，该第六条鳍的第一端电连接至该第五漏/源接触层，该第六条鳍的第二端电连接至该第六漏/源接触层；以及
第五栅极结构，包括第六栅极介电层与第五栅极层；其中，该第六条鳍的中间区域上方与两侧边表面被该第六栅极介电层覆盖，该第六栅极介电层被该第五栅极层覆盖，该第五栅极层连接至该第二字线。
14.一种运用于物理不可复制技术的一次编程存储单元，包括：
第一漏/源接触层；
第一条鳍，该第一条鳍的第一端电连接至该第一漏/源接触层；
第二条鳍，该第二条鳍的第一端电连接至该第一漏/源接触层；
第一栅极结构，包括第一栅极介电层、第二栅极介电层与第一栅极层；其中，该第一条鳍的中间区域上方与两侧边表面被该第一栅极介电层覆盖，该第二条鳍的中间区域上方与两侧边表面被该第二栅极介电层覆盖，该第一栅极介电层与该第二栅极介电层被该第一栅极层覆盖；
第二漏/源接触层；
第三条鳍，该第三条鳍的第一端电连接至该第一条鳍的第二端，该第三条鳍的第二端未电连接至该第二漏/源接触层；
第四条鳍，该第四条鳍的第一端电连接至该第二条鳍的第二端，该第四条鳍的第二端电连接至该第二漏/源接触层；
第二栅极结构，包括第三栅极介电层、第四栅极介电层与第二栅极层；其中，该第三条鳍的中间区域上方与两侧边表面被该第三栅极介电层覆盖，该第四条鳍的中间区域上方与两侧边表面被该第四栅极介电层覆盖，该第三栅极介电层与该第四栅极介电层被该第二栅极层覆盖，该第二栅极层连接至反熔丝控制线；
第三漏/源接触层；
第五条鳍，该第五条鳍的第一端电连接至该第二漏/源接触层，该第五条鳍的第二端电连接至该第三漏/源接触层；以及
第三栅极结构，包括第五栅极介电层与第三栅极层；其中，该第五条鳍的中间区域上方与两侧边表面被该第五栅极介电层覆盖，该第五栅极介电层该第三栅极层覆盖。
15.如权利要求14所述的一次编程存储单元，该第一漏/源接触层连接至第一位线，该第一栅极层连接至第一字线，该第三漏/源接触层连接至第二位线，该第三栅极层连接至第二字线，该反熔丝控制线与该第一位线之间为注册路径，该反熔丝控制线与该第二位线之间为第一读取路径。
16.如权利要求15所述的一次编程存储单元，在注册动作时，该注册路径开启，该第一读取路径关闭，该反熔丝控制线接收注册电压，该第一位线接收接地电压，使得该第三栅极介电层与该第四栅极介电层其中之一破裂。
17.如权利要求16所述的一次编程存储单元，其中在读取动作时，该注册路径关闭，该第一读取路径开启，该反熔丝控制线接收读取电压，该第二位线接收该接地电压，使得该第二位线接收读取电流，并根据该读取电流的大小决定一位的随机码。
18.如权利要求15所述的一次编程存储单元，还包括：
第四漏/源接触层，电连接至该第一条鳍的该第二端、该第二条鳍的该第二端，该第三条鳍的该第一端与该第四条鳍的该第一端；以及
第六条鳍，该第六条鳍的第一端电连接至该第三条鳍的该第二端；
其中，该第三栅极结构，还包括一第六栅极介电层，该第六条鳍的中间区域与两侧边表面被该第六栅极介电层覆盖，该第六栅极介电层被该第三栅极层覆盖。
19.如权利要求14所述的一次编程存储单元，还包括：
第四漏/源接触层；
第六条鳍，该第六条鳍的第一端电连接至该第四漏/源接触层，该第六条鳍的第二端电连接至该第一漏/源接触层；
第四栅极结构，包括第六栅极介电层与第四栅极层；其中，该第六条鳍的中间区域上方与两侧边表面被该第六栅极介电层覆盖，该第六栅极介电层被该第四栅极层覆盖；
第五漏/源接触层；
第七条鳍，该第七条鳍的第一端电连接至该第三漏/源接触层，该第七条鳍的第二端电连接至该第五漏/源接触层；以及
第五栅极结构，包括第七栅极介电层与第五栅极层；其中，该第七条鳍的中间区域上方与两侧边表面被该第七栅极介电层覆盖，该第七栅极介电层被该第五栅极层覆盖。
20.如权利要求19所述的一次编程存储单元，其中该第四漏/源接触层连接至第一位线，该第四栅极层连接至第一字线，该第一栅极层连接至第一跟随控制线，该第三栅极层连接至第二跟随控制线，该第五漏/源接触层连接至第二位线，该第五栅极层连接至第二字线，该反熔丝控制线与该第一位线之间为注册路径，该反熔丝控制线与该第二位线之间为第一读取路径。
21.如权利要求20所述的一次编程存储单元，在注册动作时，该注册路径开启，该第一读取路径关闭，该反熔丝控制线接收注册电压，该第一位线接收接地电压，使得该第三栅极介电层与该第四栅极介电层其中之一破裂。
22.如权利要求21所述的一次编程存储单元，其中在读取动作时，该注册路径关闭，该第一读取路径开启，该反熔丝控制线接收读取电压，该第二位线接收该接地电压，使得该第二位线接收读取电流，并根据该读取电流的大小决定一位的随机码。
23.如权利要求22所述的一次编程存储单元，还包括：
第六漏/源接触层，电连接至该第一条鳍的该第二端、该第二条鳍的该第二端，该第三条鳍的该第一端与该第四条鳍的该第一端；以及
第八条鳍，该第八条鳍的第一端电连接至该第三条鳍的该第二端，且该第八条鳍的第二端未电连接至该第三漏/源接触层；
其中，该第三栅极结构，还包括第八栅极介电层，该第八条鳍的中间区域与两侧边表面被该第八栅极介电层覆盖，该第八栅极介电层被该第三栅极层覆盖。
24.如权利要求23所述的一次编程存储单元，还包括：
第九条鳍，该第九条鳍的第一端电连接至该第八条鳍的该第二端，且该第九条鳍的第二端未电连接至该第五漏/源接触层；
其中，该第五栅极结构，还包括第九栅极介电层，该第九条鳍的中间区域与两侧边表面被该第九栅极介电层覆盖，该第九栅极介电层被该第五栅极层覆盖。
25.一种运用于物理不可复制技术的一次编程存储单元，包括：
第一晶体管，该第一晶体管具有第一漏/源端，栅极端与第二漏/源端；
第一条鳍，该第一条鳍的第一端电连接至该第一晶体管的该第二漏/源端；
第一栅极结构，包括第一栅极介电层与第一栅极层；其中，该第一条鳍的中间区域上方两侧边表面被该第一栅极介电层覆盖，该第一栅极介电层被该第一栅极层覆盖，该第一栅极层连接至第一反熔丝控制线；
第二条鳍，该第二条鳍的第一端电连接至该第一条鳍的第二端；
第二栅极结构，包括第二栅极介电层与第二栅极层；其中，该第二条鳍的中间区域上方与两侧边表面被该第二栅极介电层覆盖，该第二栅极介电层被该第二栅极层覆盖，该第二栅极层连接至第二反熔丝控制线；以及
第二晶体管，该第二晶体管具有第一漏/源端，栅极端与第二漏/源端，该第二晶体管的该第一漏/源端连接至该第二条鳍的第二端。
26.如权利要求25所述的一次编程存储单元，其中该第一晶体管为第一选择晶体管，该第二晶体管为第二选择晶体管，该第一选择晶体管的第一漏/源端连接至第一位线，该第一选择晶体管的栅极端连接至第一字线，该第二选择晶体管的栅极端连接至第二字线，该第二选择晶体管的第二漏/源端连接至第二位线。
27.如权利要求26所述的一次编程存储单元，在注册动作时，该第一反熔丝控制线与该第一位线之间为第一注册路径，该第二反熔丝控制线与该第二位线之间为第二注册路径，该第一注册路径与该第二注册路径开启，该第一反熔丝控制线接收注册电压，该第二反熔丝控制线接收该注册电压，该第一位线接收接地电压，该第二位线接收该接地电压，使得该第一栅极介电层与该第二栅极介电层其中之一破裂。
28.如权利要求27所述的一次编程存储单元，其中在读取动作时，该第一反熔丝控制线与该第一位线之间为第一读取路径，该第二反熔丝控制线与该第二位线之间为第二读取路径，该第一读取路径与该第二读取路径开启，该第一反熔丝控制线接收读取电压，该第二反熔丝控制线接收该读取电压，该第一位线接收该接地电压，该第二位线接收该接地电压，使得该第一位线接收第一读取电流，使得第二位线接收第二读取电流，并根据该第一读取电流与该第二读取电流的大小决定一位的随机码。
29.如权利要求27所述的一次编程存储单元，其中在读取动作时，该第一反熔丝控制线与该第一位线之间为第一读取路径，该第一读取路径开启，该第一反熔丝控制线接收读取电压，该第一位线接收该接地电压，使得该第一位线接收第一读取电流，并根据该第一读取电流的大小决定一位的随机码。
30.如权利要求26所述的一次编程存储单元，其中该第一选择晶体管包括：
第一漏/源接触层，连接至该第一位线；
第三条鳍，该第三条鳍的第一端电连接至该第一漏/源接触层；
第三栅极结构，包括第三栅极介电层与第三栅极层；其中，该第三条鳍的中间区域上方与两侧边表面被该第三栅极介电层覆盖，该第三栅极介电层被该第三栅极层覆盖，该第三栅极层连接至该第一字线；以及
第二漏/源接触层，该第二漏/源接触层电连接至该第三条鳍的第二端，该第二漏/源接触层电连接至该第一条鳍的该第一端。
31.如权利要求30所述的一次编程存储单元，其中该第二选择晶体管包括：
第三漏/源接触层，该第三漏/源接触层电连接至第二条鳍的该第二端；
第四条鳍，该第四条鳍的第一端电连接至该第三漏/源接触层；
第四栅极结构，包括第四栅极介电层与第四栅极层；其中，该第四条鳍的中间区域上方与两侧边表面被该第四栅极介电层覆盖，该第四栅极介电层被该第四栅极层覆盖，该第四栅极层连接至该第二字线；
第四漏/源接触层，该第四漏/源接触层电连接至该第四条鳍的第二端，且该第四漏/源接触层连接至该第二位线；以及
第五漏/源接触层电连接至第一条鳍的该第二端，该第五漏/源接触层电连接至第二条鳍的该第一端。
32.一种运用于物理不可复制技术的一次编程存储单元，包括：
第一漏/源接触层，连接至第一位线；
第二漏/源接触层，连接至第二位线；
第一条鳍，该第一条鳍的第一端电连接至该第一漏/源接触层；
第二条鳍，该第二条鳍的第一端电连接至该第二漏/源接触层；
第一栅极结构，包括第一栅极介电层、第二栅极介电层与第一栅极层；其中，该第一条鳍的中间区域上方与两侧边表面被该第一栅极介电层覆盖，该第二条鳍的中间区域上方与两侧边表面被该第二栅极介电层覆盖，该第一栅极介电层与该第二栅极介电层被该第一栅极层覆盖，该第一栅极层连接至字线；
第三条鳍，该第三条鳍的第一端电连接至该第一条鳍的第二端；
第四条鳍，该第四条鳍的第一端电连接至该第二条鳍的第二端；
第二栅极结构，包括第三栅极介电层、第四栅极介电层与第二栅极层；其中，该第三条鳍的中间区域上方与两侧边表面被该第三栅极介电层覆盖，该第四条鳍的中间区域上方与两侧边表面被该第四栅极介电层覆盖，该第三栅极介电层与该第四栅极介电层被该第二栅极层覆盖，该第二栅极层连接至跟随控制线；
第五条鳍，该第五条鳍的第一端电连接至该第三条鳍的第二端；
第六条鳍，该第六条鳍的第一端电连接至该第四条鳍的第二端；以及
第三栅极结构，包括第五栅极介电层、第六栅极介电层与第三栅极层；其中，该第五条鳍的中间区域上方与两侧边表面被该第五栅极介电层覆盖，该第六条鳍的中间区域上方与两侧边表面被该第六栅极介电层覆盖，该第五栅极介电层与该第六栅极介电层被该第三栅极层覆盖，该第三栅极层连接至反熔丝控制线。
33.如权利要求32所述的一次编程存储单元，还包括：
第三漏/源接触层，电连接至该第一条鳍的该第二端以及该第三条鳍的该第一端；
第四漏/源接触层，电连接至该第二条鳍的该第二端以及该第四条鳍的该第一端；
第五漏/源接触层，电连接至该第三条鳍的该第二端以及该第五条鳍的该第一端；以及
第六漏/源接触层，电连接至该第四条鳍的该第二端以及该第六条鳍的该第一端。
34.如权利要求32所述的一次编程存储单元，在注册动作时，该反熔丝控制线与该第一位线之间为第一注册路径，该反熔丝控制线与该第二位线之间为第二注册路径，该第一注册路径与该第二注册路径开启，该反熔丝控制线接收注册电压，该第一位线接收接地电压，该第二位线接收该接地电压，使得该第五栅极介电层与该第六栅极介电层其中之一破裂。
35.如权利要求34所述的一次编程存储单元，其中在读取动作时，该反熔丝控制线与该第一位线之间为第一读取路径，该反熔丝控制线与该第二位线之间为第二读取路径，该第一读取路径与该第二读取路径开启，该反熔丝控制线接收读取电压，该第一位线接收该接地电压，该第二位线接收该接地电压，使得该第一位线接收第一读取电流，使得第二位线接收第二读取电流，并根据该第一读取电流与该第二读取电流的大小决定一位的随机码。
36.如权利要求34所述的一次编程存储单元，其中在读取动作时，该反熔丝控制线与该第一位线之间为第一读取路径，该第一读取路径开启，该反熔丝控制线接收该读取电压，该第一位线接收该接地电压，使得该第一位线接收第一读取电流，并根据该第一读取电流的大小决定一位的随机码。
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