TW201805949A - 具有升壓能力之微型反熔絲電路的記憶體系統 - Google Patents

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Abstract

記憶體系統包含控制模塊、反熔絲電壓產生器、陣列電壓產生器以及記憶體陣列。控制模塊用以依據記憶體控制資料訊號，輸出多個控制訊號。反熔絲電壓產生器用以依據控制訊號以及驅動電壓，輸出反熔絲控制訊號至記憶體陣列。陣列電壓產生器用以依據控制訊號，輸出選擇訊號及接續控制訊號至記憶體陣列。記憶體陣列耦接於控制模塊、反熔絲電壓產生器、陣列電壓產生器，用以根據控制訊號、反熔絲控制訊號、選擇訊號及接續控制訊號存取資料。

Description

具有升壓能力之微型反熔絲電路的記憶體系統
本發明揭露一種記憶體系統，尤指一種具有升壓能力之微型反熔絲電路的記憶體系統。
非揮發性記憶體(Non-Volatile Memory，NVM))是一種在沒有電力供應至記憶體區塊的情況下，仍然能夠維持原本儲存之資料的記憶體。非揮發性記憶體可應用於許多設備，例如磁性裝置、光碟片、快閃記憶體或是其它半導體製程的記憶裝置。非揮發性記憶體可分為電子式尋址系統(Electrically Addressed Systems)的記憶體，例如唯讀記憶體(Read-Only Memory)，以及機械式尋址系統(Mechanically Addressed Systems)的記憶體，例如硬碟、光碟、磁帶等裝置。並且，非揮發性記憶體不需要將本身儲存之資料做週期性地更新。因此，非揮發性記憶體常被用來當成備份資料的裝置或是能長時間儲存資料的裝置。
隨著科技日新月異，巨量資料的存取將需要更大容量以及更高密度的非揮發性記憶體。因此，用來驅動非揮發性記憶體執行寫入或是讀取操作的電路，其電路尺寸也會隨之增加。例如，當非揮發性記憶體是一種具有反熔絲(Antifuse)結構的記憶體時，非揮發性記憶體在寫入操作時會使用擊穿(Ruptured)程序。因此，驅動具有反熔絲結構的記憶體執行擊穿程序所用之反熔絲電路，其電路面積也會隨著記憶體的密度變大而增加。因此，因為驅動記憶體所用之電路尺寸的限制，這些驅動電路(反熔絲電路)在記憶體晶片或是電路板上的位置將無法被最佳化，因此將導致記憶體的驅動效率以及設計彈性降低。
本發明一實施例提出一種記憶體系統，包含控制模塊、反熔絲電壓產生器、陣列電壓產生器及記憶體陣列。控制模塊包含輸入端、第一輸出端、第二輸出端、第三輸出端及第四輸出端。輸入端用以接收記憶體控制資料訊號，第一輸出端用以輸出第一控制訊號，第二輸出端用以輸出第二控制訊號，第三輸出端用以輸出第三控制訊號，第四輸出端用以輸出第四控制訊號。反熔絲電壓產生器包含第一輸入端、第二輸入端及輸出端。第一輸入端耦接於控制模塊之第二輸出端，用以接收第二控制訊號。第二輸入端用以接收驅動電壓，輸出端用以輸出反熔絲控制訊號。陣列電壓產生器包含第一輸入端、第二輸入端、第一輸出端及第二輸出端。第一輸入端耦接於控制模塊之第三輸出端，用以接收第三控制訊號。第二輸入端用以接收驅動電壓，第一輸出端用以輸出選擇訊號，第二輸出端用以輸出接續控制訊號。記憶體陣列耦接於控制模塊、反熔絲電壓產生器及陣列電壓產生器，用以依據第一控制訊號、反熔絲控制訊號、選擇訊號及接續控制訊號存取資料。第一控制訊號包含記憶體陣列的位址訊息。
第1圖為記憶體系統100的方塊圖。記憶體系統100包含控制模塊10、反熔絲電壓產生器11、陣列電壓產生器12、記憶體陣列13以及感測放大器14。控制模塊10包含輸入端、第一輸出端、第二輸出端、第三輸出端及第四輸出端。輸入端用以接收記憶體控制資料訊號MCDS。記憶體控制資料訊號MCDS可為由記憶體系統100之外部輸入，且帶有記憶體系統100所有控制資訊的訊號。例如，記憶體控制資料訊號MCDS可包含記憶體陣列13的位址資訊、所有設定參數的資訊、驅動資訊以及操作模式資訊。記憶體控制資料訊號MCDS也可為使用者自訂的控制資料訊號。第一輸出端用以輸出第一控制訊號AS。第一控制訊號AS可包含記憶體陣列13的位址資訊，因此記憶體陣列13可以依據第一控制訊號AS致能特定位置的記憶體單元。第二輸出端用以輸出第二控制訊號BST。第三輸出端用以輸出第三控制訊號C3。第四輸出端用以輸出第四控制訊號C4。反熔絲電壓產生器11包含第一輸入端、第二輸入端以及輸出端。第一輸入端耦接於控制模塊10之第二輸出端，用以接收第二控制訊號BST。第二輸入端用以接收驅動電壓VDDIN。輸出端用以輸出反熔絲控制訊號AF。陣列電壓產生器12包含第一輸入端、第二輸入端、第一輸出端及第二輸入端。第一輸入端耦接於控制模塊10之第三輸出端，用以接收第三控制訊號C3。第二輸入端用以接收驅動電壓VDDIN。第一輸出端用以輸出選擇訊號SL。第二輸出端用以輸出接續控制訊號FL。記憶體陣列13耦接於控制模塊10、反熔絲電壓產生器11以及陣列電壓產生器12，用以依據第一控制訊號AS、反熔絲控制訊號AF、選擇訊號SL及接續控制訊號FL存取資料。並且，記憶體陣列13可為非揮發性記憶體，記憶體陣列13包含了許多記憶體單元。每一個記憶體單元可執行讀取和寫入的操作。此外，感測放大器14耦接於控制模塊10之第四輸出端及記憶體陣列13，用以接收第四控制訊號C4，並偵測記憶體陣列13內之位元線電流。感測放大器14還會將位元線電流與一個預定的參考電流進行比較，以判斷位元線電流是否足夠大。於後文中，記憶體陣列13內的記憶體單元之架構，以及記憶體單元執行讀取和寫入的操作原理將描述於下。
第2圖為記憶體系統100內之記憶體單元MC1的架構圖。記憶體單元MC1可為四個電晶體及一個變容器(4 Transistors and 1 Varactor，4T1V)結構的記憶體單元。精確地說，記憶體單元MC1包含寫入選擇電晶體PST、接續閘極電晶體FLT、反熔絲元件AFE以及讀取電路RC。寫入選擇電晶體PST包含第一端，第二端，以及控制端。第二端用以接收位元線寫入訊號BLP，控制端用以接收字元線寫入訊號WLP。接續閘極電晶體FLT包含第一端、第二端及控制端。第二端耦接於寫入選擇電晶體PST之第一端，控制端用以接收接續控制訊號FL。反熔絲元件AFE包含第一端及第二端。第一端用以接收反熔絲控制訊號AF，第二端耦接於接續閘極電晶體FLT之第一端。讀取電路RC耦接於接續閘極電晶體FLT之第二端，用以在記憶體單元MC1之讀取操作期間內，根據位元線讀取訊號BLR、字元線讀取訊號WLR及選擇訊號SL形成讀取電流IREAD 。在記憶體單元MC1中，反熔絲元件AFE可為變容器，並且，接續閘極電晶體FLT可使用原生性半導體元件、短通道半導體元件或變容器實作。在本實施例中，讀取電路RC可視為記憶體單元MC1在讀取操作時，增加驅動效能的輔助電路。記憶體單元MC1的讀取操作方式將於後文詳述。在記憶體單元MC1中，讀取電路RC包含讀取電晶體RT以及讀取選擇電晶體RST。讀取電晶體RT包含第一端、第二端及控制端。第一端用以接收選擇訊號SL，控制端耦接於接續閘極電晶體FLT之第二端。讀取選擇電晶體RST包含第一端、第二端及控制端。第一端耦接於讀取電晶體RT之第二端，第二端用以接收位元線讀取訊號BLR，控制端用以接收字元線讀取訊號WLR。在記憶體單元MC1中，寫入選擇電晶體PST、接續閘極電晶體FLT、讀取電晶體RT以及讀取選擇電晶體RST可為N型金屬氧化物半導體場效電晶體。並且，記憶體陣列13內可有多個記憶體單元，每一個記憶體單元的結構可相同於記憶體單元MC1。下文將描述記憶體單元MC1的操作模式。
當記憶體單元MC1在讀取操作期間內，位元線寫入訊號BLP之電壓為第二電壓(0伏特)，字元線寫入訊號WLP之電壓會由第一電壓VDD變為第二電壓(0伏特)。並且，第一電壓VDD可為大於零伏特的預設電壓，例如，第一電壓VDD可為1伏特的電壓。接續控制訊號FL之電壓為第一電壓VDD。反熔絲控制訊號AF之電壓為第一電壓VDD。位元線讀取訊號BLR之電壓為第一電壓VDD。選擇訊號SL之電壓為第二電壓(0伏特)。字元線讀取訊號WLR之電壓為第一電壓VDD。表A列出了記憶體單元MC1在讀取操作期間內，上述各訊號的電壓狀態，0伏特簡稱0V，如下： 表A
各訊號依據表A中的設定後，寫入選擇電晶體PST會先被致能後再被除能，原因為寫入選擇電晶體PST的控制端所接收之字元線寫入訊號WLP之電壓由第一電壓VDD變為第二電壓(0伏特)。因此，節點A的初始電壓為0伏特。接續閘極電晶體FLT會被致能，原因為接續閘極電晶體FLT的控制端所接收之接續控制訊號FL之電壓為第一電壓VDD。讀取選擇電晶體RST會被致能，原因為讀取選擇電晶體RST的控制端所接收之字元線讀取訊號WLR之電壓為第一電壓VDD。為了描述更為完整，以下將記憶體單元MC1之讀取操作程序再細分為讀取邏輯”0”的操作模式以及讀取邏輯”1”的操作模式，並將兩種操作模式詳述於下。
當記憶體單元MC1執行讀取邏輯”0”的操作模式時，反熔絲元件AFE會操作在擊穿狀態(Ruptured State)，因此可視為具有電性傳導能力的電阻。因此，由於接續閘極電晶體FLT是導通狀態，故節點A的電壓將會由初始電壓(0伏特的接地電壓)上升至(VDD-Vx)的電壓，其中Vx為一個小電壓偏移量。在節點A的電壓上升至(VDD-Vx)的電壓後，讀取電晶體RT會被致能，原因為讀取電晶體RT的控制端所接收到的電壓近似於(VDD-Vx)。因此，由於讀取電晶體RT會被致能為導通狀態，讀取選擇電晶體RST也被致能為導通狀態，故讀取電流IREAD 將會被產生，並由電壓較高的位元線讀取訊號BLR之端點流至電壓較低的選擇訊號SL之端點。
當記憶體單元MC1執行讀取邏輯”1”的操作模式時，反熔絲元件AFE會操作在非擊穿狀態(Non-ruptured State)，因此可視為一個絕緣體。因此，節點A的電壓將會維持在近乎接地電壓(0伏特)的狀態。由於節點A的電壓將會維持在近乎接地電壓(0伏特)的狀態，故讀取電晶體RT會被除能。由於讀取電晶體RT被除能，因此位元線讀取訊號BLR之端點與選擇訊號SL之端點之間並不會產生讀取電流IREAD 。
簡言之，當記憶體單元MC1執行讀取邏輯”0”的操作模式時，反熔絲元件AFE會操作在擊穿狀態，因此會導致讀取電流IREAD 的產生。當記憶體單元MC1執行讀取邏輯”1”的操作模式時，反熔絲元件AFE會操作在非擊穿狀態，因此讀取電流IREAD 將不存在。
同樣地，記憶體單元MC1之寫入操作程序也可以細分為寫入邏輯”0”的操作模式以及寫入邏輯”1”的操作模式，兩種操作模式將詳述於下。當記憶體單元MC1執行寫入邏輯”0”的操作模式時，位元線寫入訊號BLP之電壓為第二電壓(0伏特)。字元線寫入訊號WLP之電壓為第一電壓VDD。並且，第一電壓VDD可為大於零伏特的預設電壓，例如，第一電壓VDD可為1伏特的電壓。接續控制訊號FL之電壓在第一電壓VDD與第三電壓VPP之間。舉例而言，接續控制訊號FL之電壓可為第三電壓VPP的一半。並且，第三電壓VPP大於第一電壓VDD。舉例而言，第三電壓VPP可為7伏特的電壓。反熔絲控制訊號AF之電壓為第三電壓VPP。位元線讀取訊號BLR之電壓為第一電壓VDD。選擇訊號SL之電壓為第一電壓VDD。字元線讀取訊號WLR之電壓為第一電壓VDD。經由上述設定，寫入選擇電晶體PST將會被致能，原因為寫入選擇電晶體PST的控制端所接收的字元線寫入訊號WLP之電壓為第一電壓VDD(寫入選擇電晶體PST的源/閘極端的電壓Vgs約莫等於第一電壓VDD)。由於寫入選擇電晶體PST被致能為導通狀態，節點A的電壓會維持0伏特(與位元線寫入訊號BLP之電壓相同)。並且，接續閘極電晶體FLT會被致能，原因為接續閘極電晶體FLT之控制端所接收的接續控制訊號FL之電壓為第三電壓VPP的一半(VPP/2)，亦大於第一電壓VDD。因此，由於接續閘極電晶體FLT被致能為導通狀態，節點B的電壓將變為0伏特(等同於節點A的電壓，均為接地電壓)。因此，對於反熔絲元件AFE而言，兩端點間的跨壓約莫等於第三電壓VPP。因此，當跨壓夠大時，將反熔絲元件AFE擊穿的電流路徑就會出現。舉例而言，當第三電壓VPP被設定為7伏特時，反熔絲元件AFE兩端點間的跨壓將足夠大，並觸發反熔絲元件AFE的擊穿程序。
當記憶體單元MC1執行寫入邏輯”1”的操作模式時，反熔絲控制訊號AF、接續控制訊號FL、字元線寫入訊號WLP、位元線讀取訊號BLR、字元線讀取訊號WLR以及選擇訊號SL之電壓設定類似於寫入邏輯”0”的操作模式之設定。差異之處在於位元線寫入訊號BLP之電壓為第一電壓VDD。經由上述設定，寫入選擇電晶體PST會操作在截止區，原因為寫入選擇電晶體PST的源/閘極端跨壓太小(源/閘極端跨壓Vgs太小，導致流經源/汲極的電流趨近於零)。因此，對於反熔絲元件AFE而言，由反熔絲控制訊號AF之接收端點將反熔絲元件AFE擊穿的對地電流將非常小，甚至不存在。因此，反熔絲元件AFE的擊穿程序將不會被觸發。
表B列出了記憶體單元MC1在寫入操作期間內，上述各訊號的電壓狀態，0伏特簡稱0V，如下： 表B
如前文所述，記憶體陣列13可包含多個記憶體單元。舉例而言，記憶體陣列13可包含(N×M)個記憶體單元，其中N及M為兩正整數。為了描述簡化，記憶體陣列13將考慮四個記憶體單元。第3圖為記憶體陣列13，考慮四個記憶體單元的示意圖。在第3圖中，四個記憶體單元為記憶體單元MC1、記憶體單元MC2、記憶體單元MC3以及記憶體單元MC4。在記憶體陣列13中，所有的記憶體單元均具備如第2圖所述之電路結構。並且，如前文所述，第一控制訊號AS包含了記憶體陣列13的位址資訊。因此，於第3圖中，記憶體陣列13可依據第一控制訊號AS，將記憶體單元MC1設定為被選擇的記憶體單元，可執行讀取操作或寫入操作，而記憶體單元MC2至MC4可被設定為未被選擇的記憶體單元。換句話說，當記憶體單元MC1執行讀取操作時，記憶體單元MC2至MC4會變成禁止讀取(Read Inhibit)的狀態。當記憶體單元MC1執行寫入操作時，記憶體單元MC2至MC4會變成禁止寫入(Programming Inhibit)的狀態。為了描述更為完整，當記憶體單元MC1被驅動時，所有記憶體單元MC1至MC4的訊號電壓狀態將列於表C以及表D。其中，表C描述了當記憶體單元MC1執行讀取操作，且記憶體單元MC2至MC4變成禁止讀取的狀態之各訊號的電壓狀態，0伏特簡稱0V，如下： 表C
並且，表D描述了當記憶體單元MC1執行寫入操作，且記憶體單元MC2至MC4變成禁止寫入的狀態之各訊號的電壓狀態，0伏特簡稱0V，如下： 表D
在記憶體系統100中，由於記憶體陣列13中的記憶體單元會執行兩種的操作模式(寫入操作以及讀取操作)，因此，反熔絲電壓產生器11可視為產生對應不同電壓的反熔絲控制訊號AF之必要電路元件。舉例而言，當記憶體單元MC1執行讀取操作時，反熔絲控制訊號AF之電壓為第一電壓VDD(1伏特)。當記憶體單元MC1執行寫入操作時，反熔絲控制訊號AF之電壓為第三電壓VPP(7伏特)。反熔絲電壓產生器11的架構將於後文詳述。
第4圖為記憶體系統100內之反熔絲電壓產生器11a的架構圖。本發明提供了多種反熔絲電壓產生器11的架構，為了避免混淆，第4圖之反熔絲電壓產生器之代號使用11a。反熔絲電壓產生器11a包含振盪器ROSC、倍壓器VBOOST、第一電晶體T1、第二電晶體T2以及第三電晶體T3。振盪器ROSC包含第一輸入端、第二輸入端、第三輸入端及輸出端。第一輸入端用以接收第二控制訊號BST，第二輸入端用以接收驅動電壓VDDIN，第三輸入端用以接收第二電壓VSS，輸出端用以輸出時脈訊號CLK。反熔絲電壓產生器11a中的振盪器ROSC可為任何形式的震盪器，例如環狀震盪器(Ring Oscillator)。倍壓器VBOOST包含第一輸入端、第二輸入端、第三輸入端以及輸出端。第一輸入端用以接收驅動電壓VDDIN，第二輸入端用以接收第二電壓VSS，第三輸入端耦接於振盪器ROSC之輸出端，用以接收時脈訊號CLK，輸出端用以在寫入操作期間內輸出反熔絲控制訊號AF。第一電晶體T1包含第一端、第二端及控制端。第一端用以接收第二電壓VSS，控制端用以接收第二控制訊號BST之反向訊號ZBST。第二電晶體T2包含第一端、第二端及控制端。第一端耦接於第一電晶體T1之第二端，第二端耦接於倍壓器VBOOST之輸出端，控制端接收邏輯電路LC根據第二控制訊號BST產生的閘極訊號G。於此，邏輯電路LC可為不限形式的延遲邏輯電路(Delay Logical Circuit)。第三電晶體T3包含第一端、第二端以及控制端。第一端用以接收驅動電壓VDDIN，第二端耦接於第二電晶體T2之第二端，用以在讀取操作期間內輸出反熔絲控制訊號AF，控制端耦接於第二電晶體T2之第一端。在反熔絲電壓產生器之11a中，驅動電壓VDDIN大於第二電壓VSS。舉例而言，驅動電壓VDDIN可為1伏特或是3.5伏特的電壓。第二電壓VSS可為0伏特的接地電壓。並且，第一電晶體T1可為N型金屬氧化物半導體場效電晶體，第二電晶體T2及第三電晶體T3可為兩P型金屬氧化物半導體場效電晶體。下文將描述，在記憶體陣列13於寫入操作以及讀取操作期間內，反熔絲電壓產生器之11a輸出對應之反熔絲控制訊號AF之過程。
第5圖為反熔絲電壓產生器11a，在讀取操作期間內的示意圖。在本實施例中，驅動電壓VDDIN被設定為1伏特，第二電壓VSS為接地電壓(0伏特)，第二控制訊號BST之電壓為接地電壓(0伏特)，第二控制訊號BST之反向訊號ZBST之電壓為驅動電壓VDDIN(1伏特)，閘極訊號G之電壓為驅動電壓VDDIN(1伏特)，反熔絲控制訊號AF之電壓為驅動電壓VDDIN(1伏特)。在讀取操作期間內，各訊號的電壓可整理為表E，0伏特簡稱0V，1伏特簡稱1V，如下： 表E
反熔絲電壓產生器11a在讀取操作期間內的描述於下。在讀取操作期間內，由於倍壓器VBOOST接收到1伏特的驅動電壓VDDIN，且震盪器ROSC依據1伏特的驅動電壓VDDIN輸出的時脈訊號CLK之電壓會被固定在0伏特以及1伏特，因此，倍壓器VBOOST將會被除能。除能後的倍壓器VBOOST可視為空裝置(Void Device)。因此，倍壓器VBOOST的輸出端會變為浮接點(Floating Terminal)。並且，由於第一電晶體T1之控制端會接收到1伏特的反向訊號ZBST之電壓，故第一電晶體T1會被致能。因此，節點VZRD之電壓會與第二電壓VSS相同，為0伏特的接地電壓。由於第二電晶體T2的控制端會接收到1伏特的閘極訊號G之電壓，故第二電晶體T2會被除能。由於第三電晶體T3的控制端會接收到節點VZRD之電壓(0伏特)，因此第三電晶體T3會被致能。因此，由於第三電晶體T3會被致能為導通狀態，故第三電晶體T3之第一端及第二端之間會產生電流IVC1 ，使反熔絲控制訊號AF之電壓提升至與第三電晶體T3之第一端(接收到1伏特的驅動電壓VDDIN)相同的電位。經由以上原理，反熔絲電壓產生器11a在讀取操作期間內會輸出電壓為1伏特的反熔絲控制訊號AF，以使記憶體陣列13可以正確的運作。
第6圖為反熔絲電壓產生器11a，在寫入操作期間內的示意圖。在本實施例中，驅動電壓VDDIN被設定為3.5伏特，第二電壓VSS為接地電壓(0伏特)，第二控制訊號BST之電壓為驅動電壓VDDIN (3.5伏特)，第二控制訊號BST之反向訊號ZBST之電壓為接地電壓(0伏特)，閘極訊號G之電壓可由驅動電壓VDDIN (3.5伏特)下拉至第二電壓VSS (0伏特)，再由第二電壓VSS (0伏特)上拉至驅動電壓VDDIN (3.5伏特)。反熔絲控制訊號AF之電壓為驅動電壓VDDIN的兩倍(7伏特)。在寫入操作期間內，各訊號的電壓可整理為表F，0伏特簡稱0V，3.5伏特簡稱3.5V，7伏特簡稱7V，如下： 表F
更精確地說，在寫入操作期間內，反熔絲電壓產生器11a的閘極訊號G之電壓可依照三個狀態進行電壓變化。在初始狀態內(時間區間S1)，閘極訊號G之電壓為驅動電壓VDDIN (3.5伏特)。在操作狀態內(時間區間S2)，閘極訊號G之電壓為第二電壓VSS (0伏特)。在最後狀態內(時間區間S3)，閘極訊號G之電壓為驅動電壓VDDIN (3.5伏特)。換句話說，當反熔絲電壓產生器11a由讀取操作進入寫入操作時，閘極訊號G之電壓就會由初始狀態變為操作狀態，因此對應初始狀態的時間區間S1可視為閘極訊號G之電壓利用邏輯電路LC變化的延遲時間。並且，當閘極訊號G之電壓為操作狀態時(時間區間S2)，反熔絲電壓產生器11a將輸出正確的反熔絲控制訊號AF之電壓至記憶體陣列13，描述如下。在反熔絲電壓產生器11a中，由於倍壓器VBOOST接收到3.5伏特的驅動電壓VDDIN，且震盪器ROSC依據3.5伏特的驅動電壓VDDIN輸出的時脈訊號CLK之電壓會在0伏特與3.5伏特之間震盪，因此，倍壓器VBOOST將會被致能。致能後的倍壓器VBOOST將會依據震盪器ROSC產生的時脈訊號CLK，產生電流IVC2 ，並輸出兩倍驅動電壓VDDIN的反熔絲控制訊號AF之電壓(7伏特)。並且，由於第一電晶體T1的控制端所接收的反向訊號ZBST之電壓為接地電壓(0伏特)，因此第一電晶體T1將被除能。由於第二電晶體T1的控制端所接收的閘極訊號G之電壓為第二電壓VSS(0伏特)，因此第二電晶體T2將被致能。由於第二電晶體被致能為導通狀態，因此節點VZRD之電壓會與反熔絲控制訊號AF之電壓近乎相同，為7伏特。由於第三電晶體T3的控制端接收的節點VZRD之電壓為7伏特，因此第三電晶體T3會被除能。因此，由於第三電晶體T3會被除能為截止狀態，因此由反熔絲控制訊號AF之輸出端點透過第三電晶體T3的漏電流ILC 之路徑將不存在。經由以上原理，反熔絲電壓產生器11a在寫入操作期間內會輸出電壓為7伏特的反熔絲控制訊號AF，以使記憶體陣列13可以正確的運作。
簡而言之，當反熔絲電壓產生器11a在讀取操作時，第三電晶體T3會產生電流IVC1 ，使反熔絲控制訊號AF之電壓為1伏特。當反熔絲電壓產生器11a在寫入操作時，倍壓器VBOOST會被致能，產生電流IVC2 ，使反熔絲控制訊號AF之電壓為兩倍的驅動電壓VDDIN，為7伏特。在第6圖中，反熔絲電壓產生器11a在時間區間S2內，可以產生7伏特的反熔絲控制訊號AF之電壓。接著，閘極訊號G之電壓可有兩種設計。第一種設計為閘極訊號G之電壓一直維持時間區間S2之第二電壓VSS(0伏特)的狀態。第二種設計為閘極訊號G之電壓可由第二電壓VSS(0伏特)升壓至驅動電壓VDDIN(3.5伏特)，並進入時間區間S3的階段。以下將詳細介紹閘極訊號G在兩種不同設計下的運作模式。
第7圖為反熔絲電壓產生器11a，在閘極訊號G為下拉狀態時，各電晶體端點的電壓示意圖。應當明瞭的是，任何電晶體的閘極端與源極端之跨壓(Vgs)，以及閘極端與汲極端之跨壓(Vgd)都會有耐壓限制，當跨壓Vgs或Vgd或強，電子流可能會擊穿閘極的氧化層，造成電晶體損毀或是使用壽命縮短。在反熔絲電壓產生器11a中，只有在寫入操作期間內才會產生7伏特的高電壓，亦即，反熔絲電壓產生器11a只有在寫入操作期間內才有可能因為電壓過強而造成電晶體的損壞，因此以下將分析寫入操作期間內各電晶體的跨壓。如第7圖所示，閘極訊號G的下拉狀態對應於時間區間S2的狀態，閘極訊號G之電壓為VSS(0伏特)。如前文所述，第一電晶體T1被除能、第二電晶體T2被致能、第三電晶體T3被除能。因此，第一電晶體T1的控制端與第一端之跨壓為0伏特。第一電晶體T1的控制端與第二端之跨壓為7伏特。因此，第一電晶體T1將會受到高跨壓的影響而降低使用壽命。第二電晶體T2的控制端與第一端之跨壓為7伏特。第二電晶體T2的控制端與第二端之跨壓為7伏特。因此，第二電晶體T2將會受到高跨壓的影響而降低使用壽命。第三電晶體T3的控制端與第一端之跨壓為3.5伏特。第三電晶體T3的控制端與第二端之跨壓為0伏特。因此，第三電晶體T3將不會受到高跨壓的影響。因此，當反熔絲電壓產生器11a的閘極訊號G為下拉狀態，且閘極訊號G一直維持時間區間S2的下拉狀態時，第一電晶體T1及第二電晶體T2會受到高跨壓的影響而降低使用壽命。換句話說，雖然反熔絲電壓產生器11a在時間區間S2內，可以輸出正確的反熔絲控制訊號AF之電壓，然而，若閘極訊號G一直維持0伏特，則會造成第一電晶體T1及第二電晶體T2因受到高跨壓的影響而降低使用壽命。
第8圖為反熔絲電壓產生器11a，在閘極訊號G返回上拉狀態時，各電晶體端點的電壓示意圖。如第8圖所示，閘極訊號G返回上拉狀態對應於時間區間S3的狀態，閘極訊號G之電壓為VDDIN(3.5伏特)，各端點在閘極訊號G切換為3.5伏特時的瞬態電壓標示於第8圖。第一電晶體T1的控制端與第一端之跨壓為0伏特。第一電晶體T1的控制端與第二端之跨壓為7伏特。因此，第一電晶體T1將會受到高跨壓的影響而降低使用壽命。第二電晶體T2的控制端與第一端之跨壓為3.5伏特。第二電晶體T2的控制端與第二端之跨壓為3.5伏特。因此，第二電晶體T2將不會受到高跨壓的影響。第三電晶體T3的控制端與第一端之跨壓為3.5伏特。第三電晶體T3的控制端與第二端之跨壓為0伏特。因此，第三電晶體T3將不會受到高跨壓的影響。因此，當反熔絲電壓產生器11a的閘極訊號G為下拉狀態，而閘極訊號G最後在S3的時間區間變為上拉狀態之驅動電壓VDDIN(3.5伏特)時，第一電晶體T1仍會受到高跨壓的影響而降低使用壽命。換句話說，雖然反熔絲電壓產生器11a在時間區間S2內，可以輸出正確的反熔絲控制訊號AF之電壓，然而，就算閘極訊號G最後返回上拉狀態之驅動電壓VDDIN(3.5伏特)，第一電晶體T1仍會受到高跨壓的影響而降低使用壽命。比對第7圖以及第8圖，反熔絲電壓產生器11a內至少一個電晶體會受到高跨壓的影響而降低使用壽命。為了更加優化電晶體不會受到高跨壓的影響，下文將介紹本發明另一種反熔絲電壓產生器的結構。
第9圖為本發明另一實施例之反熔絲電壓產生器11b，在寫入操作期間內的示意圖。如前述，本發明提供了多種反熔絲電壓產生器11的架構，為了避免混淆，第9圖之反熔絲電壓產生器之代號使用11b。反熔絲電壓產生器11b的電路架構類似於反熔絲電壓產生器11a的電路架構，差異之處在於引入了額外的第四電晶體T4。在反熔絲電壓產生器11b中，由於振盪器ROSC、倍壓器VBOOST、第一電晶體T1、第二電晶體T2以及第三電晶體T3類似於反熔絲電壓產生器11a，因此這些電路元件的描述將省略。在反熔絲電壓產生器11b中，第四電晶體T4包含第一端、第二端及控制端。第一端耦接於第一電晶體T1之第二端，第二端耦接於第二電晶體T2之第一端，控制端用以接收驅動電壓VDDIN(3.5伏特)。第四電晶體T4可為N型金屬氧化物半導體場效電晶體。並且，第四電晶體T4會被致能，原因為第四電晶體T4的控制端接收到3.5伏特的驅動電壓VDDIN。換句話說，無論是反熔絲電壓產生器11b在讀取操作期間內(驅動電壓VDDIN被設定為1伏特)或是寫入操作期間內(驅動電壓VDDIN被設定為3.5伏特)，第四電晶體T4都會被常駐性的致能而導通。因此，反熔絲電壓產生器11b的寫入操作原理以及讀取操作原理也相同於反熔絲電壓產生器11a，因此寫入操作原理以及讀取操作原理的描述也被省略。在第9圖中，類似前述的操作模式，反熔絲電壓產生器11b在時間區間S2內將輸出7伏特的反熔絲控制訊號AF之電壓。接著，閘極訊號G之電壓可有兩種設計。第一種設計為閘極訊號G之電壓一直維持時間區間S2之第二電壓VSS(0伏特)。第一種設計為閘極訊號G之電壓可由第二電壓VSS(0伏特)升壓至驅動電壓VDDIN(3.5伏特)，並進入時間區間S3的階段。以下將詳細介紹閘極訊號G在兩種不同設計下的運作模式。
第10圖為反熔絲電壓產生器11b，在閘極訊號G為下拉狀態時，各電晶體端點的電壓示意圖。如第10圖所示，閘極訊號G的下拉狀態對應於時間區間S2的狀態，閘極訊號G之電壓為VSS(0伏特)。如前文所述，第一電晶體T1被除能、第二電晶體T2被致能、第三電晶體T3被除能、第四電晶體T4會被致能。並且，由於第四電晶體T4可設計為具有高門檻電壓的電晶體，當第四電晶體T4被致能而為導通狀態時，以電晶體之小訊號模型而言可以等效為一顆電阻。例如，對節點K而言，節點K之對地電壓在壓降後可近似於(3.5-Vthn)伏特，其中電壓Vthn可為第四電晶體T4的門檻電壓。因此，第一電晶體T1的控制端與第一端之跨壓為0伏特。第一電晶體T1的控制端與第二端之跨壓為(3.5-Vthn)伏特。因此，第一電晶體T1不會受到高跨壓的影響。第四電晶體T4的控制端與第一端之跨壓為Vthn伏特。第四電晶體T4的控制端與第二端之跨壓為3.5伏特。因此，第四電晶體T2不會受到高跨壓的影響。第二電晶體T2的控制端與第一端之跨壓為7伏特。第二電晶體T2的控制端與第二端之跨壓為7伏特。因此，第二電晶體T2將會受到高跨壓的影響而降低使用壽命。第三電晶體T3的控制端與第一端之跨壓為3.5伏特。第三電晶體T3的控制端與第二端之跨壓為0伏特。因此，第三電晶體T3將不會受到高跨壓的影響。因此，當反熔絲電壓產生器11b的閘極訊號G為下拉狀態，且一直維持時間區間S2的下拉狀態時，第二電晶體T2會受到高跨壓的影響而降低使用壽命。換句話說，雖然第10圖中之反熔絲電壓產生器11b在時間區間S2內，可以輸出正確的反熔絲控制訊號AF之電壓，然而，若閘極訊號G一直維持0伏特，就算克服了第一電晶體T1的高跨壓影響，但第二電晶體T2仍會受到高跨壓的影響而降低使用壽命。
第11圖為反熔絲電壓產生器11b，在閘極訊號G返回上拉狀態時，各電晶體端點的電壓示意圖。如第11圖所示，閘極訊號G返回上拉狀態對應於時間區間S3的狀態，閘極訊號G之電壓為VDDIN(3.5伏特)，各端點在閘極訊號G切換為3.5伏特時的瞬態電壓標示於第11圖。類似第10圖的狀態，第一電晶體T1、第四電晶體T4以及第三電晶體T3的控制端與兩個端點之跨壓(前述的跨壓Vgs以及跨壓Vds)均會小於7伏特，因此第一電晶體T1、第四電晶體T4以及第三電晶體T3不會受到高跨壓的影響而降低使用壽命。對第二電晶體T2而言，第二電晶體T2的控制端與第一端之跨壓為3.5伏特。第二電晶體T2的控制端與第二端之跨壓為3.5伏特。因此，第二電晶體T2將不會受到高跨壓的影響。因此，當反熔絲電壓產生器11b的閘極訊號G為下拉狀態，且閘極訊號G之電壓最後在S3的時間區間變為上拉狀態之驅動電壓VDDIN(3.5伏特)時，所有的電晶體都不會受到高跨壓的影響而降低使用壽命。換句話說，反熔絲電壓產生器11b不但可以在時間區間S2內輸出正確的反熔絲控制訊號AF之電壓，由於閘極訊號G之電壓最後在S3的時間區間上拉為驅動電壓VDDIN(3.5伏特)，因此避免了電晶體T1至T4持續受到高跨壓的影響而降低使用壽命的不良效果。因此，對於第11圖之反熔絲電壓產生器11b的操作而言，具有延長使用壽命的功效。
本發明雖然揭露了如第1圖所示之記憶體系統100的架構，然而，本發明的記憶體系統之架構卻不被第1圖所侷限。記憶體系統之硬體的任何合理變動皆屬於本發明所揭露的範疇。舉例而言，第12圖為本發明之記憶體系統200的方塊圖。記憶體系統200的架構類似於記憶體系統100的架構，差異之處在於記憶體系統200使用了功率轉換器15。功率轉換器15耦接於反熔絲電壓產生器11以及陣列電壓產生器12。在記憶體系統200中，功率轉換器15可以產生驅動電壓VDDIN至反熔絲電壓產生器11以及陣列電壓產生器12。並且，功率轉換器15、控制模塊10、反熔絲電壓產生器11以及陣列電壓產生器12可將記憶體控制資料訊號MCDS中的操作模式資訊擷取出來。舉例而言，功率轉換器15、控制模塊10、反熔絲電壓產生器11以及陣列電壓產生器12可將記憶體控制資料訊號MCDS中的讀取操作模式的資訊擷取出來。因此，功率轉換器15可依此產生對應讀取操作模式之1伏特的驅動電壓VDDIN。反熔絲電壓產生器11可依此產生對應讀取操作模式之1伏特的反熔絲控制訊號AF之電壓。陣列電壓產生器12可依此產生對應讀取操作模式之1伏特的接續控制訊號FL之電壓以及0伏特的選擇訊號SL之電壓。換句話說，功率轉換器15、控制模塊10、反熔絲電壓產生器11以及陣列電壓產生器12將依據記憶體控制資料訊號MCDS而同步運作，以執行記憶體系統200所有的操作模式。並且，功率轉換器15亦可為設置於外部的電路，且可被使用者控制。記憶體控制資料訊號MCDS也可為由外部輸入之使用者自訂的控制訊號。因此，記憶體系統200亦提供了高度的設計彈性。
綜上所述，本發明描述了一種記憶體系統，記憶體系統內具有許多記憶體單元，且記憶體系統也包含具有升壓能力之微型反熔絲電壓產生器。反熔絲電壓產生器包含兩個以並聯方式耦接的子電路。第一個子電路包含倍壓器，在寫入操作時間內，倍壓器將會被致能並輸出升壓後的反熔絲控制訊號(電壓為驅動電壓的兩倍)。第二個子電路包含許多電晶體，在讀取操作時間內，第二個子電路將會輸出適當的反熔絲控制訊號(電壓為驅動電壓)。並且，由於反熔絲電壓產生器的電路架構之複雜度不高，因此反熔絲電壓產生器之電路尺寸亦可被縮小。換句話說，由於反熔絲電壓產生器之電路尺寸很小，故反熔絲電壓產生器在記憶體晶片或是電路板上的位置將可以被最佳化。因此本發明的記憶體系統之驅動效率以及設計彈性將被提升。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧記憶體系統
10‧‧‧控制模塊
11‧‧‧反熔絲電壓產生器
12‧‧‧陣列電壓產生器
13‧‧‧記憶體陣列
14‧‧‧感測放大器
15‧‧‧功率轉換器
MCDS‧‧‧記憶體控制資料訊號
VDDIN‧‧‧驅動電壓
AS‧‧‧第一控制訊號
BST‧‧‧第二控制訊號
C3‧‧‧第三控制訊號
C4‧‧‧第四控制訊號
AF‧‧‧反熔絲控制訊號
SL‧‧‧選擇訊號
FL‧‧‧接續控制訊號
PST‧‧‧寫入選擇電晶體
FLT‧‧‧接續閘極電晶體
AFE‧‧‧反熔絲元件
RST‧‧‧讀取選擇電晶體
RT‧‧‧讀取電晶體
WLP‧‧‧字元線寫入訊號
BLP‧‧‧位元線寫入訊號
WLR‧‧‧字元線讀取訊號
BLR‧‧‧位元線讀取訊號
RC‧‧‧讀取電路
IREAD‧‧‧讀取電流
A、B、K及VZRD‧‧‧節點
MC1、MC2、MC3及MC4‧‧‧記憶體單元
ZBST‧‧‧反向訊號
VSS‧‧‧第二電壓
CLK‧‧‧時脈訊號
ROSC‧‧‧振盪器
VBOOST‧‧‧倍壓器
LC‧‧‧邏輯電路
G‧‧‧閘極訊號
T1、T2、T3及T4‧‧‧電晶體
IVC1、IVC2及ILC‧‧‧電流
S1、S2及S3‧‧‧時間區間
第1圖係為本發明之記憶體系統之實施例的方塊圖。 第2圖係為第1圖之記憶體系統內之記憶體單元的架構圖。 第3圖係為第1圖之記憶體系統內之記憶體陣列，配置多個記憶體單元的示意圖。 第4圖係為第1圖之記憶體系統內之反熔絲電壓產生器的架構圖。 第5圖係為第4圖之反熔絲電壓產生器，在讀取操作期間內的示意圖。 第6圖係為第4圖之反熔絲電壓產生器，在寫入操作期間內的示意圖。 第7圖係為第6圖之反熔絲電壓產生器，在閘極訊號為下拉狀態時，各電晶體端點的電壓示意圖。 第8圖係為第6圖之反熔絲電壓產生器，在閘極訊號為上拉狀態時，各電晶體端點的電壓示意圖。 第9圖係為第1圖之記憶體系統內之另一實施例之反熔絲電壓產生器，在寫入操作期間內的示意圖。 第10圖係為第9圖之反熔絲電壓產生器，在閘極訊號為下拉狀態時，各電晶體端點的電壓示意圖。 第11圖係為第9圖之反熔絲電壓產生器，在閘極訊號為上拉狀態時，各電晶體端點的電壓示意圖。 第12圖係為本發明之記憶體系統之另一實施例的方塊圖。
100‧‧‧記憶體系統
10‧‧‧控制模塊
11‧‧‧反熔絲電壓產生器
12‧‧‧陣列電壓產生器
13‧‧‧記憶體陣列
14‧‧‧感測放大器
MCDS‧‧‧記憶體控制資料訊號
VDDIN‧‧‧驅動電壓
AS‧‧‧第一控制訊號
BST‧‧‧第二控制訊號
C3‧‧‧第三控制訊號
C4‧‧‧第四控制訊號
AF‧‧‧反熔絲控制訊號
SL‧‧‧選擇訊號
FL‧‧‧接續控制訊號

Claims (22)

  1. 一種記憶體系統，包含： 一控制模塊，包含： 一輸入端，用以接收一記憶體控制資料訊號； 一第一輸出端，用以輸出一第一控制訊號； 一第二輸出端，用以輸出一第二控制訊號； 一第三輸出端，用以輸出一第三控制訊號；及 一第四輸出端，用以輸出一第四控制訊號； 一反熔絲電壓產生器，包含： 一第一輸入端，耦接於該控制模塊之該第二輸出端，用以接收該第二控制訊號； 一第二輸入端，用以接收一驅動電壓；及 一輸出端，用以輸出一反熔絲控制訊號； 一陣列電壓產生器，包含： 一第一輸入端，耦接於該控制模塊之該第三輸出端，用以接收該第三控制訊號； 一第二輸入端，用以接收該驅動電壓； 一第一輸出端，用以輸出一選擇訊號；及 一第二輸出端，用以輸出一接續控制訊號；及 一記憶體陣列，耦接於該控制模塊、該反熔絲電壓產生器及該陣列電壓產生器，用以依據該第一控制訊號、該反熔絲控制訊號、該選擇訊號及該接續控制訊號存取資料； 其中該第一控制訊號包含該記憶體陣列的位址訊息。
  2. 如請求項1所述之記憶體系統，另包含一感測放大器，耦接於該控制模塊之該第四輸出端及該記憶體陣列，用以偵測該記憶體陣列內之一位元線電流，並比較該位元線電流與一參考電流的大小。
  3. 如請求項1所述之記憶體系統，其中該記憶體陣列包含複數個記憶體單元，且每一記憶體單元包含： 一寫入選擇電晶體，包含： 一第一端； 一第二端，用以接收一位元線寫入訊號；及 一控制端，用以接收一字元線寫入訊號； 一接續閘極電晶體，包含： 一第一端； 一第二端，耦接於該寫入選擇電晶體之該第一端；及 一控制端，用以接收該接續控制訊號； 一反熔絲元件，包含： 一第一端，用以接收該反熔絲控制訊號；及 一第二端，耦接於該接續閘極電晶體之該第一端；及 一讀取電路，耦接於該接續閘極電晶體之該第二端，用以在該記憶體單元之一讀取操作期間內，根據一位元線讀取訊號、一字元線讀取訊號及該選擇訊號形成一讀取電流。
  4. 如請求項3所述之記憶體系統，其中該反熔絲元件係為一變容器。
  5. 如請求項3所述之記憶體系統，其中該接續閘極電晶體係以一原生性半導體元件、一短通道半導體元件或一變容器實作。
  6. 如請求項3所述之記憶體系統，其中該讀取電路包含： 一讀取電晶體，包含： 一第一端，用以接收該選擇訊號； 一第二端；及 一控制端，耦接於該接續閘極電晶體之該第二端；及 一讀取選擇電晶體，包含： 一第一端，耦接於該讀取電晶體之該第二端； 一第二端，用以接收該位元線讀取訊號；及 一控制端，用以接收該字元線讀取訊號。
  7. 如請求項6所述之記憶體系統，其中該每一記憶體單元在該讀取操作期間內，該位元線寫入訊號之電壓為一第二電壓，該字元線寫入訊號之電壓由一第一電壓變為該第二電壓，該接續控制訊號之電壓為該第一電壓，該反熔絲控制訊號之電壓為該第一電壓，該選擇訊號之電壓為該第二電壓，且該第一電壓大於該第二電壓。
  8. 如請求項6所述之記憶體系統，其中該每一記憶體單元在一寫入操作期間內，該位元線寫入訊號之電壓為一第二電壓，該字元線寫入訊號之電壓為一第一電壓，該接續控制訊號之電壓在該第一電壓與一第三電壓之間，該反熔絲控制訊號之電壓為該第三電壓，該位元線讀取訊號之電壓為該第一電壓，該選擇訊號之電壓為該第一電壓，且該第一電壓大於該第二電壓，及該第三電壓大於該第一電壓。
  9. 如請求項1所述之記憶體系統，其中該反熔絲電壓產生器包含： 一振盪器，包含： 一第一輸入端，用以接收該第二控制訊號； 一第二輸入端，用以接收該驅動電壓； 一第三輸入端，用以接收一第二電壓；及 一輸出端，用以輸出一時脈訊號； 一倍壓器，包含： 一第一輸入端，用以接收該驅動電壓； 一第二輸入端，用以接收該第二電壓； 一第三輸入端，耦接於該振盪器之該輸出端，用以接收該時脈訊號；及 一輸出端，用以在一寫入操作期間內輸出該反熔絲控制訊號； 一第一電晶體，包含： 一第一端，用以接收該第二電壓； 一第二端；及 一控制端，用以接收該第二控制訊號之一反向訊號； 一第二電晶體，包含： 一第一端，耦接於該第一電晶體之該第二端； 一第二端，耦接於該倍壓器之該輸出端；及 一控制端，用以根據該第二控制訊號，接收一邏輯電路產生的一閘極訊號；及 一第三電晶體，包含： 一第一端，用以接收該驅動電壓； 一第二端，耦接於該第二電晶體之該第二端，用以在一讀取操作期間內輸出該反熔絲控制訊號；及 一控制端，耦接於該第二電晶體之該第一端； 其中該驅動電壓大於該第二電壓。
  10. 如請求項9所述之記憶體系統，其中該振盪器係為一環狀震盪器。
  11. 如請求項9所述之記憶體系統，其中該第一電晶體係為一N型金屬氧化物半導體場效電晶體，且該第二電晶體及該第三電晶體係為兩P型金屬氧化物半導體場效電晶體。
  12. 如請求項9所述之記憶體系統，其中當該反熔絲電壓產生器在該讀取操作期間內被致能時，該第二電壓為一接地電壓，該第二控制訊號之電壓為該接地電壓，該第二控制訊號之該反向訊號之電壓為該驅動電壓，該閘極訊號之電壓為該驅動電壓，及該反熔絲控制訊號之電壓為該驅動電壓。
  13. 如請求項9所述之記憶體系統，其中當該反熔絲電壓產生器在該寫入操作期間內被致能時，該第二電壓為一接地電壓，該第二控制訊號之電壓為該驅動電壓，該第二控制訊號之該反向訊號之電壓為該接地電壓，該閘極訊號之電壓由該驅動電壓變為該接地電壓，及該反熔絲控制訊號之電壓為該驅動電壓的兩倍。
  14. 如請求項13所述之記憶體系統，其中該閘極訊號之電壓由該驅動電壓變為該接地電壓之後，該閘極訊號之電壓由該接地電壓變為該驅動電壓。
  15. 如請求項9所述之記憶體系統，其中該反熔絲電壓產生器在該寫入操作期間內之驅動電壓為一第一電壓準位，該反熔絲電壓產生器在該讀取操作期間內之驅動電壓為一第二電壓準位，及該第一電壓準位大於該第二電壓準位。
  16. 如請求項1所述之記憶體系統，其中該反熔絲電壓產生器包含： 一振盪器，包含： 一第一輸入端，用以接收該第二控制訊號； 一第二輸入端，用以接收該驅動電壓； 一第三輸入端，用以接收一第二電壓；及 一輸出端，用以輸出一時脈訊號； 一倍壓器，包含： 一第一輸入端，用以接收該驅動電壓； 一第二輸入端，用以接收該第二電壓； 一第三輸入端，耦接於該振盪器之該輸出端，用以接收該時脈訊號；及 一輸出端，用以在一寫入操作期間內輸出該反熔絲控制訊號； 一第一電晶體，包含： 一第一端，用以接收該第二電壓； 一第二端；及 一控制端，用以接收該第二控制訊號之一反向訊號； 一第四電晶體，包含： 一第一端，耦接於該第一電晶體之該第二端； 一第二端；及 一控制端，用以接收該驅動電壓； 一第二電晶體，包含： 一第一端，耦接於該第四電晶體之該第二端； 一第二端，耦接於該倍壓器之該輸出端；及 一控制端，用以根據該第二控制訊號，接收一邏輯電路產生的一閘極訊號；及 一第三電晶體，包含： 一第一端，用以接收該驅動電壓； 一第二端，耦接於該第二電晶體之該第二端，用以在一讀取操作期間內輸出該反熔絲控制訊號；及 一控制端，耦接於該第二電晶體之該第一端； 其中該驅動電壓大於該第二電壓。
  17. 如請求項16所述之記憶體系統，其中該振盪器係為一環狀震盪器。
  18. 如請求項16所述之記憶體系統，其中該第一電晶體及該第四電晶體係為兩N型金屬氧化物半導體場效電晶體，且該第一電晶體及該第三電晶體係為兩P型金屬氧化物半導體場效電晶體。
  19. 如請求項16所述之記憶體系統，其中當該反熔絲電壓產生器在該讀取操作期間內被致能時，該第二電壓為一接地電壓，該第二控制訊號之電壓為該接地電壓，該第二控制訊號之該反向訊號之電壓為該驅動電壓，該閘極訊號之電壓為該驅動電壓，及該反熔絲控制訊號之電壓為該驅動電壓。
  20. 如請求項16所述之記憶體系統，其中當該反熔絲電壓產生器在該寫入操作期間內被致能時，該第二電壓為一接地電壓，該第二控制訊號之電壓為該驅動電壓，該第二控制訊號之該反向訊號之電壓為該接地電壓，該閘極訊號之電壓由該驅動電壓變為該接地電壓，及該反熔絲控制訊號之電壓為該驅動電壓的兩倍。
  21. 如請求項20所述之記憶體系統，其中該閘極訊號之電壓由該驅動電壓變為該接地電壓之後，該閘極訊號之電壓由該接地電壓變為該驅動電壓。
  22. 如請求項16所述之記憶體系統，其中該反熔絲電壓產生器在該寫入操作期間內之驅動電壓為一第一電壓準位，該反熔絲電壓產生器在該讀取操作期間內之驅動電壓為一第二電壓準位，及該第一電壓準位大於該第二電壓準位。
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