CN106469727A - 反熔丝型一次编程的记忆胞及其相关的阵列结构 - Google Patents

反熔丝型一次编程的记忆胞及其相关的阵列结构 Download PDF

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Abstract

一种反熔丝型一次编程的记忆胞及其相关的阵列结构。该记忆胞具有以下的结构。形成于一井区的一第一掺杂区、一第二掺杂区、一第三掺杂区与一第四掺杂区。一栅极氧化层，覆盖于该井区的该表面。一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至一字线。一第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至一反熔丝控制线。一第三栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至一隔离控制线。

Description

反熔丝型一次编程的记忆胞及其相关的阵列结构
技术领域
本发明涉及一种非易失性存储器(Non-volatile memory)，且特别涉及一种反熔丝型一次编程的记忆胞(antifuse-type one time programming memory cell)及其相关的阵列结构(array structure)。
背景技术
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器，进而将数据记录在非易失性存储器中。
而根据编程的次数，非易失性存储器可进一步区分为：多次编程的存储器(multi-time programming memory，简称MTP存储器)、一次编程的存储器(one time programming memory，简称OTP存储器)或者光罩式只读存储器(Mask ROM存储器)。
基本上，使用者可以对MTP存储器进行多次的编程，用以多次修改存储数据。而使用者仅可以编程一次OTP存储器，一旦OTP存储器编程完成之后，其存储数据将无法修改。而Mask ROM存储器在出厂之后，所有的存储数据已经记录在其中，使用者仅能够读取Mask ROM存储器中的存储数据，而无法进行编程。
再者，OTP存储器根据其特性可区分为熔丝型(fuse-type)OTP存储器与反熔丝型(antifuse-type)OTP存储器。熔丝型OTP存储器的记忆胞(memory cell)尚未进行编程(program)时，其为低电阻值的存储状态；而进行编程之后的记忆胞，其具备高电阻值的存储状态。
反熔丝型OTP存储器的记忆胞尚未进行编程(program)时，其具备高电阻值的存储状态；而进行编程之后的记忆胞，其具备低电阻值的存储状态。
随着半导体工艺的演进，OTP存储器的工艺已经可以相容于CMOS的半导体工艺。而在CMOS半导体工艺持续进步下，更需要改进OTP存储器的结构使得OTP存储器具备更可靠的效能。
发明内容
本发明涉及一种反熔丝型一次编程的记忆胞，包括：一井区；一第一掺杂区、一第二掺杂区、一第三掺杂区与一第四掺杂区，形成于该井区的一表面；一栅极氧化层，覆盖于该井区的该表面；一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至一字线；一第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至一反熔丝控制线；一第三栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至一隔离控制线；以及一第一金属层，经由一穿透洞连接至该第一掺杂区域，且该第一金属层为一位线。
本发明涉及一种反熔丝型一次编程的记忆胞，包括：一选择晶体管，具有一第一漏源端连接至一位线，一栅极端连接至一字线，以及一第二漏源端；一反熔丝晶体管，具有一第一漏源端连接至该选择晶体管的该第二漏源端，一栅极端连接至一反熔丝控制线，以及一第二漏源端；以及一隔离晶体管，具有一第一漏源端连接至该反熔丝晶体管的该第二漏源端，一栅极端连接至一隔离控制线，以及一第二漏源端。
本发明涉及一种阵列结构，连接至一第一位线、一第一字线、一第二字线、一第一反熔丝控制线、一第二反熔丝控制线、一第一隔离控制线与一第二隔离控线，该阵列结构包括：一井区；一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区、一第五掺杂区、一第六掺杂区与一第七掺杂区，形成于该井区的一表面；一栅极氧化层，覆盖于该井区的该表面；一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至该第一字线；一第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至该第一反熔丝控制线；一第三栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至该第一隔离控制线；一第四栅极，形成于该第七掺杂区与该第六掺杂区之间的该栅极氧化层上，其中该第四栅极连接至该第二字线；一第五栅极，形成于该第六掺杂区与该第五掺杂区之间的该栅极氧化层上，其中该第五栅极连接至该第二反熔丝控制线；一第六栅极，形成于该第五掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第六栅极连接至该第二隔离控制线；以及一第一金属层，经由一第一穿透洞连接至该第一掺杂区域并经由一第二穿透洞连接至该第七掺杂区域，其中该第一金属层为该第一位线。
本发明涉及一种阵列结构，连接至一第一位线、一第一字线、一第二字线、一第一反熔丝控制线、一第二反熔丝控制线、一第一隔离控制线与一第二隔离控制线，该阵列结构包括：一第一记忆胞，包括：一第一选择晶体管，具有一第一漏源端连接至该第一位线，一栅极端连接至该第一字线，以及一第二漏源端；一第一反熔丝晶体管，具有一第一漏源端连接至该第一选择晶体管的该第二漏源端，一栅极端连接至该第一反熔丝控制线，以及一第二漏源端；以及一第一隔离晶体管，具有一第一漏源端连接至该第一反熔丝晶体管的该第二漏源端，一栅极端连接至该第一隔离控制线，以及一第二漏源端；以及一第二记忆胞，包括：一第二选择晶体管，具有一第一漏源端连接至该第一位线，一栅极端连接至该第二字线，以及一第二漏源端；一第二反熔丝晶体管，具有一第一漏源端连接至该第二选择晶体管的该第二漏源端，一栅极端连接至该第二反熔丝控制线，以及一第二漏源端；以及一第二隔离晶体管，具有一第一漏源端连接至该第二反熔丝晶体管的该第二漏源端，一栅极端连接至该第二隔离控制线，以及一第二漏源端；其中，该第一记忆胞中的该第一隔离晶体管的该第二漏源端连接至该第二记忆胞中的该第二隔离晶体管的该第二漏源端。
本发明涉及一种反熔丝型一次编程的记忆胞，包括：一井区；一第一掺杂区、一第二掺杂区与一第三掺杂区，形成于该井区的一表面；一栅极氧化层，覆盖于该井区的该表面；一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至一字线；一第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至一反熔丝控制线；一第三栅极，形成于该第三掺杂区与一第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至一隔离控制线；以及一第一金属层，经由一穿透洞连接至该第一掺杂区域，且该第一金属层为一位线；其中，该反熔丝型一次编程的记忆胞相邻于另一反熔丝型一次编程的记忆胞，且该第四掺杂区位于该另一反熔丝型一次编程的记忆胞之内。
本发明涉及一种反熔丝型一次编程的记忆胞，包括：一选择晶体管，具有一第一漏源端连接至一位线，一栅极端连接至一字线，以及一第二漏源端；一反熔丝晶体管，具有一第一漏源端连接至该选择晶体管的该第二漏源端，一栅极端连接至一反熔丝控制线，以及一第二漏源端；以及一隔离晶体管，具有一第一漏源端连接至该反熔丝晶体管的该第二漏源端，一栅极端连接至一隔离控制线，以及一第二漏源端；其中，该反熔丝型一次编程的记忆胞相邻于另一反熔丝型一次编程的记忆胞，且该隔离晶体管的该第二漏源端位于该另一反熔丝型一次编程的记忆胞之内。
本发明涉及一种阵列结构，连接至一第一位线、一第一字线、一第二字线、一第一反熔丝控制线、一第二反熔丝控制线与一第一隔离控制线，该阵列结构包括：一井区；一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区、一第五掺杂区与一第六掺杂区，形成于该井区的一表面；一栅极氧化层，覆盖于该井区的该表面；一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至该第一字线；一第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至该第一反熔丝控制线；一第三栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至该第一隔离控制线；一第四栅极，形成于该第六掺杂区与该第五掺杂区之间的该栅极氧化层上，其中该第四栅极连接至该第二字线；一第五栅极，形成于该第五掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第五栅极连接至该第二反熔丝控制线；以及一第一金属层，经由一第一穿透洞连接至该第一掺杂区域并经由一第二穿透洞连接至该第六掺杂区域，其中该第一金属层为该第一位线。
本发明涉及一种阵列结构，连接至一第一位线、一第一字线、一第二字线、一第一反熔丝控制线、一第二反熔丝控制线与一第一隔离控制线，该阵列结构包括：一第一记忆胞，包括：一第一选择晶体管，具有一第一漏源端连接至该第一位线，一栅极端连接至该第一字线，以及一第二漏源端；一第一反熔丝晶体管，具有一第一漏源端连接至该第一选择晶体管的该第二漏源端，一栅极端连接至该第一反熔丝控制线，以及一第二漏源端；以及一第一隔离晶体管，具有一第一漏源端连接至该第一反熔丝晶体管的该第二漏源端，一栅极端连接至该第一隔离控制线，以及一第二漏源端；以及一第二记忆胞，包括：一第二选择晶体管，具有一第一漏源端连接至该第一位线，一栅极端连接至该第二字线，以及一第二漏源端；一第二反熔丝晶体管，具有一第一漏源端连接至该第二选择晶体管的该第二漏源端，一栅极端连接至该第二反熔丝控制线，以及一第二漏源端；以及该第一隔离晶体管，具有该第二漏源端连接至该第二反熔丝晶体管的该第二漏源端。
本发明涉及一种反熔丝型一次编程的记忆胞，包括：一井区；一第一掺杂区、一第二掺杂区与一第三掺杂区，形成于该井区的一表面；一栅极氧化层，覆盖于该井区的该表面；一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至一反熔丝控制线；一第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至一隔离控制线；以及一第一金属层，经由一穿透洞连接至该第一掺杂区域，且该第一金属层为一位线；其中，该第一栅极下方的该栅极氧化层被区分为一第一部分相邻于该第一掺杂区以及一第二部分相邻于该第二掺杂区，且该第一部分的该栅极氧化层厚度大于该第二部分的该栅极氧化层厚度。
本发明涉及一种反熔丝型一次编程的记忆胞，包括：一反熔丝晶体管，具有一第一漏源端连接至一位线，一栅极端连接至一反熔丝控制线，以及一第二漏源端；以及一隔离晶体管，具有一第一漏源端连接至该反熔丝晶体管的该第二漏源端，一栅极端连接至一隔离控制线，以及一第二漏源端；其中，该反熔丝晶体管的该栅极端的一栅极氧化层被区分为一第一部分以及一第二部分，该第一部分相邻于该反熔丝晶体管的该第一漏源端以及该第二部分相邻于该反熔丝晶体管的该第二漏源端，且该第一部分的该栅极氧化层厚度大于该第二部分的该栅极氧化层厚度。
本发明涉及一种阵列结构，连接至一第一位线、一第一反熔丝控制线、一第二反熔丝控制线、一第一隔离控制线与一第二隔离控线，该阵列结构包括：一井区；一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区与一第五掺杂区，形成于该井区的一表面；一栅极氧化层，覆盖于该井区的该表面；一第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至该第一反熔丝控制线；一第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至该第一隔离控制线；一第三栅极，形成于该第五掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至该第二反熔丝控制线；一第四栅极，形成于该第四掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第四栅极连接至该第二隔离控制线；以及一第一金属层，经由一第一穿透洞连接至该第一掺杂区域并经由一第二穿透洞连接至该第五掺杂区域，其中该第一金属层为该第一位线；其中，该第一栅极下方的该栅极氧化层被区分为一第一部分相邻于该第一掺杂区以及一第二部分相邻于该第二掺杂区，且该第一部分的该栅极氧化层厚度大于该第二部分的该栅极氧化层厚度；以及，其中，该第三栅极下方的该栅极氧化层被区分为一第三部分相邻于该第五掺杂区以及一第四部分相邻于该第四掺杂区，且该第三部分的该栅极氧化层厚度大于该第四部分的该栅极氧化层厚度。
本发明涉及一种阵列结构，连接至一第一位线、一第一反熔丝控制线、一第二反熔丝控制线、一第一隔离控制线与一第二隔离控制线，该阵列结构包括：一第一记忆胞，包括：一第一反熔丝晶体管，具有一第一漏源端连接至该第一位线，一栅极端连接至该第一反熔丝控制线，以及一第二漏源端；以及一第一隔离晶体管，具有一第一漏源端连接至该第一反熔丝晶体管的该第二漏源端，一栅极端连接至该第一隔离控制线，以及一第二漏源端；以及一第二记忆胞，包括：第二反熔丝晶体管，具有一第一漏源端连接至该第一位线，一栅极端连接至该第二反熔丝控制线，以及一第二漏源端；以及一第二隔离晶体管，具有一第一漏源端连接至该第二反熔丝晶体管的该第二漏源端，一栅极端连接至该第二隔离控制线，以及一第二漏源端；其中，该第一记忆胞中的该第一隔离晶体管的该第二漏源端连接至该第二记忆胞中的该第二隔离晶体管的该第二漏源端；其中，该第一反熔丝晶体管的该栅极端的一栅极氧化层被区分为一第一部分以及一第二部分，该第一部分相邻于该第一反熔丝晶体管的该第一漏源端以及该第二部分相邻于该第一反熔丝晶体管的该第二漏源端，且该第一部分的该栅极氧化层厚度大于该第二部分的该栅极氧化层厚度；以及，其中，该第二反熔丝晶体管的该栅极端的该栅极氧化层被区分为一第三部分以及一第四部分，该第三部分相邻于该第二反熔丝晶体管的该第一漏源端以及该第四部分相邻于第二该反熔丝晶体管的该第二漏源端，且该第三部分的该栅极氧化层厚度大于该第四部分的该栅极氧化层厚度。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1A至图1C为本发明第一实施例反熔丝型一次编程记忆胞的俯视图、剖面图与等效电路图。
图2A至图2D为本发明第一实施例OTP记忆胞进行编程动作与读取动作时的偏压示意图。
图3所绘示为本发明第一实施例OTP记忆胞所组成的阵列结构。
图4A至图4C为本发明第二实施例反熔丝型一次编程记忆胞的俯视图、剖面图与等效电路图。
图5A至图5D为本发明第二实施例OTP记忆胞进行编程动作与读取动作时的偏压示意图。
图6所绘示为本发明第二实施例OTP记忆胞所组成的阵列结构。
图7A至图7C为本发明第三实施例反熔丝型一次编程记忆胞的俯视图、剖面图与等效电路图。
图8A至图8D为本发明第三实施例OTP记忆胞进行编程动作与读取动作时的偏压示意图。
图9所绘示为本发明第三实施例OTP记忆胞所组成的阵列结构。
【符号说明】
110、120、130、140、150、160、170：掺杂区域
115、125、135、145、155、165：栅极
152：栅极氧化层
190：金属层
410、420、430、440、450、460：掺杂区域
415、425、435、455、465：栅极
452：栅极氧化层
490：金属层
710、720、730、740、750：掺杂区域
715、725、735、745：栅极
752：栅极氧化层
790：金属层
具体实施方式
请参照图1A，其所绘示为本发明第一实施例反熔丝型一次编程记忆胞(以下简称为OTP记忆胞)的俯视图。图1B为本发明第一实施例OTP记忆胞沿着AA’方向的剖面图。图1C为本发明第一实施例OTP记忆胞的等效电路图。
如图1A与图1B所示，二个OTP记忆胞cx、cy制作于P型井区(P-Well)PW中。首先，在P型井区PW的表面上方形成一栅极氧化层(gate oxide layer)152。将栅极氧化层152蚀刻出开口之后，即可在P型井区PW的表面下方形成第一掺杂区110、第二掺杂区120、第三掺杂区130、第四掺杂区140、第五掺杂区150、第六掺杂区160、第七掺杂区170。其中，上述七个掺杂区110、120、130、140、150、160、170为N型掺杂区。其中，在另一实施例中，P型井区及N型掺杂区也可以用N型井区(N-Well)NW及P型掺杂区置换。
OTP记忆胞cx中，第一栅极115形成于第一掺杂区110与第二掺杂区120之间的栅极氧化层152上方，第一栅极115连接至字线(word line)WLx。第二栅极125形成于第二掺杂区120与第三掺杂区130之间的栅极氧化层152上方，第二栅极125连接至反熔丝控制线(antifuse control line)AFx。第三栅极135形成于第三掺杂区130与第四掺杂区140之间的栅极氧化层152上方，第三栅极135连接至隔离控制线(isolation control line)ISx。
OTP记忆胞cy中，第四栅极165形成于第七掺杂区170与第六掺杂区160之间的栅极氧化层152上方，第四栅极165连接至字线WLy。第五栅极155形成于第六掺杂区160与第五掺杂区150之间的栅极氧化层152上方，第五栅极155连接至反熔丝控制线AFy。第六栅极145形成于第五掺杂区150与第四掺杂区140之间的栅极氧化层152上方，第六栅极145连接至隔离控制线ISy。
另外，第一金属层190位于六个栅极115、125、135、145、155、165的上方，经由二个穿透洞(via)连接至第一掺杂区110与第七掺杂区170，第一金属层190作为OTP记忆胞cx与cy的位线BL。
如图1C所示，OTP记忆胞cx中，第一掺杂区110、第二掺杂区120与第一栅极115形成选择晶体管(select transistor)Tsx；第二掺杂区120、第三掺杂区130与第二栅极125形成反熔丝晶体管(antifuse transistor)Tax；第三掺杂区130、第四掺杂区140与第三栅极135形成隔离晶体管(isolationtransistor)Tix。因此，选择晶体管Tsx的第一漏源端(drain/source terminal)连接至位线BL、选择晶体管Tsx的栅极端(gate terminal)连接至字线WLx；反熔丝晶体管Tax的第一漏源端连接至选择晶体管Tsx的第二漏源端；反熔丝晶体管Tax的栅极端连接至反熔丝控制线AFx；隔离晶体管Tix的第一漏源端连接至反熔丝晶体管Tax的第二漏源端、隔离晶体管Tix的栅极端连接至隔离控制线ISx。
OTP记忆胞cy中，第七掺杂区170、第六掺杂区160与第四栅极165形成选择晶体管Tsy；第六掺杂区160、第五掺杂区150与第五栅极155形成反熔丝晶体管Tay；第五掺杂区150、第四掺杂区140与第六栅极145形成隔离晶体管Tiy。因此，选择晶体管Tsy的第一漏源端连接至位线BL、选择晶体管Tsy的栅极端连接至字线WLy；反熔丝晶体管Tay的第一漏源端连接至选择晶体管Tsy的第二漏源端；反熔丝晶体管Tay的栅极端连接至反熔丝控制线AFy；隔离晶体管Tiy的第一漏源端连接至反熔丝晶体管Tay的第二漏源端、隔离晶体管Tiy的栅极端连接至隔离控制线ISy。
再者，根据本发明的第一实施例，OTP记忆胞cx中隔离晶体管Tix的第二漏源端连接至OTP记忆胞cy中隔离晶体管Tiy的第二漏源端。换句话说，OTP记忆胞cx中反熔丝晶体管Tax的第二漏源端以及OTP记忆胞cy中反熔丝晶体管Tay的第二漏源端之间串接了二个隔离晶体管Tix、Tiy。本发明第一实施例利用隔离晶体管Tix、Tiy来隔离二个OTP记忆胞，因此P型井区中不需要另外制做浅沟渠隔离结构(shallow trench isolation structure)来隔离二个记忆胞。
请参照图2A至图2D，其所绘示为本发明第一实施例OTP记忆胞进行编程动作与读取动作时的偏压示意图。
如图2A所示，将OTP记忆胞cx编程为第一存储状态时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WLx，提供第一编程电压Vp1至反熔丝控制线AFx，提供选择电压Vdd至隔离控制线ISx。再者，其他OTP记忆胞cy的字线WLy、反熔丝控制线AFy与隔离控制线ISy皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V，第一编程电压Vp1约为4V～11V。
因此，当选择晶体管Tsx接收到字线WLx上的选择电压Vdd且位线BL提供接地电压(0V)而开启(turn on)时，反熔丝晶体管Tax的栅极氧化层上承受了Vp1的偏压。由于第一编程电压Vp1已超过栅极氧化层的耐压范围，所以反熔丝晶体管Tax的栅极氧化层会破裂(rupture)，而破裂的栅极氧化层即形成一低电阻，其电阻值约为数百K欧姆以下。换句话说，OTP记忆胞cx中，反熔丝控制线AFx与反熔丝晶体管Tax的二个漏源端之间连接一低电阻，即可视为第一存储状态。
如图2B所示，将OTP记忆胞cx编程为第一存储状态后，再将OTP记忆胞cy编程为第二存储状态时，提供选择电压Vdd至位线BL，提供选择电压Vdd至字线WLy，提供第一编程电压Vp1至反熔丝控制线AFy，提供选择电压Vdd至隔离控制线ISy。再者，其他OTP记忆胞cx的字线WLx、反熔丝控制线AFx与隔离控制线ISx皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V。
因此，当选择晶体管Tsy接收到字线Wly与位线BL上的选择电压Vdd而关闭(turn off)时，反熔丝晶体管Tay的栅极氧化层上的(Vp1-Vdd)偏压无法让反熔丝晶体管Tay的栅极氧化层破裂，而未破裂的栅极氧化层即形成一高电阻，其电阻值约为数百万欧姆(mega ohm)以上。换句话说，OTP记忆胞cy中，反熔丝控制线AFy与反熔丝晶体管Tay的二个漏源端之间连接一高电阻，即可视为第二存储状态。
由以上图2A与图2B的说明可知，在编程OTP记忆胞cx或者OTP记忆胞cy时，相邻的二个OTP记忆胞中的二条隔离控制线ISx与ISy接收不同的偏压。当然，本发明并不限定于此，在此领域的技术人员也可以提供相同的偏压(例如接地电压)至二条隔离控制线ISx与ISy。在上述实施例中，若要将OTP记忆胞cx编程为第一存储状态时，则将选择电压Vdd同时提供至字线WLx与隔离控制线Isx；或者，若要将OTP记忆胞cy编程为第一存储状态时，则将选择电压Vdd同时提供至字线WLy与隔离控制线Isy。当然，在其他的实施例中，若要将OTP记忆胞cx编程为第一存储状态时，也可将选择电压Vdd提供至字线WLx并且将控制电压提供至隔离控制线Isx；或者，若要将OTP记忆胞cy编程为第一存储状态时，则将选择电压Vdd同时提供至字线WLy并且将控制电压提供至隔离控制线Isy。此时，控制电压需小于等于选择电压Vdd，且控制电压需大于等于接地电压(0V)。
如图2C所示，读取动作OTP记忆胞cx时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WLx，提供读取电压Vread至反熔丝控制线AFx、提供接地电压(0V)至隔离控制线ISx。再者，其他OTP记忆胞cy的字线WLy、反熔丝控制线AFy与隔离控制线ISy皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V，读取电压Vread约为0.75V～3.6V。
由于OTP记忆胞cx为第一存储状态，当选择晶体管Tsx接收到选择电压Vdd而开启时，读取电压Vread可使得反熔丝晶体管Tax中产生读取电流Ir经由选择晶体管Tsx流向位线BL。由于反熔丝控制线AFx与反熔丝晶体管Tax的二个漏源端之间连接一低电阻，因此，读取电流Ir约为数μA。
如图2D所示，读取动作OTP记忆胞cy时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WLy，提供读取电压Vread至反熔丝控制线AFy、提供接地电压(0V)至隔离控制线ISy。再者，其他OTP记忆胞cx的字线WLx、反熔丝控制线AFx与隔离控制线ISx皆提供接地电压(0V)。
由于OTP记忆胞cy为第二存储状态，当选择晶体管Tsy接收到选择电压Vdd而开启时，读取电压Vread可使得反熔丝晶体管Tay中产生读取电流Ir经由选择晶体管Tsy流向位线BL。由于反熔丝控制线AFy与反熔丝晶体管Tay的二个漏源端之间连接一大电阻，因此，读取电流Ir非常小，会小于1μA。
换句话说，在读取动作时，根据位线BL上的读取电流Ir大小即可判断出OTP记忆胞cx为第一存储状态，且OTP记忆胞cy为第二存储状态。
当然上述的实施例，也可以经过适当的修改。举例来说，为了要提高OTP记忆胞cx与cy编程成功的机率，本领域技术人员可以在OTP记忆胞cx与cy的工艺过程中，对反熔丝晶体管Tax与Txy中的栅极氧化层进行蚀刻步骤，使得反熔丝晶体管Tax与Tay中栅极氧化层厚度比其他晶体管(选择晶体管Tsx与Tsy、隔离晶体管Tix与Tiy)的栅极氧化层的厚度还薄。或者，在制造OTP记忆胞cx与cy的过程，将反熔丝晶体管Tax与Tay、隔离晶体管Tix与Tiy的栅极氧化层进行蚀刻步骤，使得选择晶体管Tsx与Tsy的栅极氧化层厚度比其他晶体管(反熔丝晶体管Tax与Tay、隔离晶体管Tix、Tiy)的栅极氧化层厚度还厚。或者，在制造OTP记忆胞cx与cy的过程，将反熔丝晶体管Tax与Tay、选择晶体管Tsx与Tsy的栅极氧化层进行蚀刻步骤，使得隔离晶体管Tix与Tiy的栅极氧化层厚度比其他晶体管(反熔丝晶体管Tax与Tay、选择晶体管Tsx与Tsy)的栅极氧化层厚度还厚。
请参照图3，其所绘示为本发明第一实施例OTP记忆胞所组成的阵列结构。阵列结构由4×3个OTP记忆胞c11～c34所组成。以下以第一位线BL1所连接的一行(row)OTP记忆胞c11～c14来作说明。而第二位线BL2连接至OTP记忆胞c21～c24，第三位线BL3连接至OTP记忆胞c31～c34也具有类似的结构。
OTP记忆胞c11包括一选择晶体管Ts11、一反熔丝晶体管Ta11与一隔离晶体管Ti11。选择晶体管Ts11的第一漏源端连接至第一位线BL1，选择晶体管Ts11的栅极端连接至第一字线WL1；反熔丝晶体管Ta11的第一漏源端连接至选择晶体管Ts11的第二漏源端，反熔丝晶体管Ta11的栅极端连接至第一反熔丝控制线AF1；隔离晶体管Ti11的第一漏源端连接至反熔丝晶体管Ta11的第二漏源端，隔离晶体管Ti11的栅极端连接至第一隔离控制线IS1。
另外，OTP记忆胞c12包括一选择晶体管Ts12、一反熔丝晶体管Ta12与一隔离晶体管Ti12。选择晶体管Ts12的第一漏源端连接至第一位线BL1，选择晶体管Ts12的栅极端连接至第二字线WL2；反熔丝晶体管Ta12的第一漏源端连接至选择晶体管Ts12的第二漏源端，反熔丝晶体管Ta12的栅极端连接至第二反熔丝控制线AF2；隔离晶体管Ti12的第一漏源端连接至反熔丝晶体管Ta12的第二漏源端、隔离晶体管Ti12的栅极端连接至第二隔离控制线IS2。再者，OTP记忆胞c11中隔离晶体管Ti11的第二漏源端连接至OTP记忆胞c12中隔离晶体管Ti12的第二漏源端。
OTP记忆胞c13包括一选择晶体管Ts13、一反熔丝晶体管Ta13与一隔离晶体管Ti13。选择晶体管Ts13的第一漏源端连接至第一位线BL1，选择晶体管Ts13的栅极端连接至第三字线WL3；反熔丝晶体管Ta13的第一漏源端连接至选择晶体管Ts13的第二漏源端，反熔丝晶体管Ta13的栅极端连接至第三反熔丝控制线AF3；隔离晶体管Ti13的第一漏源端连接至反熔丝晶体管Ta13的第二漏源端，隔离晶体管Ti13的栅极端连接至第三隔离控制线IS3。
另外，OTP记忆胞c14包括一选择晶体管Ts14、一反熔丝晶体管Ta14与一隔离晶体管Ti14。选择晶体管Ts14的第一漏源端连接至第一位线BL1，选择晶体管Ts14的栅极端连接至第四字线WL4；反熔丝晶体管Ta14的第一漏源端连接至选择晶体管Ts14的第二漏源端，反熔丝晶体管Ta14的栅极端连接至第四反熔丝控制线AF4；隔离晶体管Ti14的第一漏源端连接至反熔丝晶体管Ta14的第二漏源端、隔离晶体管Ti14的栅极端连接至第四隔离控制线IS4。再者，OTP记忆胞c13中隔离晶体管Ti13的第二漏源端连接至OTP记忆胞c14中隔离晶体管Ti14的第二漏源端。
请参照图4A，其所绘示为本发明第二实施例反熔丝型一次编程记忆胞(以下简称为OTP记忆胞)的俯视图。图4B为本发明第一实施例OTP记忆胞沿着BB’方向的剖面图。图4C为本发明第一实施例OTP记忆胞的等效电路图。相较于第一实施例，其差异在于二个反熔丝晶体管Tax与Tay之间串接单一个隔离晶体管Tixy。说明如下：
如图4A与图4B所示，二个OTP记忆胞cx、cy制作于P型井区(P-Well)PW中。首先，在P型井区PW的表面上方形成一栅极氧化层(gate oxide layer)452。将栅极氧化层452蚀刻出开口之后，即可在P型井区PW的表面下方形成第一掺杂区410、第二掺杂区420、第三掺杂区430、第四掺杂区440、第五掺杂区450、第六掺杂区460。其中，上述六个掺杂区410、420、430、440、450、460为N型掺杂区。其中，在另一实施例中，P型井区及N型掺杂区也可以用N型井区(N-Well)NW及P型掺杂区置换。
OTP记忆胞cx中，第一栅极415形成于第一掺杂区410与第二掺杂区420之间的栅极氧化层452上方，第一栅极415连接至字线WLx。第二栅极425形成于第二掺杂区420与第三掺杂区430之间的栅极氧化层452上方，第二栅极425连接至反熔丝控制线AFx。第三栅极435形成于第三掺杂区430与第四掺杂区440之间的栅极氧化层452上方，第三栅极435连接至隔离控制线ISxy。
OTP记忆胞cy中，第四栅极465形成于第六掺杂区460与第五掺杂区450之间的栅极氧化层452上方，第四栅极465连接至字线WLy。第五栅极455形成于第五掺杂区450与第四掺杂区440之间的栅极氧化层452上方，第五栅极455连接至反熔丝控制线AFy。
根据本发明的第二实施例，第三栅极435、第三掺杂区430与第四掺杂区440形成隔离晶体管Tixy。且OTP记忆胞cx、cy共同拥有隔离晶体管Tixy。
另外，第一金属层490位于五个栅极415、425、435、455、465的上方，经由二个穿透洞(via)连接至第一掺杂区410与第六掺杂区460，第一金属层490作为OTP记忆胞cx与cy的位线BL。
如图4C所示，OTP记忆胞cx与OTP记忆胞cy中，第一掺杂区410、第二掺杂区420与第一栅极415形成选择晶体管Tsx；第二掺杂区420、第三掺杂区430与第二栅极425形成反熔丝晶体管Tax；第三掺杂区430、第四掺杂区440与第三栅极435形成隔离晶体管Tixy；第六掺杂区460、第五掺杂区450与第四栅极465形成选择晶体管Tsy；第五掺杂区450、第四掺杂区440与第五栅极455形成反熔丝晶体管Tay。
因此，选择晶体管Tsx的第一漏源端连接至位线BL、选择晶体管Tsx的栅极端连接至字线WLx；反熔丝晶体管Tax的第一漏源端连接至选择晶体管Tsx的第二漏源端；反熔丝晶体管Tax的栅极端连接至反熔丝控制线AFx。再者，选择晶体管Tsy的第一漏源端连接至位线BL、选择晶体管Tsy的栅极端连接至字线WLy；反熔丝晶体管Tay的第一漏源端连接至选择晶体管Tsy的第二漏源端；反熔丝晶体管Tay的栅极端连接至反熔丝控制线AFy。另外，隔离晶体管Tixy的第一漏源端连接至反熔丝晶体管Tax的第二漏源端、隔离晶体管Tixy的栅极端连接至隔离控制线ISxy、隔离晶体管Tixy的第二漏源端连接至反熔丝晶体管Tay的第二漏源端。
再者，根据本发明的第二实施例，OTP记忆胞cx中反熔丝晶体管Tax的第二漏源端以及OTP记忆胞cy中反熔丝晶体管Tay的第二漏源端之间串接了一个隔离晶体管Tixy。本发明第二实施例利用隔离晶体管Tixy来隔离二个OTP记忆胞，因此P型井区中不需要另外制做浅沟渠隔离结构。
请参照图5A至图5D，其所绘示为第二实施例OTP记忆胞进行编程动作与读取动作时的偏压示意图。
如图5A所示，将OTP记忆胞cx编程为第一存储状态时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WLx，提供第一编程电压Vp1至反熔丝控制线AFx，提供接地电压(0V)至隔离控制线ISxy。再者，其他OTP记忆胞cy的字线WLy、反熔丝控制线AFy皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V，第一编程电压Vp1约为4V～11V。
因此，当选择晶体管Tsx接收到字线WLx上的选择电压Vdd且位线BL提供接地电压(0V)而开启(turn on)时，反熔丝晶体管Tax的栅极氧化层上承受了Vp1的偏压。由于第一编程电压Vp1已超过栅极氧化层的耐压范围，所以反熔丝晶体管Tax的栅极氧化层会破裂(rupture)，而破裂的栅极氧化层即形成一低电阻，其电阻值约为数百K欧姆以下。换句话说，OTP记忆胞cx中，反熔丝控制线AFx与反熔丝晶体管Tax的二个漏源端之间连接一低电阻，即可视为第一存储状态。
如图5B所示，将OTP记忆胞cx编程为第一存储状态后，再将OTP记忆胞cy编程为第二存储状态时，提供选择电压Vdd至位线BL，提供选择电压Vdd至字线WLy，提供第一编程电压Vp1至反熔丝控制线AFy，提供选择电压Vdd至隔离控制线ISxy。再者，其他OTP记忆胞cx的字线WLx与反熔丝控制线AFx皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V。
因此，当选择晶体管Tsy接收到字线Wly与位线BL上的选择电压Vdd而关闭(turn off)时，反熔丝晶体管Tay的栅极氧化层上的(Vp1-Vdd)偏压无法让反熔丝晶体管Tay的栅极氧化层破裂，而未破裂的栅极氧化层即形成一高电阻，其电阻值约为数百万欧姆(mega ohm)以上。换句话说，OTP记忆胞cy中，反熔丝控制线AFy与反熔丝晶体管Tay的二个漏源端之间连接一高电阻，即可视为第二存储状态。
如图5C所示，读取动作OTP记忆胞cx时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WLx，提供读取电压Vread至反熔丝控制线AFx、提供接地电压(0V)至隔离控制线ISxy。再者，其他OTP记忆胞cy的字线WLy、反熔丝控制线AFy皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V，读取电压Vread约为0.75V～3.6V。
由于OTP记忆胞cx为第一存储状态，当选择晶体管Tsx接收到选择电压Vdd而开启时，读取电压Vread可使得反熔丝晶体管Tax中产生读取电流Ir经由选择晶体管Tsx流向位线BL。由于反熔丝控制线AFx与反熔丝晶体管Tax的二个漏源端之间连接一低电阻，因此，读取电流Ir约为数μA。
如图5D所示，读取动作OTP记忆胞cy时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WLy，提供读取电压Vread至反熔丝控制线AFy、提供接地电压(0V)至隔离控制线ISxy。再者，其他OTP记忆胞cx的字线WLx、反熔丝控制线AFx皆提供接地电压(0V)。
由于OTP记忆胞cy为第二存储状态，当选择晶体管Tsy接收到选择电压Vdd而开启时，读取电压Vread可使得反熔丝晶体管Tay中产生读取电流Ir经由选择晶体管Tsy流向位线BL。由于反熔丝控制线AFy与反熔丝晶体管Tay的二个漏源端之间连接一大电阻，因此，读取电流Ir非常小，会小于1μA。
换句话说，在读取动作时，根据位线BL上的读取电流Ir大小即可判断出OTP记忆胞cx为第一存储状态，且OTP记忆胞cy为第二存储状态。
相同地，为了要提高OTP记忆胞cx与cy编程成功的机率，本领域技术人员可以在OTP记忆胞cx与cy的工艺过程中，对反熔丝晶体管Tax与Txy中的栅极氧化层进行蚀刻步骤，使得反熔丝晶体管Tax与Tay中栅极氧化层厚度比其他晶体管(选择晶体管Tsx与Tsy、隔离晶体管Tixy)的栅极氧化层的厚度还薄。或者，在制造OTP记忆胞cx与cy的过程，将反熔丝晶体管Tax与Tay、隔离晶体管Tixy的栅极氧化层进行蚀刻步骤，使得选择晶体管Tsx与Tsy的栅极氧化层厚度比其他晶体管(反熔丝晶体管Tax与Tay、隔离晶体管Tixy)的栅极氧化层厚度还厚。或者，在制造OTP记忆胞cx与cy的过程，将反熔丝晶体管Tax与Tay、选择晶体管Tsx与Tsy的栅极氧化层进行蚀刻步骤，使得隔离晶体管Tixy的栅极氧化层厚度比其他晶体管(反熔丝晶体管Tax与Tay、选择晶体管Tsx与Tsy)的栅极氧化层厚度还厚。
请参照图6，其所绘示为本发明第二实施例OTP记忆胞所组成的阵列结构。阵列结构由4×3个OTP记忆胞c11～c34所组成。以下以第一位线BL1所连接的一行OTP记忆胞c11～c14来作说明。而第二位线BL2连接至OTP记忆胞c21～c24，第三位线BL3连接至OTP记忆胞c31～c34也具有类似的结构。
OTP记忆胞c11与OTP记忆胞c12中包括一选择晶体管Ts11、一反熔丝晶体管Ta11、一隔离晶体管Tia、一选择晶体管Ts12、一反熔丝晶体管Ta12。
选择晶体管Ts11的第一漏源端连接至第一位线BL1，选择晶体管Ts11的栅极端连接至第一字线WL1；反熔丝晶体管Ta11的第一漏源端连接至选择晶体管Ts11的第二漏源端，反熔丝晶体管Ta11的栅极端连接至第一反熔丝控制线AF1。选择晶体管Ts12的第一漏源端连接至第一位线BL1，选择晶体管Ts12的栅极端连接至第二字线WL2；反熔丝晶体管Ta12的第一漏源端连接至选择晶体管Ts12的第二漏源端，反熔丝晶体管Ta12的栅极端连接至第二反熔丝控制线AF2。隔离晶体管Tia的第一漏源端连接至反熔丝晶体管Ta11的第二漏源端，隔离晶体管Tia的栅极端连接至第一隔离控制线IS12，隔离晶体管Tia的第二漏源端连接至反熔丝晶体管Ta12的第二漏源端。
OTP记忆胞c13与OTP记忆胞c14中包括一选择晶体管Ts13、一反熔丝晶体管Ta13、一隔离晶体管Tib、一选择晶体管Ts14、一反熔丝晶体管Ta14。
选择晶体管Ts13的第一漏源端连接至第一位线BL1，选择晶体管Ts13的栅极端连接至第三字线WL3；反熔丝晶体管Ta13的第一漏源端连接至选择晶体管Ts13的第二漏源端，反熔丝晶体管Ta13的栅极端连接至第三反熔丝控制线AF3。选择晶体管Ts14的第一漏源端连接至第一位线BL1，选择晶体管Ts14的栅极端连接至第四字线WL4；反熔丝晶体管Ta14的第一漏源端连接至选择晶体管Ts14的第二漏源端，反熔丝晶体管Ta14的栅极端连接至第四反熔丝控制线AF4。隔离晶体管Tib的第一漏源端连接至反熔丝晶体管Ta13的第二漏源端，隔离晶体管Tib的栅极端连接至第二隔离控制线IS34，隔离晶体管Tib的第二漏源端连接至反熔丝晶体管Ta14的第二漏源端。
请参照图7A，其所绘示为本发明第三实施例反熔丝型一次编程记忆胞(以下简称为OTP记忆胞)的俯视图。图7B为本发明第三实施例OTP记忆胞沿着CC’方向的剖面图。图7C为本发明第三实施例OTP记忆胞的等效电路图。
如图7A与图7B所示，二个OTP记忆胞cx、cy制作于P型井区(P-Well)PW中。首先，在P型井区PW的表面上方形成一栅极氧化层(gate oxide layer)752。先蚀刻部分区域的栅极氧化层452使厚度变薄，再将栅极氧化层452蚀刻出开口之后，即可在P型井区PW的表面下方形成第一掺杂区710、第二掺杂区720、第三掺杂区730、第四掺杂区740、第五掺杂区750。根据本发明的第三实施例，第一掺杂区域710至第五掺杂区域750之间的栅极氧化层752会进一步被蚀刻。因此，靠近第二掺杂区域720的一侧的栅极氧化层752厚度会比靠近第一掺杂区域710的一侧的栅极氧化层752还薄。同理，靠近第四掺杂区域740的一侧的栅极氧化层752厚度会比靠近第五掺杂区域750的一侧的栅极氧化层752还薄。再者，第二栅极725与第四栅极735下方的栅极氧化层752厚度也较薄。
OTP记忆胞cx中，第一栅极715形成于第一掺杂区710与第二掺杂区720之间的栅极氧化层752上方，第一栅极715连接至反熔丝控制线AFx。第二栅极725形成于第二掺杂区720与第三掺杂区730之间的栅极氧化层752上方，第二极725连接至隔离控制线ISx。再者，第一栅极715下方的栅极氧化层752区分为第一部分与第二部分，第一部分的栅极氧化层752靠近第一掺杂区710，第二部分的栅极氧化层752靠近第二掺杂区720，且第一部分的栅极氧化层752的厚度大于第二部分的栅极氧化层752的厚度。
OTP记忆胞cy中，第三栅极745形成于第五掺杂区750与第四掺杂区740之间的栅极氧化层752上方，第三栅极745连接至反熔丝控制线AFy。第四栅极735形成于第四掺杂区740与第三掺杂区730之间的栅极氧化层752上方，第四栅极735连接至隔离控制线ISy。再者，第三栅极745下方的栅极氧化层752区分为第三部分与第四部分，第三部分的栅极氧化层752靠近第五掺杂区750，第四部分的栅极氧化层752靠近第四掺杂区740，且第三部分的栅极氧化层752的厚度大于第四部分的栅极氧化层752的厚度。
另外，第一金属层790位于四个栅极715、725、735、745的上方，经由二个穿透洞(via)连接至第一掺杂区710与第五掺杂区750，第一金属层790作为OTP记忆胞cx与cy的位线BL。
如第7B与图7C所示，OTP记忆胞cx中，第一掺杂区710、第二掺杂区720与第一栅极715形成反熔丝晶体管Tax；第二掺杂区720、第三掺杂区730与第二栅极725形成隔离晶体管Tix。因此，反熔丝晶体管Tax的第一漏源端连接至位线BL；反熔丝晶体管Tax的栅极端连接至反熔丝控制线AFx；隔离晶体管Tix的第一漏源端连接至反熔丝晶体管Tax的第二漏源端、隔离晶体管Tix的栅极端连接至隔离控制线ISx。
OTP记忆胞cy中，第五掺杂区750、第四掺杂区740与第三栅极745形成反熔丝晶体管Tay；第四掺杂区740、第三掺杂区730与第四栅极735形成隔离晶体管Tiy。因此，反熔丝晶体管Tay的第一漏源端连接至位线BL；反熔丝晶体管Tay的栅极端连接至反熔丝控制线AFy；隔离晶体管Tiy的第一漏源端连接至反熔丝晶体管Tay的第二漏源端、隔离晶体管Tiy的栅极端连接至隔离控制线ISy。
再者，根据本发明的第三实施例，OTP记忆胞cx中隔离晶体管Tix的第二漏源端连接至OTP记忆胞cy中隔离晶体管Tiy的第二漏源端。换句话说，OTP记忆胞cx中反熔丝晶体管Tax的第二漏源端以及OTP记忆胞cy中反熔丝晶体管Tay的第二漏源端之间串接了二个隔离晶体管Tix、Tiy。本发明第三实施例利用隔离晶体管Tix、Tiy来隔离二个OTP记忆胞，因此P型井区中不需要另外制做浅沟渠隔离结构来隔离二个记忆胞。
请参照图8A至图8D，其所绘示为本发明第三实施例OTP记忆胞进行编程动作与读取动作时的偏压示意图。
如图8A所示，将OTP记忆胞cx编程为第一存储状态时，提供接地电压(0V)至位线BL，提供第一编程电压Vp1至反熔丝控制线AFx，提供选择电压Vdd至隔离控制线ISx。再者，其他OTP记忆胞cy的反熔丝控制线AFy与隔离控制线ISy皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V，第一编程电压Vp1约为4V～11V。
由于位线BL提供接地电压(0V)且反熔丝控制线AFx提供第一第一编程电压Vp1，反熔丝晶体管Tax的栅极氧化层上承受了Vp1的偏压。由于第一编程电压Vp1已超过栅极氧化层的耐压范围，所以反熔丝晶体管Tax中第二部分较薄的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻，其电阻值约为数百K欧姆以下。换句话说，OTP记忆胞cx中，反熔丝控制线AFx与反熔丝晶体管Tax的二个漏源端之间连接一低电阻，即可视为第一存储状态。
如图8B所示，将OTP记忆胞cx编程为第一存储状态后，再将OTP记忆胞cy编程为第二存储状态时，提供选择电压(Vdd)至位线BL，提供第一编程电压Vp1至反熔丝控制线AFy，提供选择电压Vdd至隔离控制线ISy。再者，其他OTP记忆胞cx的反熔丝控制线AFx与隔离控制线ISx皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V。
由于位线BL提供选择电压(Vdd)且反熔丝控制线AFy提供第一第一编程电压Vp1，反熔丝晶体管Tay的栅极氧化层上承受了(Vp1-Vdd)的偏压。由于(Vp1-Vdd)偏压尚在栅极氧化层的耐压范围内，所以反熔丝晶体管Tay的栅极氧化层不会破裂，而未破裂的栅极氧化层即形成一高电阻，其电阻值约为数百万欧姆(mega ohm)以上。换句话说，OTP记忆胞cy中，反熔丝控制线AFy与反熔丝晶体管Tay的二个漏源端之间连接一高电阻，即可视为第二存储状态。
由以上图8A与图8B的说明可知，在编程OTP记忆胞cx或者OTP记忆胞cy时，相邻的二个OTP记忆胞中的二条隔离控制线ISx与ISy接收不同的偏压。当然，本发明并不限定于此，在此领域的技术人员也可以提供相同的偏压(例如接地电压)至二条隔离控制线ISx与ISy。
如图8C所示，读取动作OTP记忆胞cx时，提供接地电压(0V)至位线BL，提供读取电压Vread至反熔丝控制线AFx、提供接地电压(0V)至隔离控制线ISx。再者，其他OTP记忆胞cy的反熔丝控制线AFy与隔离控制线ISy皆提供接地电压(0V)。其中，选择电压Vdd约为0.75V～3.6V，读取电压Vread约为0.75V～3.6V。
由于OTP记忆胞cx为第一存储状态，当反熔丝晶体管Tax接收到读取电压Vread时，可使得反熔丝晶体管Tax中产生读取电流Ir流向位线BL。由于反熔丝控制线AFx与反熔丝晶体管Tax的二个漏源端之间连接一低电阻，因此，读取电流Ir约为数μA。
如图8D所示，读取动作OTP记忆胞cy时，提供接地电压(0V)至位线BL，提供读取电压Vread至反熔丝控制线AFy、提供接地电压(0V)至隔离控制线ISy。再者，其他OTP记忆胞cx的反熔丝控制线AFx与隔离控制线ISx皆提供接地电压(0V)。
由于OTP记忆胞cy为第二存储状态，当反熔丝晶体管Tay接收到读取电压Vread时，可使得反熔丝晶体管Tay中产生读取电流Ir流向位线BL。由于反熔丝控制线AFy与反熔丝晶体管Tay的二个漏源端之间连接一大电阻，因此，读取电流Ir非常小，会小于1μA。
换句话说，在读取动作时，根据位线BL上的读取电流Ir大小即可判断出OTP记忆胞cx为第一存储状态，且OTP记忆胞cy为第二存储状态。
再者，第三实施例的二个OTP记忆胞cx、cy内利用二个隔离晶体管Tix、Tiy来进行隔离。当然，本发明并不限定于此，在此领域的技术人员可以参考本发明的第二实施例与第三实施例，来进一步修改第三实施例。并且，将第三实施例修改为二个反熔丝晶体管Tax、Tay之间仅串接单一隔离晶体管来进行隔离。
或者，本发明的第三实施例也可以修改为二个反熔丝晶体管Tax、Tay具有较厚的栅极氧化层752。亦即，在进行时刻步骤时，仅第一掺杂区域710与第二掺杂区域720之间的栅极氧化层752以及第四掺杂区域740与第五掺杂区域750之间的栅极氧化层752被蚀刻。如此，可使得反熔丝晶体管Tax的第一部分栅极氧化层与隔离晶体管Tix的栅极氧化层厚度相同；反熔丝晶体管Tay的第一部分栅极氧化层与隔离晶体管Tiy的栅极氧化层厚度相同。
请参照图9，其所绘示为本发明第三实施例OTP记忆胞所组成的阵列结构。阵列结构由4×3个OTP记忆胞c11～c34所组成。以下以第一位线BL1所连接的一行(row)OTP记忆胞c11～c14来作说明。而第二位线BL2连接至OTP记忆胞c21～c24，第三位线BL3连接至OTP记忆胞c31～c34也具有类似的结构。
OTP记忆胞c11包括一反熔丝晶体管Ta11与一隔离晶体管Ti11。反熔丝晶体管Ta11的第一漏源端连接至第一位线BL1，反熔丝晶体管Ta11的栅极端连接至第一反熔丝控制线AF1；隔离晶体管Ti11的第一漏源端连接至反熔丝晶体管Ta11的第二漏源端，隔离晶体管Ti11的栅极端连接至第一隔离控制线IS1。
另外，OTP记忆胞c12包括一反熔丝晶体管Ta12与一隔离晶体管Ti12。反熔丝晶体管Ta12的第一漏源端连接至第一位线BL1，反熔丝晶体管Ta12的栅极端连接至第二反熔丝控制线AF2；隔离晶体管Ti12的第一漏源端连接至反熔丝晶体管Ta12的第二漏源端、隔离晶体管Ti12的栅极端连接至第二隔离控制线IS2。再者，OTP记忆胞c11中隔离晶体管Ti11的第二漏源端连接至OTP记忆胞c12中隔离晶体管Ti12的第二漏源端。
OTP记忆胞c13包括一反熔丝晶体管Ta13与一隔离晶体管Ti13。反熔丝晶体管Ta13的第一漏源端连接至第一位线BL1，反熔丝晶体管Ta13的栅极端连接至第三反熔丝控制线AF3；隔离晶体管Ti13的第一漏源端连接至反熔丝晶体管Ta13的第二漏源端，隔离晶体管Ti13的栅极端连接至第三隔离控制线IS3。
另外，OTP记忆胞c14包括一反熔丝晶体管Ta14与一隔离晶体管Ti14。反熔丝晶体管Ta14的第一漏源端连接至第一位线BL1，反熔丝晶体管Ta14的栅极端连接至第四反熔丝控制线AF4；隔离晶体管Ti14的第一漏源端连接至反熔丝晶体管Ta14的第二漏源端、隔离晶体管Ti14的栅极端连接至第四隔离控制线IS4。再者，OTP记忆胞c13中隔离晶体管Ti13的第二漏源端连接至OTP记忆胞c14中隔离晶体管Ti14的第二漏源端。
由以上的说明可知，本发明提出一种反熔丝型一次编程的记忆胞及其相关的阵列结构。再者，二个OTP记忆胞之间利用至少一个隔离晶体管来隔离二个OTP记忆胞，因此P型井区中不需要另外制做浅沟渠隔离结构来隔离二个记忆胞。如此可以大幅降低工艺的复杂度，并且有效地减少阵列结构的布局面积。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (29)

1.一种反熔丝型一次编程的记忆胞，包括：
井区；
第一掺杂区、第二掺杂区、第三掺杂区与第四掺杂区，形成于该井区的表面；
栅极氧化层，覆盖于该井区的该表面；
第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至字线；
第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至反熔丝控制线；
第三栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至隔离控制线；以及
第一金属层，经由穿透洞连接至该第一掺杂区域，且该第一金属层为位线。
2.如权利要求1所述的反熔丝型一次编程的记忆胞，其中该反熔丝型一次编程的记忆胞利用该第四掺杂区连接至相邻的另一反熔丝型一次编程的记忆胞。
3.如权利要求1所述的反熔丝型一次编程的记忆胞，其中该第二栅极下方的该栅极氧化层的厚度小于该第一栅极下方的该栅极氧化层的厚度。
4.一种反熔丝型一次编程的记忆胞，包括：
选择晶体管，具有第一漏源端连接至位线，栅极端连接至字线，以及第二漏源端；
反熔丝晶体管，具有第一漏源端连接至该选择晶体管的该第二漏源端，栅极端连接至反熔丝控制线，以及第二漏源端；以及
隔离晶体管，具有第一漏源端连接至该反熔丝晶体管的该第二漏源端，栅极端连接至隔离控制线，以及第二漏源端。
5.如权利要求4所述的反熔丝型一次编程的记忆胞，其中该反熔丝型一次编程的记忆胞利用该隔离晶体管的该第二漏源端连接至相邻的另一反熔丝型一次编程的记忆胞。
6.一种阵列结构，连接至第一位线、第一字线、第二字线、第一反熔丝控制线、第二反熔丝控制线、第一隔离控制线与第二隔离控线，该阵列结构包括：
井区；
第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区、第五掺杂区、第六掺杂区与第七掺杂区，形成于该井区的表面；
栅极氧化层，覆盖于该井区的该表面；
第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至该第一字线；
第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至该第一反熔丝控制线；
第三栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至该第一隔离控制线；
第四栅极，形成于该第七掺杂区与该第六掺杂区之间的该栅极氧化层上，其中该第四栅极连接至该第二字线；
第五栅极，形成于该第六掺杂区与该第五掺杂区之间的该栅极氧化层上，其中该第五栅极连接至该第二反熔丝控制线；
第六栅极，形成于该第五掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第六栅极连接至该第二隔离控制线；以及
第一金属层，经由第一穿透洞连接至该第一掺杂区域并经由第二穿透洞连接至该第七掺杂区域，其中该第一金属层为该第一位线。
7.如权利要求6所述的阵列结构，其中该第二栅极下方的该栅极氧化层的厚度小于该第一栅极下方的该栅极氧化层的厚度；以及，该第五栅极下方的该栅极氧化层的厚度小于该第四栅极下方的该栅极氧化层的厚度。
8.如权利要求6所述的阵列结构，其中该阵列结构还包括：
第八掺杂区、第九掺杂区、第十掺杂区与第十一掺杂区、第十二掺杂区、第十三掺杂区与第十四掺杂区，形成于该井区的该表面；
第七栅极，形成于该第八掺杂区与该第九掺杂区之间的该栅极氧化层上，其中该第七栅极连接至该第一字线；
第八栅极，形成于该第九掺杂区与该第十掺杂区之间的该栅极氧化层上，其中该第八栅极连接至该第一反熔丝控制线；
第九栅极，形成于该第十掺杂区与该第十一掺杂区之间的该栅极氧化层上，其中该第九栅极连接至该第一隔离控制线；
第十栅极，形成于该第十四掺杂区与该第十三掺杂区之间的该栅极氧化层上，其中该第十栅极连接至该第二字线；
第十一栅极，形成于该第十三掺杂区与该第十二掺杂区之间的该栅极氧化层上，其中该第十一栅极连接至该第二反熔丝控制线；
第十二栅极，形成于该第十二掺杂区与该第十一掺杂区之间的该栅极氧化层上，其中该第十二栅极连接至该第二隔离控制线；以及
第二金属层，经由第三穿透洞连接至该第八掺杂区域并经由第四穿透洞连接至该第十四掺杂区域，其中该第二金属层为第二位线。
9.一种阵列结构，连接至第一位线、第一字线、第二字线、第一反熔丝控制线、第二反熔丝控制线、第一隔离控制线与第二隔离控制线，该阵列结构包括：
第一记忆胞，包括：第一选择晶体管，具有第一漏源端连接至该第一位线，栅极端连接至该第一字线，以及第二漏源端；第一反熔丝晶体管，具有第一漏源端连接至该第一选择晶体管的该第二漏源端，栅极端连接至该第一反熔丝控制线，以及第二漏源端；以及第一隔离晶体管，具有第一漏源端连接至该第一反熔丝晶体管的该第二漏源端，栅极端连接至该第一隔离控制线，以及第二漏源端；以及
第二记忆胞，包括：第二选择晶体管，具有第一漏源端连接至该第一位线，栅极端连接至该第二字线，以及第二漏源端；第二反熔丝晶体管，具有第一漏源端连接至该第二选择晶体管的该第二漏源端，栅极端连接至该第二反熔丝控制线，以及第二漏源端；以及第二隔离晶体管，具有第一漏源端连接至该第二反熔丝晶体管的该第二漏源端，栅极端连接至该第二隔离控制线，以及第二漏源端；
其中，该第一记忆胞中的该第一隔离晶体管的该第二漏源端连接至该第二记忆胞中的该第二隔离晶体管的该第二漏源端。
10.如权利要求9所述的阵列结构，其中该阵列结构还包括：
第三记忆胞，包括：第三选择晶体管，具有第一漏源端连接至第二位线，栅极端连接至该第一字线，以及第二漏源端；第三反熔丝晶体管，具有第一漏源端连接至该第三选择晶体管的该第二漏源端，栅极端连接至该第一反熔丝控制线，以及第二漏源端；以及第三隔离晶体管，具有第一漏源端连接至该第三反熔丝晶体管的该第二漏源端，栅极端连接至该第一隔离控制线，以及第二漏源端；以及
第四记忆胞，包括：第四选择晶体管，具有第一漏源端连接至该第二位线，栅极端连接至该第二字线，以及第二漏源端；第四反熔丝晶体管，具有第一漏源端连接至该第四选择晶体管的该第二漏源端，栅极端连接至该第二反熔丝控制线，以及第二漏源端；以及第四隔离晶体管，具有第一漏源端连接至该第四反熔丝晶体管的该第二漏源端，栅极端连接至该第二隔离控制线，以及第二漏源端；
其中，该第三记忆胞中的该第三隔离晶体管的该第二漏源端连接至该第四记忆胞中的该第四隔离晶体管的该第二漏源端。
11.如权利要求9所述的阵列结构，其中将该第一记忆胞编程为第一存储状态时，提供接地电压至该第一位线、选择电压至该第一字线、第一编程电压至该第一反熔丝控制线、第一控制电压至该第一隔离控制线；以及，提供该接地电压至该第二字线、该第二反熔丝控制线与该第二隔离控制线。
12.一种反熔丝型一次编程的记忆胞，包括：
井区；
第一掺杂区、第二掺杂区与第三掺杂区，形成于该井区的表面；
栅极氧化层，覆盖于该井区的该表面；
第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至字线；
第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至反熔丝控制线；
第三栅极，形成于该第三掺杂区与第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至隔离控制线；以及
第一金属层，经由穿透洞连接至该第一掺杂区域，且该第一金属层为位线；
其中，该反熔丝型一次编程的记忆胞相邻于另一反熔丝型一次编程的记忆胞，且该第四掺杂区位于该另一反熔丝型一次编程的记忆胞之内。
13.如权利要求12所述的反熔丝型一次编程的记忆胞，其中该第二栅极下方的该栅极氧化层的厚度小于该第一栅极下方的该栅极氧化层的厚度。
14.一种反熔丝型一次编程的记忆胞，包括：
选择晶体管，具有第一漏源端连接至位线，栅极端连接至字线，以及第二漏源端；
反熔丝晶体管，具有第一漏源端连接至该选择晶体管的该第二漏源端，栅极端连接至反熔丝控制线，以及第二漏源端；以及
隔离晶体管，具有第一漏源端连接至该反熔丝晶体管的该第二漏源端，栅极端连接至隔离控制线，以及第二漏源端；
其中，该反熔丝型一次编程的记忆胞相邻于另一反熔丝型一次编程的记忆胞，且该隔离晶体管的该第二漏源端位于该另一反熔丝型一次编程的记忆胞之内。
15.一种阵列结构，连接至第一位线、第一字线、第二字线、第一反熔丝控制线、第二反熔丝控制线与第一隔离控制线，该阵列结构包括：
井区；
第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区、第五掺杂区与第六掺杂区，形成于该井区的表面；
栅极氧化层，覆盖于该井区的该表面；
第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至该第一字线；
第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至该第一反熔丝控制线；
第三栅极，形成于该第三掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至该第一隔离控制线；
第四栅极，形成于该第六掺杂区与该第五掺杂区之间的该栅极氧化层上，其中该第四栅极连接至该第二字线；
第五栅极，形成于该第五掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第五栅极连接至该第二反熔丝控制线；以及
第一金属层，经由第一穿透洞连接至该第一掺杂区域并经由第二穿透洞连接至该第六掺杂区域，其中该第一金属层为该第一位线。
16.如权利要求15所述的阵列结构，其中该第二栅极下方的该栅极氧化层的厚度小于该第一栅极下方的该栅极氧化层的厚度；以及该第五栅极下方的该栅极氧化层的厚度小于该第四栅极下方的该栅极氧化层的厚度。
17.如权利要求15所述的阵列结构，其中该阵列结构还包括：
第七掺杂区、第八掺杂区、第九掺杂区与第十掺杂区、第十一掺杂区与第十二掺杂区，形成于该井区的该表面；
第六栅极，形成于该第七掺杂区与该第八掺杂区之间的该栅极氧化层上，其中该第六栅极连接至该第一字线；
第七栅极，形成于该第八掺杂区与该第九掺杂区之间的该栅极氧化层上，其中该第七栅极连接至该第一反熔丝控制线；
第八栅极，形成于该第九掺杂区与该第十掺杂区之间的该栅极氧化层上，其中该第八栅极连接至该第一隔离控制线；
第九栅极，形成于该第十二掺杂区与该第十一掺杂区之间的该栅极氧化层上，其中该第九栅极连接至该第二字线；
第十栅极，形成于该第十一掺杂区与该第十掺杂区之间的该栅极氧化层上，其中该第十栅极连接至该第二反熔丝控制线；以及
第二金属层，经由第三穿透洞连接至该第七掺杂区域并经由第四穿透洞连接至该第十二掺杂区域，其中该第二金属层为第二位线。
18.一种阵列结构，连接至第一位线、第一字线、第二字线、第一反熔丝控制线、第二反熔丝控制线与第一隔离控制线，该阵列结构包括：
第一记忆胞，包括：第一选择晶体管，具有第一漏源端连接至该第一位线，栅极端连接至该第一字线，以及第二漏源端；第一反熔丝晶体管，具有第一漏源端连接至该第一选择晶体管的该第二漏源端，栅极端连接至该第一反熔丝控制线，以及第二漏源端；以及第一隔离晶体管，具有第一漏源端连接至该第一反熔丝晶体管的该第二漏源端，栅极端连接至该第一隔离控制线，以及第二漏源端；以及
第二记忆胞，包括：第二选择晶体管，具有第一漏源端连接至该第一位线，栅极端连接至该第二字线，以及第二漏源端；第二反熔丝晶体管，具有第一漏源端连接至该第二选择晶体管的该第二漏源端，栅极端连接至该第二反熔丝控制线，以及第二漏源端；以及该第一隔离晶体管，具有该第二漏源端连接至该第二反熔丝晶体管的该第二漏源端。
19.如权利要求18所述的阵列结构，其中该阵列结构还包括：
第三记忆胞，包括：第三选择晶体管，具有第一漏源端连接至第二位线，栅极端连接至该第一字线，以及第二漏源端；第三反熔丝晶体管，具有第一漏源端连接至该第三选择晶体管的该第二漏源端，栅极端连接至该第一反熔丝控制线，以及第二漏源端；以及第二隔离晶体管，具有第一漏源端连接至该第三反熔丝晶体管的该第二漏源端，栅极端连接至该第一隔离控制线，以及第二漏源端；以及
第四记忆胞，包括：第四选择晶体管，具有第一漏源端连接至该第二位线，栅极端连接至该第二字线，以及第二漏源端；第四反熔丝晶体管，具有第一漏源端连接至该第四选择晶体管的该第二漏源端，栅极端连接至该第二反熔丝控制线，以及第二漏源端；以及该第二隔离晶体管，具有该第二漏源端连接至该第四反熔丝晶体管的该第二漏源端。
20.如权利要求18所述的阵列结构，其中将该第一记忆胞编程为第一存储状态时，提供接地电压至该第一位线、选择电压至该第一字线、第一编程电压至该第一反熔丝控制线、该接地地压至该第一隔离控制线；以及，提供该接地电压至该第二字线与该第二反熔丝控制线。
21.一种反熔丝型一次编程的记忆胞，包括：
井区；
第一掺杂区、第二掺杂区与第三掺杂区，形成于该井区的表面；
栅极氧化层，覆盖于该井区的该表面；
第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至反熔丝控制线；
第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至隔离控制线；以及
第一金属层，经由穿透洞连接至该第一掺杂区域，且该第一金属层为位线；
其中，该第一栅极下方的该栅极氧化层被区分为第一部分相邻于该第一掺杂区以及第二部分相邻于该第二掺杂区，且该第一部分的该栅极氧化层厚度大于该第二部分的该栅极氧化层厚度。
22.如权利要求21所述的反熔丝型一次编程的记忆胞，其中该反熔丝型一次编程的记忆胞利用该第三掺杂区连接至相邻的另一反熔丝型一次编程的记忆胞。
23.一种反熔丝型一次编程的记忆胞，包括：
反熔丝晶体管，具有第一漏源端连接至位线，栅极端连接至反熔丝控制线，以及第二漏源端；以及
隔离晶体管，具有第一漏源端连接至该反熔丝晶体管的该第二漏源端，栅极端连接至隔离控制线，以及第二漏源端；
其中，该反熔丝晶体管的该栅极端的栅极氧化层被区分为第一部分以及第二部分，该第一部分相邻于该反熔丝晶体管的该第一漏源端以及该第二部分相邻于该反熔丝晶体管的该第二漏源端，且该第一部分的该栅极氧化层厚度大于该第二部分的该栅极氧化层厚度。
24.如权利要求23所述的反熔丝型一次编程的记忆胞，其中该反熔丝型一次编程的记忆胞利用该隔离晶体管的该第二漏源端连接至相邻的另一反熔丝型一次编程的记忆胞。
25.一种阵列结构，连接至第一位线、第一反熔丝控制线、第二反熔丝控制线、第一隔离控制线与第二隔离控线，该阵列结构包括：
井区；
第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区与第五掺杂区，形成于该井区的表面；
栅极氧化层，覆盖于该井区的该表面；
第一栅极，形成于该第一掺杂区与该第二掺杂区之间的该栅极氧化层上，其中该第一栅极连接至该第一反熔丝控制线；
第二栅极，形成于该第二掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第二栅极连接至该第一隔离控制线；
第三栅极，形成于该第五掺杂区与该第四掺杂区之间的该栅极氧化层上，其中该第三栅极连接至该第二反熔丝控制线；
第四栅极，形成于该第四掺杂区与该第三掺杂区之间的该栅极氧化层上，其中该第四栅极连接至该第二隔离控制线；以及
第一金属层，经由第一穿透洞连接至该第一掺杂区域并经由第二穿透洞连接至该第五掺杂区域，其中该第一金属层为该第一位线；
其中，该第一栅极下方的该栅极氧化层被区分为第一部分相邻于该第一掺杂区以及第二部分相邻于该第二掺杂区，且该第一部分的该栅极氧化层厚度大于该第二部分的该栅极氧化层厚度；以及
其中，该第三栅极下方的该栅极氧化层被区分为第三部分相邻于该第五掺杂区以及第四部分相邻于该第四掺杂区，且该第三部分的该栅极氧化层厚度大于该第四部分的该栅极氧化层厚度。
26.如权利要求25所述的阵列结构，其中该阵列结构还包括：
第六掺杂区、第七掺杂区、第八掺杂区、第九掺杂区与第十掺杂区，形成于该井区的该表面；
第五栅极，形成于该第六掺杂区与该第七掺杂区之间的该栅极氧化层上，其中该第五栅极连接至该第一反熔丝控制线；
第六栅极，形成于该第七掺杂区与该第八掺杂区之间的该栅极氧化层上，其中该第六栅极连接至该第一隔离控制线；
第七栅极，形成于该第十掺杂区与该第九掺杂区之间的该栅极氧化层上，其中该第七栅极连接至该第二反熔丝控制线；
第八栅极，形成于该第九掺杂区与该第八掺杂区之间的该栅极氧化层上，其中该第八栅极连接至该第二隔离控制线；以及
第二金属层，经由第三穿透洞连接至该第六掺杂区域并经由第四穿透洞连接至该第十掺杂区域，其中该第二金属层为第二位线；
其中，该第五栅极下方的该栅极氧化层被区分为第五部分相邻于该第六掺杂区以及第六部分相邻于该第七掺杂区，且该第五部分的该栅极氧化层厚度大于该第六部分的该栅极氧化层厚度；以及
其中，该第七栅极下方的该栅极氧化层被区分为第七部分相邻于该第十掺杂区以及第八部分相邻于该第九掺杂区，且该第七部分的该栅极氧化层厚度大于该第八部分的该栅极氧化层厚度。
27.一种阵列结构，连接至第一位线、第一反熔丝控制线、第二反熔丝控制线、第一隔离控制线与第二隔离控制线，该阵列结构包括：
第一记忆胞，包括：第一反熔丝晶体管，具有第一漏源端连接至该第一位线，栅极端连接至该第一反熔丝控制线，以及第二漏源端；以及第一隔离晶体管，具有第一漏源端连接至该第一反熔丝晶体管的该第二漏源端，栅极端连接至该第一隔离控制线，以及第二漏源端；以及
第二记忆胞，包括：第二反熔丝晶体管，具有第一漏源端连接至该第一位线，栅极端连接至该第二反熔丝控制线，以及第二漏源端；以及第二隔离晶体管，具有第一漏源端连接至该第二反熔丝晶体管的该第二漏源端，栅极端连接至该第二隔离控制线，以及第二漏源端；
其中，该第一记忆胞中的该第一隔离晶体管的该第二漏源端连接至该第二记忆胞中的该第二隔离晶体管的该第二漏源端；
其中，该第一反熔丝晶体管的该栅极端的栅极氧化层被区分为第一部分以及第二部分，该第一部分相邻于该第一反熔丝晶体管的该第一漏源端以及该第二部分相邻于该第一反熔丝晶体管的该第二漏源端，且该第一部分的该栅极氧化层厚度大于该第二部分的该栅极氧化层厚度；以及
其中，该第二反熔丝晶体管的该栅极端的该栅极氧化层被区分为第三部分以及第四部分，该第三部分相邻于该第二反熔丝晶体管的该第一漏源端以及该第四部分相邻于第二该反熔丝晶体管的该第二漏源端，且该第三部分的该栅极氧化层厚度大于该第四部分的该栅极氧化层厚度。
28.如权利要求27所述的阵列结构，其中该阵列结构还包括：
第三记忆胞，包括：第三反熔丝晶体管，具有第一漏源端连接至第二位线，栅极端连接至该第一反熔丝控制线，以及第二漏源端；以及第三隔离晶体管，具有第一漏源端连接至该第三反熔丝晶体管的该第二漏源端，栅极端连接至该第一隔离控制线，以及第二漏源端；以及
第四记忆胞，包括：第四反熔丝晶体管，具有第一漏源端连接至该第二位线，栅极端连接至该第二反熔丝控制线，以及第二漏源端；以及第四隔离晶体管，具有第一漏源端连接至该第四反熔丝晶体管的该第二漏源端，栅极端连接至该第二隔离控制线，以及第二漏源端；
其中，该第三记忆胞中的该第三隔离晶体管的该第二漏源端连接至该第四记忆胞中的该第四隔离晶体管的该第二漏源端；
其中，该第三反熔丝晶体管的该栅极端的栅极氧化层被区分为第五部分以及第六部分，该第五部分相邻于该第三反熔丝晶体管的该第一漏源端以及该第六部分相邻于该第三反熔丝晶体管的该第二漏源端，且该第五部分的该栅极氧化层厚度大于该第六部分的该栅极氧化层厚度；以及
其中，该第四反熔丝晶体管的该栅极端的该栅极氧化层被区分为第七部分以及第八部分，该第七部分相邻于该第四反熔丝晶体管的该第一漏源端以及该第八部分相邻于该第四反熔丝晶体管的该第二漏源端，且该第七部分的该栅极氧化层厚度大于该第八部分的该栅极氧化层厚度。
29.如权利要求27所述的阵列结构，其中将该第一记忆胞编程为第一存储状态时，提供接地电压至该第一位线、第一编程电压至该第一反熔丝控制线、选择电压至该第一隔离控制线；以及，提供该接地电压至该第二反熔丝控制线与该第二隔离控制线。
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