JPS62234366A - プログラム可能な読み出し専用記憶装置 - Google Patents
プログラム可能な読み出し専用記憶装置Info
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- JPS62234366A JPS62234366A JP61078619A JP7861986A JPS62234366A JP S62234366 A JPS62234366 A JP S62234366A JP 61078619 A JP61078619 A JP 61078619A JP 7861986 A JP7861986 A JP 7861986A JP S62234366 A JPS62234366 A JP S62234366A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
装置に関する。
プログラム可能な読み出し専用記憶装置（Ｐｒｏｇｒａ
ｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ 、以下
ＦＲＯＭという）ｒｉ、その用途からみて特に、１ピ憶
容量の高密度であることと、確実なプログラム（書き込
み）がなされにある。実用化されているＦＲＯＭには、
バイポーラ素子によって構成する場合は、単位記憶素子
として、一般的には、互いに逆方向に接続された２つの
ＰＮ接合を含む素子を使用し、この２つのＰＮ接合のう
ちの一方を破壊して情報の斉き込みがなされる接合破壊
型ＦＲＯＭと、単位記憶素子として、ヒユーズとこれに
接続された一つのＰＮ接合とを含む素子を使用し、この
ヒユーズを溶断して情報の書き込みがなされるヒユーズ
型ＦＲＯＭとがある。
ｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ 、以下
ＦＲＯＭという）ｒｉ、その用途からみて特に、１ピ憶
容量の高密度であることと、確実なプログラム（書き込
み）がなされにある。実用化されているＦＲＯＭには、
バイポーラ素子によって構成する場合は、単位記憶素子
として、一般的には、互いに逆方向に接続された２つの
ＰＮ接合を含む素子を使用し、この２つのＰＮ接合のう
ちの一方を破壊して情報の斉き込みがなされる接合破壊
型ＦＲＯＭと、単位記憶素子として、ヒユーズとこれに
接続された一つのＰＮ接合とを含む素子を使用し、この
ヒユーズを溶断して情報の書き込みがなされるヒユーズ
型ＦＲＯＭとがある。
第４図・第５図は、従来の接合破壊型のＦＲＯＭの一例
の断面図・回路図である。
の断面図・回路図である。
この従来例は、第４図に示すように、Ｐ型の半導体基板
１に設けられたＮ十型の埋込層２上のＮ−型のエピタキ
シャル層３に絶縁領域１１を隔ててＰ＋型のベース領域
７を形成し、且つ、このベース幅域７内にＮ＋＋型の工
ばツタ領域８を形成して、バイポーラ型の単位記憶素子
Ｑを構成したものである。このような単位記憶素子Ｑは
、第４図・第５図に示すように、埋込層２及びエピタキ
シャル層３からなるワード線Ｘ、、Ｘ１等で接続され、
さらに、この互いに絶縁されたワードｐｘ６．ｘ１等と
直交して、各単位記憶素子Ｑのエミッタ領域８を接続す
るηジット線Ｙ、、Ｙ、等が形成される。
１に設けられたＮ十型の埋込層２上のＮ−型のエピタキ
シャル層３に絶縁領域１１を隔ててＰ＋型のベース領域
７を形成し、且つ、このベース幅域７内にＮ＋＋型の工
ばツタ領域８を形成して、バイポーラ型の単位記憶素子
Ｑを構成したものである。このような単位記憶素子Ｑは
、第４図・第５図に示すように、埋込層２及びエピタキ
シャル層３からなるワード線Ｘ、、Ｘ１等で接続され、
さらに、この互いに絶縁されたワードｐｘ６．ｘ１等と
直交して、各単位記憶素子Ｑのエミッタ領域８を接続す
るηジット線Ｙ、、Ｙ、等が形成される。
上述した従来例では、Ｎ−ワード線内の隣接するベース
領域７間に寄生ｐｎｐ）ランジスタが生じ、このトラン
ジスタのベース幅が比較的狭いことから、電流増幅率が
約０．５と高く、そのため、単位６ピ憶素子Ｑ自身のｎ
ｐｎトランジスタとの間に寄生ｐｎｐｎによるラッチア
ップが起こり、書き込み−ＩｌＥ流の漏れが生じる。
領域７間に寄生ｐｎｐ）ランジスタが生じ、このトラン
ジスタのベース幅が比較的狭いことから、電流増幅率が
約０．５と高く、そのため、単位６ピ憶素子Ｑ自身のｎ
ｐｎトランジスタとの間に寄生ｐｎｐｎによるラッチア
ップが起こり、書き込み−ＩｌＥ流の漏れが生じる。
すなわち、この種の単位記憶素子Ｑへの情報のｉＦキ込
みは、ベースオープンの状態で、工ばツタ・ベース間の
ＰＨ１合に、逆方向電流を流して、この接合を破壊する
ことによって行なうが、第５図に示すように、単位記憶
素子Ｑ＋ｏに実線で示す・電流通路５２で・電流を流し
て情報を書き込もうとするとき、寄生ｐｎｐｎｓｏの効
果により、点線で示す電流通路５１、すなわち、単位記
憶素子Ｑ ｏ ｔ・Ｑｌｌを介在した通路で、すべて、
又は、一部の書き込み電流が流れ本来、情報が書き込ま
れるべき単位記憶素子Ｑ Ｉ Ｏに、情報が書き込まれ
なかっし たシ、曹き込み不足による不良が発生した〕テ書き込み
歩留り及び信頼性を低下せしめることになる。尚、第５
図においてｓ Ｑｏｔ・Ｑｔｏは、未書き込み単位記憶
素子、Ｑｏｏ−Ｑｔｔは、書き込み済み単位記憶素子と
なっている。
みは、ベースオープンの状態で、工ばツタ・ベース間の
ＰＨ１合に、逆方向電流を流して、この接合を破壊する
ことによって行なうが、第５図に示すように、単位記憶
素子Ｑ＋ｏに実線で示す・電流通路５２で・電流を流し
て情報を書き込もうとするとき、寄生ｐｎｐｎｓｏの効
果により、点線で示す電流通路５１、すなわち、単位記
憶素子Ｑ ｏ ｔ・Ｑｌｌを介在した通路で、すべて、
又は、一部の書き込み電流が流れ本来、情報が書き込ま
れるべき単位記憶素子Ｑ Ｉ Ｏに、情報が書き込まれ
なかっし たシ、曹き込み不足による不良が発生した〕テ書き込み
歩留り及び信頼性を低下せしめることになる。尚、第５
図においてｓ Ｑｏｔ・Ｑｔｏは、未書き込み単位記憶
素子、Ｑｏｏ−Ｑｔｔは、書き込み済み単位記憶素子と
なっている。
以上説明したように従来の接合破壊型のＦＲＯＭは、隣
接する単位記憶素子間のラッチアップにより書き込み電
流の漏れが生じるので、書き込みが不安定になり、Ｖき
込み歩留シ及び信頼性が低下するという欠点がある。
接する単位記憶素子間のラッチアップにより書き込み電
流の漏れが生じるので、書き込みが不安定になり、Ｖき
込み歩留シ及び信頼性が低下するという欠点がある。
本発明のプログラム可能な読み出し専用記憶装置は、第
一の導電型の半導体基板と、この半導体：Ａｋ＆の上面
側の前記第一の導電型と異なる第二の導電型の陣、４度
の埋込領域と、この埋込領域上の前記第二の導゛鴫型の
低濃度の半導体屑と、この半導体層の上面側から前記半
導体基板まで達している単位素子分離領域と、この単位
素子分離領域に囲まれ前記第一の導゛颯型のベース領域
と前記第二の導・１型のエミッタ領域とを有する単位素
子領域と、この単位素子領域と隣接する前記第二の導電
型の高ａｋ度のコレクタ領域とを備えるプログラム可能
な読み出し専用記憶装置において、前記単位素子分離領
域に少なくとも一箇所間隙を設けることによって前記単
位素子領域間を接続し、かつ、この接続をしている部分
に前記第二の導′１型の高譲度の不純物領域を有して構
成される。
一の導電型の半導体基板と、この半導体：Ａｋ＆の上面
側の前記第一の導電型と異なる第二の導電型の陣、４度
の埋込領域と、この埋込領域上の前記第二の導゛鴫型の
低濃度の半導体屑と、この半導体層の上面側から前記半
導体基板まで達している単位素子分離領域と、この単位
素子分離領域に囲まれ前記第一の導゛颯型のベース領域
と前記第二の導・１型のエミッタ領域とを有する単位素
子領域と、この単位素子領域と隣接する前記第二の導電
型の高ａｋ度のコレクタ領域とを備えるプログラム可能
な読み出し専用記憶装置において、前記単位素子分離領
域に少なくとも一箇所間隙を設けることによって前記単
位素子領域間を接続し、かつ、この接続をしている部分
に前記第二の導′１型の高譲度の不純物領域を有して構
成される。
次に、本発明について図面を奈照して説明する。
第１図（ａ）は、本発明のＰＬ（、ＯＭの第一の実施例
の主要部金示す平面図、第１図（ｂｌ〜ｔｅｌはその断
面図−である。第１図ｔａ）において、単位記憶素子Ｑ
／は、単位素子分離領域４に間隙Ｓを設けることによっ
て、一列に接続され、また、単位素子分離領域５に面す
る１間隙Ｓの設けられた単位素子分離領域４の部分と単
位素子分離領域５との間には、高濃度のＮ十型の不純物
領域１０が設けられている。第１図［ｂｌ〜ｔｅｌは、
第１図（ａｌをそれぞれ、Ａ−Ａ、］：］１−１３．Ｃ
−Ｃ，Ｊ−Ｄで切断したときの断面図である。ここで％
１ｒｉＰ−型シリコンの半導体基板、２はＮ＋型の埋
込層、３はＮ−型のエピタキシャル層、６は絶縁膜、７
ｒｉＰ ＋ｆ９）、（Ｄ ヘー ス領域、ｌｊ：Ｎ”
＋型不純物領域、９ｒｊ、Ｎ”ｆＪ（７）：ｆｆレクタ
領域である。
の主要部金示す平面図、第１図（ｂｌ〜ｔｅｌはその断
面図−である。第１図ｔａ）において、単位記憶素子Ｑ
／は、単位素子分離領域４に間隙Ｓを設けることによっ
て、一列に接続され、また、単位素子分離領域５に面す
る１間隙Ｓの設けられた単位素子分離領域４の部分と単
位素子分離領域５との間には、高濃度のＮ十型の不純物
領域１０が設けられている。第１図［ｂｌ〜ｔｅｌは、
第１図（ａｌをそれぞれ、Ａ−Ａ、］：］１−１３．Ｃ
−Ｃ，Ｊ−Ｄで切断したときの断面図である。ここで％
１ｒｉＰ−型シリコンの半導体基板、２はＮ＋型の埋
込層、３はＮ−型のエピタキシャル層、６は絶縁膜、７
ｒｉＰ ＋ｆ９）、（Ｄ ヘー ス領域、ｌｊ：Ｎ”
＋型不純物領域、９ｒｊ、Ｎ”ｆＪ（７）：ｆｆレクタ
領域である。
第１図（ａｌ〜（ｅ）に示す実施例では、単位記憶素子
９間に単位素子分離工程域４が設けられており、単位記
憶素子Ｑのベース領域７間に生じる寄生ｐｎｐトランジ
スタのベース幅が広がっている。さらに、単位素子分離
領域４とそれと対面する単位素子分離領域５との間に、
高＃度のＮ＋型の不純物領域１０が存在するため、寄生
ｐｎｐ）ランジスタのベース濃度が昼く、そのため、寄
生ｐｎｐ トランジスタの゛電流増幅率を大幅に減少さ
せることができる。例えば、単位記憶素子Ｑのベース領
域７間に生じる奇生ｐｎｐ）ランジスタのベース幅’ｋ
１５μｍとし、不純物領域１０の不純物濃度全豹１０１
９とすると、寄生ｐｎｐトランジスタの電流増幅率βｐ
ｎｐは約０．００１となる。ｇピ憶素子領域内に形成さ
れたベース領域７と工ばツタ領域８とから構成される記
憶素子Ｑ自身のｎｐｎ トランジスタの電流増幅率βｎ
ｐｎが５０とすると、βｐｎｐｘβｎｐｎ＝０．０５と
なり、ラッチアップの起こらない条件（βｐｎｐＸ／ｎ
ｐｎ＜ １）を満たしている。また、この不純物領域１
０は記憶素子Ｑからコレクタ領域９までの抵抗値を下げ
るため、書き込みエネルギーを小δくする利点も持ち合
わせている。そのため、第１図ｆａＪ〜ｔｅｌにボす実
施例は、書き込み゛電流の漏れがなく、情報を記憶すべ
き単位配憶素子Ｑに確実に１効率の良い書き込みを行な
うことができる。
９間に単位素子分離工程域４が設けられており、単位記
憶素子Ｑのベース領域７間に生じる寄生ｐｎｐトランジ
スタのベース幅が広がっている。さらに、単位素子分離
領域４とそれと対面する単位素子分離領域５との間に、
高＃度のＮ＋型の不純物領域１０が存在するため、寄生
ｐｎｐ）ランジスタのベース濃度が昼く、そのため、寄
生ｐｎｐ トランジスタの゛電流増幅率を大幅に減少さ
せることができる。例えば、単位記憶素子Ｑのベース領
域７間に生じる奇生ｐｎｐ）ランジスタのベース幅’ｋ
１５μｍとし、不純物領域１０の不純物濃度全豹１０１
９とすると、寄生ｐｎｐトランジスタの電流増幅率βｐ
ｎｐは約０．００１となる。ｇピ憶素子領域内に形成さ
れたベース領域７と工ばツタ領域８とから構成される記
憶素子Ｑ自身のｎｐｎ トランジスタの電流増幅率βｎ
ｐｎが５０とすると、βｐｎｐｘβｎｐｎ＝０．０５と
なり、ラッチアップの起こらない条件（βｐｎｐＸ／ｎ
ｐｎ＜ １）を満たしている。また、この不純物領域１
０は記憶素子Ｑからコレクタ領域９までの抵抗値を下げ
るため、書き込みエネルギーを小δくする利点も持ち合
わせている。そのため、第１図ｆａＪ〜ｔｅｌにボす実
施例は、書き込み゛電流の漏れがなく、情報を記憶すべ
き単位配憶素子Ｑに確実に１効率の良い書き込みを行な
うことができる。
第２図は、第１図（ａｌ〜ｔｅｌに示す実凡例の４率位
記惜累子を含む一つのブロックを示す平面図である０ 第３図は、本発明の第二の実施例の平面図である。この
実施例においては、単位素子分離領域４に設けた間隙の
形が、第１図（ａｌ〜（ｅｌに示す実施例におけると異
なっている。
記惜累子を含む一つのブロックを示す平面図である０ 第３図は、本発明の第二の実施例の平面図である。この
実施例においては、単位素子分離領域４に設けた間隙の
形が、第１図（ａｌ〜（ｅｌに示す実施例におけると異
なっている。
単位素子分離領域の製造方法としては、選択的な酸化に
よって、形成する方法と１選択的に溝を堀って、世１１
面酸化した後ポリシリコン等の物質で溝を充填する方法
がある。
よって、形成する方法と１選択的に溝を堀って、世１１
面酸化した後ポリシリコン等の物質で溝を充填する方法
がある。
Ｔｈｅ度Ｎ 型不純物領域は、一列に配列された単位素
子領域を法んで設けられた高濃度Ｎ＋型コレクタ領域と
同一工程で、形成することができる。
子領域を法んで設けられた高濃度Ｎ＋型コレクタ領域と
同一工程で、形成することができる。
従って、本発明は、深さの異なる単位素子分離領域を設
けることなく、１回の単位素子分離工程と、工程を増や
さずに形成できる高濃度Ｎ＋型コレクタ領域により、記
憶素子間に形成される寄生ｐｎｐトランジスタの′電流
増幅率を大幅に小さくでき、目的を達成できる。
けることなく、１回の単位素子分離工程と、工程を増や
さずに形成できる高濃度Ｎ＋型コレクタ領域により、記
憶素子間に形成される寄生ｐｎｐトランジスタの′電流
増幅率を大幅に小さくでき、目的を達成できる。
以上説明したように本発明は、単位記憶素子間に生じる
寄生ｐｎｐ トランジスタの電流増幅率を、ベース幅を
広げることと、ベース濃度を高くすることで、低下させ
ており、従来の接合破壊型のＦＲＯＭの単位記憶素子間
に生じていたラッチアップが起こらないので、書き込み
歩Ｗシの良い信頼性の高いＦＲＯＭが得られる効果があ
る。
寄生ｐｎｐ トランジスタの電流増幅率を、ベース幅を
広げることと、ベース濃度を高くすることで、低下させ
ており、従来の接合破壊型のＦＲＯＭの単位記憶素子間
に生じていたラッチアップが起こらないので、書き込み
歩Ｗシの良い信頼性の高いＦＲＯＭが得られる効果があ
る。
第１図（ａ）は、本発明のＰＲ（ＪＭの第一の実施例の
主食部を示す平面図、 第１図（ｂｌ 〜（ｅ）は、第１図ｉａ）をそれぞれＡ
−Ａ。 Ｂ−Ｂ 、 Ｃ−Ｃ、Ｄ−Ｄで切断したときの断面図。 第２図は、第１図１ａ）〜ｔｅｌに示す実施例の一つの
ブロックを示す平面図、 第３図は、本廃明の第二の実施例の平面図、第４図は、
従来の接合破壊型のＰ）ＬＯＭの一例の断面図、 第５図は第・４図に示す従来例の書き込み動作を紗４明
するだめの回路図である。 １・・・・・・半導体基板、２・・・・・埋込層、３・
・・・・・エビタキシャル層、４．５・・・・・・単位
素子分離領域、６・・・・・・絶縁膜、７・・・・・・
ベース領域、８・・・・・エミッタ領域、９・・・・・
・コレクタ領域、ｌＯ・・・・・・不純物領域。 Ｑ・・・・・・単位記憶素子、Ｓ・・・・・・間隙、Ｑ
ｏｌｅ Ｑｔｏ・・・・・・未書き込み単位記憶素子、
Ｑｏｏ ＋ Ｑｔｔ・・・・・・書き込み済み単位記憶
素子、５０・・・・・・寄生１）ｎｐｎｂ５１．５２・
・・・・・電流通路、Ｘ ｏ 、 Ｘ １・・・・・・
ワード線、Ｙｏ、Ｙｌ・・・・・・ディジット線。 代理人 弁理士 内 原 昔。 ４・５：重孜４７６砿成 ２：絶刹１曖 り：ゴし７
ダ禎威（ｃｌ）Ｃｅ） ＄ １ 回 茅 ２ 図 茅 ３ 図 箒 ４ 凹 イ５図
主食部を示す平面図、 第１図（ｂｌ 〜（ｅ）は、第１図ｉａ）をそれぞれＡ
−Ａ。 Ｂ−Ｂ 、 Ｃ−Ｃ、Ｄ−Ｄで切断したときの断面図。 第２図は、第１図１ａ）〜ｔｅｌに示す実施例の一つの
ブロックを示す平面図、 第３図は、本廃明の第二の実施例の平面図、第４図は、
従来の接合破壊型のＰ）ＬＯＭの一例の断面図、 第５図は第・４図に示す従来例の書き込み動作を紗４明
するだめの回路図である。 １・・・・・・半導体基板、２・・・・・埋込層、３・
・・・・・エビタキシャル層、４．５・・・・・・単位
素子分離領域、６・・・・・・絶縁膜、７・・・・・・
ベース領域、８・・・・・エミッタ領域、９・・・・・
・コレクタ領域、ｌＯ・・・・・・不純物領域。 Ｑ・・・・・・単位記憶素子、Ｓ・・・・・・間隙、Ｑ
ｏｌｅ Ｑｔｏ・・・・・・未書き込み単位記憶素子、
Ｑｏｏ ＋ Ｑｔｔ・・・・・・書き込み済み単位記憶
素子、５０・・・・・・寄生１）ｎｐｎｂ５１．５２・
・・・・・電流通路、Ｘ ｏ 、 Ｘ １・・・・・・
ワード線、Ｙｏ、Ｙｌ・・・・・・ディジット線。 代理人 弁理士 内 原 昔。 ４・５：重孜４７６砿成 ２：絶刹１曖 り：ゴし７
ダ禎威（ｃｌ）Ｃｅ） ＄ １ 回 茅 ２ 図 茅 ３ 図 箒 ４ 凹 イ５図
Claims (3)
- （１）第一の導電型の半導体基板と、この半導体基板の
上面側の前記第一の導電型と異なる第二の導電型の高濃
度の埋込領域と、この埋込領域上の前記第二の導電型の
低濃度の半導体層と、この半導体層の上面側から前記半
導体基板まで達している単位素子分離領域と、この単位
素子分離領域に囲まれ前記第一の導電型のベース領域と
前記第二の導電型のエミッタ領域とを有する単位素子領
域と、この単位素子領域と隣接する前記第二の導電型の
高濃度のコレクタ領域とを備えるプログラム可能な読み
出し専用記憶装置において、 前記単位素子分離領域に少なくとも一箇所間隙を設ける
ことによって前記単位素子領域間を接続し、かつ、この
接続をしている部分に前記第二の導電型の高濃度の不純
物領域を有して成ることを特徴とするプログラム可能な
読み出し専用記憶装置。 - （２）単位素子領域が単位素子分離領域の間隙によって
コレクタ領域と接続されて成る特許請求の範囲第１項記
載のプログラム可能な読み出し専用記憶装置。 - （３）一列に配列された単位素子領域を挾むコレクタ領
域間は、単位素子分離領域によって形成された電流通路
で接続されて成る特許請求の範囲第１項記載のプログラ
ム可能な読み出し専用記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078619A JPS62234366A (ja) | 1986-04-04 | 1986-04-04 | プログラム可能な読み出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078619A JPS62234366A (ja) | 1986-04-04 | 1986-04-04 | プログラム可能な読み出し専用記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62234366A true JPS62234366A (ja) | 1987-10-14 |
| JPH0535579B2 JPH0535579B2 (ja) | 1993-05-26 |
Family
ID=13666903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61078619A Granted JPS62234366A (ja) | 1986-04-04 | 1986-04-04 | プログラム可能な読み出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62234366A (ja) |
-
1986
- 1986-04-04 JP JP61078619A patent/JPS62234366A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535579B2 (ja) | 1993-05-26 |
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