JP2618898B2

JP2618898B2 - 記憶装置

Info

Publication number: JP2618898B2
Application number: JP62171221A
Authority: JP
Inventors: 亮平桐澤; 理一郎白田; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-07-10
Filing date: 1987-07-10
Publication date: 1997-06-11
Anticipated expiration: 2012-06-11
Also published as: JPS6415966A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は電気的にデータの書込みを可能とした記憶装
置に関する。

（従来の技術）電気的に書込みを可能としたメモリとして従来、第８
図に示した様に、拡散領域と電極（カラム線）の間に絶
縁膜を設けてメモリ部とし、これに選択トランジスタを
接続してセルを構成したものが知られている。セルに書
込みを行なうには、カラム線に絶縁膜の破壊に必要な高
電圧、選択トランジスタのゲート（ワード線）にトラン
ジスタのON電圧を印加し、接地電位をソースから拡散領
域に与えてメモリ部の絶縁膜を破壊する。

データの読出しはカラム線に例えば5V、ワード線にト
ランジスタのON電圧を与え、ソースを接地することで電
流の有無を判定する。

しかしながら、従来の第８図に示したセルでは、選択
トランジスタを有しているため、微細化できないという
問題点があった。電気的に書込みを可能とするROMに
は、紫外線消去型のEPROM等が実用化されており、セル
サイズの縮小を図らないと上記した絶縁破壊を利用した
セルの価値は発揮できない。

（発明が解決しようとする問題点）このように、従来の絶縁破壊を利用したセルは、セル
選択用のトランジスタを有するため、微細化には向かな
いという問題点がある。

本発明は、上記事情に鑑みて為されたもので、選択ト
ランジスタを用いない、微細化に好適な絶縁破壊型のメ
モリを提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段）本発明においては、半導体材料等により第１の電極
と、この第１の電極に絶縁薄膜を介して設けられた第２
の電極によりメモリセルを構成する。そしてメモリセル
を複数基板上に配列してメモリセルアレイを形成し、一
方向に第１の電極同志を、他の方向に第２の電極同志を
電気的に直接接続して第1,第２の制御線を形成する。そ
して所望の第1,第２の制御線間に電圧を印加してメモリ
セルの絶縁薄膜を破壊して整流性接合を形成して書込む
ようにする。

プログラム電圧は第1,第２の電極に対して順方向バイ
アスになるように設定する。これに従い例えば選択セル
の第１の制御線に高レベル電圧、第２の制御線に低レベ
ル電圧を印加した時は、非選択の第１の制御線を低レベ
ル電圧、第２の制御線を高レベル電圧とするのがよい。

（作用）従来は、選択トランジスタをONとする事によりメモリ
部の拡散層に低レベル電圧を供給していたが、本発明で
は絶縁薄膜を挟む電極自体にこれを印加する方式として
いるので選択用トランジスタが不要となり、メモリセル
を著るしく高密度に形成することが出来、大容量メモリ
が実現できる。

データの読出しは、破壊部では整流性接合が形成され
ているので、これに順方向バイアスを印加し、その電流
値を検知することにより行なう。

また、書込みに際して上述した電圧関係とすれば、選
択した制御線につながるメモリセルの第1,第２の電極間
には破壊電圧はかからない。一方、選択したセルと対角
方向にあるメモリセルでは制御線の一方が高レベル電圧
であってバイアス関係が逆の半選択状態となる。しか
し、逆バイアス方向に電圧がかかるので電極内に空乏層
が生じ印加電圧を吸収するので絶縁薄膜は破壊に至らな
い。

データの読出しは、破壊部では整流性接触が形成され
るので、これに順方向バイアスを印加し、その電流値を
読むことによって行なう。

電極材料としてはPN関係の半導体の他ショットキタイ
プのものを用いることもできるが、逆方向耐圧が大きく
取れる等の点では前者の方がよい。

（実施例）第１図は、半導体基板に形成したメモリの回路図であ
る。

メモリセルは等価的にキャパシタで表わされ、書込み
が為された（絶縁薄膜が破壊された）メモリセルはダイ
オードで表わされている。Ｘ方向の制御線はX₁，X₂，
…,Y方向の制御線はY₁，Y₂，…で示されており、夫々Ｘ
デコーダー11、Ｙデコーダ12によりプログラム電圧（Vp
p:12〜16V）または低レベル電圧（Vss:接地）が供給さ
れる。Ｙデコーダ12はまた、データ読出しの際に読出し
電圧V_Rを制御線に与え、セルに流れる電流を検知する電
流検知部13が接続されている。

第２図（ａ）は、第１図に示したメモリアレイの部分
拡大平面図であり、第２図（ｂ），（ｃ）はそのＡ−
Ａ′,B−Ｂ′断面図である。

説明の理解を助けるために第４図，第５図を用いてそ
の製造工程を説明する。先ず、Ｐシリコン基板21（例え
ば50Ω・cm）のメモリアレイ領域にリンをドープして不
純物濃度１×10¹⁶cm^-3程度のｎ型ウエル22を形成する。
そして基板表面を熱酸化してシリコン酸化膜23を形成
し、これにＹ方向に窒化シリコン膜24をストライプ状に
形成して熱酸化を行ない、フィールド酸化膜25を形成す
る。（第４図a,第４図ｂ）次に、シリコン窒化膜23、シリコン酸化膜24を除去
し、基板表面を再び熱酸化して100Å厚の酸化膜26を形
成し、フォトレジスト27をマスクにして開口部にボロン
をイオン注入して例えば不純物濃度１×10¹⁷cm^-3、接合
深さ0.7μｍのｐ型層28（第１の電極）を形成する。こ
のｐ型層28はＹ方向にストライプ状に形成されてＹ方向
制御線Y₁，Y₂，…を構成している（第４図b,第５図
ｂ）。

この後、酸化膜26をフッ化アンモニウム又はRIE（反
応性イオンエッチング）で除去し、再度800℃で熱酸化
して厚さ70Åのシリコン酸化膜29を形成し、更にCVD法
でポリシリコン層30を堆積し、これにリンを１×10²⁰〜
１×10²¹cm^-3程度ドープする。リンのドープは堆積と同
時に行なってもよい。そしてこの表面に、絶縁膜、例え
ばCVD法でシリコン窒化膜31を形成し、ポリシリコン層3
0,シリコン窒化膜31をＸ方向にストライプ状にパターニ
ングしてＸ方向制御線として用いる第２の電極を形成す
る。この後、全体に絶縁膜、例えばシリコン酸化膜32を
CVD法で被覆する。（第４図c,第５図ｃ）この後、全体をRIEで異方性エッチングし、CVDシリコ
ン酸化膜32を側壁部に残置させ、所望により側壁酸化膜
32をマスクとして基板にボロンをイオン注入してp⁺型層
33を形成し低抵抗化させる（第４図d,第５図ｄ）このようにして、第２図に示したメモリセルが得られ
る。

絶縁薄膜としてはシリコン酸化膜29を用いたがシリコ
ン窒化膜でもよい。膜厚は50〜150Åが適当である。

またｐ型層28は、ｐ型不純物濃度１×10¹⁶〜１×10¹⁸
cm^-3、接合深さ0.2〜1.0μｍで良好な結果が得られる。

第３図は、書込み時におけるメモリセルの状態を示し
ている。第１図には各制御線に与えられている電圧を示
す。

第１図で番号１〜５で表記したメモリセルが、第３図
の（ａ）〜（ｅ）に対応して図示されている。この構造
は、ポリシリコン側からｎ−ｐ−ｎとなっており、ｎウ
エルは高レベル電圧の16Vが印加されており、p^-基板は
接地である。ｎウエル22外の基板表面にはデコーダ等の
周辺回路が形成されている。しかし所望であれば、ｎ型
基板を始めから用いたり、ｎ型ウエルの代わりにｎ型エ
ピタキシャル層を用いる事もできる。

さて、第３図（ｄ）において、ｐ型層には16Vの書込
み電圧が、そしてn⁺ポリシリコン層には0Vが印加されて
いる。これはＰ型層、n⁺ポリシリコン層に対して順方向
バイアスの関係にあり、絶縁薄膜に局部的な絶縁破壊を
もたらす。パルス電圧を50μsec程度として必要な破壊
が生ずる。この破壊部にはpn接合が形成され、整流性を
示す。

第３図（ａ）のセルでは、バイアス関係は選択セルと
逆の関係にあり、n⁺ポリシリコン層には16Vが印加され
ている。しかし、ｐ型層表面に空乏層が伸びるため16V
の電位差をこの空乏層が緩和し、絶縁薄膜は破壊に至ら
ない。また、ｐ型層内で熱発生した少数キヤリアである
電子は、トンネル現象によりn⁺ポリシリコン層に流入す
る。第１図に番号６で示した、先に書込みが為されてい
るメモリセルのバイアス関係も第３図（ａ）と同様であ
る。しかし、破壊部に生じているpn接合の逆方向耐圧
は、書込み電圧より十分大きいため、問題はない。

第３図（ｂ）のセルでは、ｐ型層、n⁺ポリシリコン
層、共に16Vであり絶縁破壊は生じない。同様に、第３
図（ｃ）のセルでは、ｐ型層、n⁺ポリシリコン層には0V
が印加されているので絶縁破壊は起きない。この第３図
（ｃ）のセルでは、ｐ型層とｎウエルとの間に逆バイア
スが印加されており、その境界には空乏層が生ずる。こ
のとき、もしｐ型層が完全空乏となると、この第３図
（ｃ）のセルが書込み済のセルの場合、0Vのn⁺ポリシリ
コン層と16Vのｎウエルとの間ではパンチスルーが起
き、不必要な電流が流れるが、ここでは空乏層は表面に
至っていないのでその様な問題はない。

第３図（ｅ）は、第１図において番号５で示した書込
み済のセルの状態を示している。

第６図（ａ）は本発明の他の実施例のメモリセルアレ
イ部の部分拡大平面図、（ｂ）はＡ−Ａ′、（ｃ）はＢ
−Ｂ′断面図を示す。

第２図の例ではｎ−ｐ−ｎの構成であったが、ここで
はｐ−ｎ−ｐとなっている。

第４図（ｂ）、第５図（ｂ）の工程で、ボロンの代わ
りにリン又はヒ素をイオン注入し、第４図（ｃ）、第５
図（ｃ）の工程でn⁺ポリシリコン層の代わりにボロンを
ドープしたp⁺ポリシリコン層を形成し、第４図（ｄ）、
第５図（ｄ）の工程でp⁺層を形成する代わりにボロンを
イオン注入してn⁺層を形成している。

第７図（ａ）〜（ｄ）には、第１図の番号１〜４に示
したメモリセルの状態を夫々示している。

制御線Y₃には、書込み電圧Vpp＝16Vが印加されてお
り、Y₃につながる非選択のメモリセルの状態は、第７図
（ｂ）と同様である。この実施例では、p^-基板は低レベ
ル電圧の0Vが印加されており、領域28であるｎ型層と、
p^-基板21は逆バイアス状態で空乏層が界面に生ずる。し
かし、空乏層はｎ型層表面まで達しないので、仮にその
セルが既に書込み済であっても0Vのp^-基板と16Vのp⁺ポ
リシリコン層間にはパンチスルーは生じない。パンチス
ルーが生じて電流が流れると、制御線Y₃にかかる書込電
圧は、制御線が持つ抵抗成分によって電位降下を来たす
ので好ましくない。

以上、２つの実施例を示して本発明の実施例を説明し
た。

これらのセルのデータの読出しは次のように行なえば
よい。

例えば、第１図で番号４で示したセルのデータを読出
すには、Ｙデコーダ12によって制御線Y₃に読出し電圧V_R
＝3Vを印加する。そしてＸデコーダ11によって制御線X₃
に0Vを印加する。メモリセル４が書込み状態にあれば順
方向バイアスとなるのでメモリセルには電流が流れ、非
書込み状態（非破壊）にあれば電流が流れない。これ
を、電流検知部13で判定すればよい。この時、Ｙ方向の
非選択制御線Y₁，Y₂，Y₄，Y₅には低レベル電圧の0Vを与
え、Ｘ方向の非選択制御線X₁，X₂，X₄，X₅には高レベル
電圧の3Vを与えれば、選択しないメモリセルはバイアス
がかからないか逆バイアスの状態となり書込み済であっ
ても電流は流れない。

本発明は、種々変形して実施することができる。例え
ば、非選択の制御線には、書込み時に、選択した制御線
とは逆の電圧を同時に印加したが、選択制御線へのバイ
アス印加に先立って該当する電圧を与えてプリチャージ
し、その後これをフローティングとして選択制御線にバ
イアス印加をするようにしてもよい。

また、イオン注入層28上に、その配設方向に所定間隔
でコンタクトするAl等の金属配線を設けてもよい。例え
ば、ポリシリコン層の２本おき、あるいは４本おきでイ
オン注入層にコンタクトさせればよい。側壁絶縁膜31を
用いればセルフアラインコンタクトも可能である。

また、ポリシリコン層30の表面にＷやMoやそのシリサ
イドを積層して他方の制御線を構成してもよい。

更に、ポリシリコン層30も、これをフィールドの凹部
のみに設け、その表面で接触する金属の制御線を起らせ
る等の変形も実現できる。

第２図で示したｐ型層28、第６図で示したｎ型層28
は、夫々ｐ型あるいはｎ型不純物濃度は１×10¹⁶〜１×
10¹⁸cm^-3とするのがよい。不純物濃度が低すぎるとその
シート抵抗βｓが十分低くならず、また高すぎると表面
でアバランシエ現象が生じ易く、少数キャリアの顕著な
発生によって空乏層幅が狭まり、半選択セルにおいて空
乏層で吸収できる電界が小さくなるからである。

また、その接合深さは、第３図（ｂ）、第７図（ｂ）
のセルで完全空乏化しないよう少なくとも0.2μｍある
ことが好ましく、またイオン注入層が横方向に拡散して
微細化を妨げない1.0μｍ以下が好ましい。

また、セル構成も、第１の電極、第２の電極をともに
ポリシリコン層で構成することもできるし、ポリシリコ
ン層の代わりにAlを用い、ｎ型層やｐ型層とシヨットキ
接合を形成させることも可能である。このAlの代わりに
白金（Pt）や金（Au）でもよい。

〔発明の効果〕

以上説明した如く、本発明によれば信頼性に優れ、微
細化に適した絶縁破壊型の記憶装置を提供することがで
きる。

【図面の簡単な説明】

第１図は、本発明の実施例の回路図、第２図、第３図、
第４図、第５図は、第１の実施例を説明する図、第６
図、第７図は第２の実施例を説明する図、第８図は従来
例を説明する図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭61−287260（ＪＰ，Ａ) 特開昭53−87188（ＪＰ，Ａ) 特開昭60−136099（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、この基板上に
設けられ、第２導電型の第１の電極となる濃度が１×10
¹⁶〜１×10¹⁸cm^-3、接合深さ0.2〜1.0μｍの拡散層と、
この第１の電極に絶縁薄膜を介して設けられた半導体材
料より形成された第１導電型の第２の電極とによりメモ
リセルを構成し、このメモリセルを前記基板上に複数設
けてメモリセルアレイとし、一方向に前記第１の電極同
志を、他の方向に前記第２の電極同志を電気的に直接接
続して夫々第１、第２の制御線を形成し、第１、第２の
制御線間に電圧を印加して当該メモリセルの前記絶縁薄
膜を絶縁破壊させ整流性接触を形成することにより記憶
を行なう事を特徴とする記憶装置。
【請求項２】前記第１の電極はｐ型基板表面のｎ型半導
体領域に形成されたｐ型のイオン注入層であり、前記第
２の電極はこのイオン注入層上に形成されたn⁺型のポリ
シリコン層であることを特徴とする特許請求の範囲第１
項記載の記憶装置。
【請求項３】前記第１の電極はｐ型基板に形成されたｎ
型のイオン注入層であり、前記第２の電極はこのイオン
注入層上に形成されたp⁺型のポリシリコン層であること
を特徴とする特許請求の範囲第１項記載の記憶装置。