TWI502586B - 記憶體單元、記憶體裝置及包含有該記憶體裝置的積體電路 - Google Patents
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Description
本發明之實施例大體上係有關半導體記憶體裝置。詳而言之，本發明之實施例係有關以閘控橫向閘流體為基礎的隨機存取記憶體(gated lateral thyristor-based random access memory,GLTRAM)記憶體單元結構以及實作此等GLTRAM記憶體單元之記憶體裝置，以及製造該GLTRAM記憶體單元的方法。
積體電路記憶體包含靜態隨機存取記憶體(SRAM)。許多SRAM單元結構係利用個六個電晶體或八個電晶體記憶體單元。與此種六個電晶體及八個電晶體記憶體單元(用於SRAM單元的許多實作)有關之大佈局面積已限制了高密度SRAM裝置的設計。
考慮到這些缺點，已有嘗試建構一種相較於習知記憶體單元為具有簡單佈局以及佈局面積縮減之以閘流體為基礎(thyristor-based)的記憶體單元。閘流體是由四層結構組成的雙穩態三端子裝置，該四層結構包含配置成PNPN組構的P型陽極區、N型基極區、耦接至閘控電極(gated electrode)之P型基極區、以及N型陰極區。在P型陽極區與N型基極區之間、在N型基極區與P型基極區之間、以及在P型基極區與N型陰極區之間形成有PN接面。在P型陽極區、N型陰極區以及P型基極區製作有接觸點。
F. Nemati及J. D. Plummer已揭露一種包含存取電晶體和閘極輔助(gate-assisted)垂直PNPN閘流體之雙裝置(two-device)以閘流體為基礎的SRAM(T-RAM)單元，其中該垂直閘流體係操作在閘極增進(gate-enhanced)切換模式。請參閱1999年在加州史丹佛的史丹佛大學，由F. Nemati及J. D. Plummer發表的論文“A Novel Thyristor-based SRAM Cell(T-RAM)for High-Speed,Low-Voltage,Giga-scale Memories,Center for Integrated Systems”。該T-RAM單元的效能取決於該垂直閘流體之關斷(turn-off)特性。該關斷特性取決於在該PNPN閘流體之P型基極區內所儲存之電荷及載體傳輸時間。藉由針對零寫入操作反向偏壓該閘流體以及藉由使用閘控電極輔助該垂直閘流體的關斷切換來釋放所儲存的電荷，該垂直閘流體的關斷特性係從數毫秒(millisecond)改善到數奈秒(nanosecond)。
第1圖係說明包含以閘流體為基礎的隨機存取記憶體(T-RAM)單元110之習知T-RAM單元之陣列之電路示意圖100。
如第1圖所示，T-RAM單元110係由字元線120及130、共用位元線150、與NMOS存取電晶體170串聯之薄型電容耦合閘流體(thin capacitively-coupled thyristor,TCCT)裝置160組成。該TCCT裝置160提供一種主動儲存元件，該主動儲存元件包括閘流體162及與該閘流體162之閘極耦接之電容器165。該NMOS存取電晶體170係在該TCCT裝置160之陰極節點146與該共用位元線150之間耦接。該TCCT裝置160之陽極節點148係固定於正偏壓。該TCCT裝置160展現出雙穩態電流-電壓(I-V)特性。因為在兩個狀態之間的導通/關斷(on/off)電流比值大於1x105
，所以該雙穩態電流-電壓特性導致在邏輯一(1)與邏輯零(0)資料狀態之間有寬廣的讀取邊界。請參閱F. Nemati等人所提出者。因為該TCCT裝置160於邏輯一(1)資料狀態為導致較高電流的順向二極體(forward diode)模式，故該雙穩態電流-電壓特性導致良好的讀取電流。為了將邏輯一(1)儲存於T-RAM單元110，會施加大於待機或保持電流之固定電流至該TCCT裝置160及該NMOS存取電晶體170。來自各記憶體單元之電流經由該共用位元線150而被收集。於讀取操作期間，在該共用位元線150上之電壓位準必須保持在某程度的位準(例如：接地或一半(Vdd))。若電流從各連接至該共用位元線150的記憶體單元流動，在該共用位元線150上之電壓位準將會有波動(fluctuate)。因為所選擇的單元以及未被選擇的單元的洩漏電流數量兩者改變了在該共用位元線150上的電壓位準，此可導致讀取操作被干擾(亦稱之為“讀取干擾”問題)。
第2圖係說明習知包含薄型電容耦合閘流體隨機存取記憶體(TCCT-DRAM)單元210,270之TCCT-DRAM單元之陣列之電路示意圖200。對照於習知通常包含MOSFET裝置及電容器之DRAM單元，該TCCT-DRAM單元210係由單一TCCT裝置260及三條(包含寫入致能線230、字元線240以及位元線250)控制線所組成。明顯地，該TCCT-DRAM單元210不需要一存取電晶體。該TCCT裝置260係由閘流體262、與該字元線240連接之陰極節點246以及閘極電容器265所組成，該閘流體262包含與該位元線250連接之陽極節點248，該閘極電容器265在該閘流體262的P型基極區(未圖示)正上方直接連接至用作為該寫入致能線230之閘極線。該TCCT-DRAM單元210的操作係利用包含待機模式(standby mode)、寫入邏輯一(1)操作、寫入邏輯零(0)操作以及讀取操作之基本讀取/寫入操作。
於待機模式時，位元線250及字元線240兩者的電壓為Vdd，且藉由閘流體之P型基極區的充電狀態保持所儲存的資料。於TCCT DRAM中的字元線240啟動沿著該寫入致能線230連接之TCCT單元。於寫入邏輯一(1)操作期間，施加於該字元線250的電壓係維持在高電位且該寫入致能線230係在脈衝狀態同時該字元線240係維持在接地位準，這會觸發該TCCT裝置260閂鎖(latch)。除了施加在該位元線250的電壓保持在低電位以便該寫入致能線230的脈衝將該TCCT裝置260切換至閉鎖狀態(blocking state)以外，用於寫入零(0)操作的偏壓方法與寫入一(1)操作的偏壓方法相同。於讀取操作期間，該字元線240係維持在低電位，且感測放大器會讀取該位元線250的電壓或電流之變化。
於發生在寫入零(0)操作之後的待機模式或“保持週期”期間，該閘流體之P型基極區(未圖示)帶有負向充電且由於從該陽極節點248流向該陰極節點246的反向洩漏電流而使該P型基極區的電位係漸漸地增加。因為此洩漏電流，該TCCT-DRAM單元210必需在操作期間週期性地更新(refresh)，以重設該TCCT-DRAM單元210的充電狀態。該更新(refresh)操作包含從該TCCT-DRAM單元210讀取已儲存的值並接著將該已儲存的值寫回至該TCCT-DRAM單元210。
因此，需要具有小的記憶體單元尺寸和快速操作速度之記憶體裝置及記憶體單元結構，以及用於製造該記憶體裝置及該記憶體單元結構之方法。若該記憶體裝置及該記憶體單元結構亦可排除執行周期性更新操作的需要，此為令人滿意的事。若該記憶體裝置及該記憶體單元結構可減少及/或排除諸如可發生於讀取操作時的讀取干擾問題，此亦為令人滿意的事。
根據一個實施例，設置一種記憶體裝置，其包含寫入位元線、讀取位元線以及至少一個記憶體單元。該記憶體單元包含：寫入存取電晶體；讀取存取電晶體，耦接至該讀取位元線以及該第一寫入存取電晶體；以及閘控橫向閘流體(GLT)裝置，耦接至該第一寫入存取電晶體。在其許多特徵之間，該記憶體單元藉由將該讀取與寫入位元線予以解耦(decoupling)而避免讀取干擾。
以下的詳細說明在本質上僅示範說明而非意指用以限制本發明或本發明的應用及用途。本文所使用的“示範”的意思是指“適用為例子、實例或圖例”。任何描述於本文作為“示範”的實施例不一定被建構為比其他實施例更佳或有利。所有描述於下文的具體實作(implementation)係為使熟習此項技術之人士能製造或使用本發明之示範具體實作，而非意指用以限制申請專利範圍所界定之本發明範疇。再者，本文並非意圖受任何明示或暗示於發明所屬之技術領域、先前技術、發明內容或實施方式中的理論所約束。
為了簡潔說明，本文不詳述與下列有關的習知技術：電晶體設計及製造、記憶體裝置的控制、記憶體單元程式化(programming)、記憶體單元抹除、以及裝置和系統(以及該等裝置及系統的個別操作組件)之其他功能方面。再者，顯示於本文各圖示之連接線係意欲表示在各種元件之間的示範功能關係及/或物理耦接。應注意的是，多種替代或附加的功能關係或物理連接可表現於本發明之實施例中。
以下的說明係涉及“連接”或“耦接”在一起的元件或節點或特徵。如本文所使用者，除非另有明確說明，“連接”係意指一元件、節點或特徵與另一元件、節點或特徵直接連結(或直接相通)。同樣地，除非另有明確說明，“耦接”係意指一元件、節點或特徵與另一元件、節點或特徵直接或間接連結(或直接或間接相通)。
在說明內容及申請專利範圍中，若有任何諸如“第一”、“第二”、“第三”、“第四”之類的序數術語可用以作為區分相同的元件，這並不一定用於描述特定的順序或時間次序。應了解的是，如此使用的術語是可以互換的。在適當的情形下，描述於本文的本發明之實施例能夠製造或操作除了那些本文所圖示或說明之外的順序。
再者，術語“包括”、“包含”、“具有”及其變化旨在涵蓋非獨占性的包含，使得包括一系列元件的製程、方法、物件或裝置不一定受限於該些元件，但可包含其他未明白列示的或該製程、方法、物件或裝置本身存在的元件。
第3圖係可使用本發明之實施例之記憶體系統340之方塊示意圖。該記憶體系統340為示範實施例的簡化表示，而實際的系統340亦可包含未顯示於第3圖之習知元件、邏輯、組件及功能。該記憶體系統340可執行的操作包含對於記憶體陣列342寫入一(1)、讀取一(1)、寫入零(0)以及讀取零(0)。
該記憶體系統340包含該記憶體陣列342，其係包括：複數個記憶體單元，且該複數個記憶體單元之字元線及位元線通常各自排列成列及行；列和行解碼器344、348；以及感測放大器電路346。各個記憶體單元係以列位址及行位址指定。就特定的記憶體單元而言，特定的字元線藉由允許或阻止載於特定位元線上的訊號(表示邏輯“0”或邏輯“1”)被寫入儲存元件或從儲存元件讀出來控制對其特定儲存元件的存取。因此，各個記憶體單元110可儲存一個位元的如邏輯“0”或邏輯“1”的資料。
該記憶體陣列342之位元線可連接至該感測放大器電路346，同時該記憶體陣列342之字元線可連接至該列解碼器344。位址及控制信號係由位址/控制線361輸入至該記憶體系統340。該位址/控制線361係連接至該行解碼器348、該感測放大器電路346以及該列解碼器344。除了別的以外，該位址/控制線361還可用於得到針對該記憶體陣列342的讀取及寫入存取。
該行解碼器348係經由行選擇線362上的控制及行選擇信號而連接至該感測放大器電路346。該感測放大器電路346係通過輸入/輸出(I/O)資料線363接收指派給該記憶體陣列342的輸入資料並輸出從該記憶體陣列342所讀取之資料。資料係藉由啟動字元線(經由該列解碼器344)從該記憶體陣列342的單元來讀取，這會將所有對應於該字元線的記憶體單元耦接至各自的位元線360(係界定該陣列的行)。亦可啟動一個或多個字元線。當特定的字元線及位元線被啟動從而選擇一位元或數個位元時，連接至位元線之感測放大器電路346係藉由測量在該被啟動的位元線與參考線之間的電位差以偵測及放大已選擇的位元之資料。
第4圖係依據本發明之實施例說明記憶體單元410之電路示意圖。熟習此項技術之人士應了解的是，儘管第4圖係圖示單一記憶體單元410，在實際具體實作中，該記憶體單元410係可能為互連於積體電路中之龐大數目的記憶體單元之其中一個。熟習此項技術之人士將了解的是，該記憶體單元410可能實作於可包含數千個或更多個該記憶體單元之記憶體單元陣列中。於一實施例中，該記憶體單元410可實作為第3圖所示之記憶體系統340之記憶體陣列342中的記憶體單元的其中之一。
該記憶體單元410包括閘控橫向閘流體(GLT)裝置460、寫入存取電晶體470、讀取存取電晶體480以及感測電晶體490。複數個控制線係用以操作記憶體單元410，包含字元線420、寫入致能線430、供應線432、寫入位元線452以及讀取位元線454。於一具體實作中，該字元線420包括多晶矽，該寫入致能線430及該供應線432各自包括第一金屬層，而該寫入位元線452及該讀取位元線454各自包括第二金屬層。
於一具體實作中，各個電晶體470、480、490係MOSFET因而包含源極電極、汲極電極、閘極電極。雖然術語“MOSFET”嚴格來說是指稱具有金屬閘極和氧化物閘極絕緣體(oxide gate insulator)之裝置，但該術語在此全文中將用以指稱下述之任何半導體裝置，亦即，包含導電閘極電極(無論是金屬或其他導電材料)置於閘極絕緣體(無論是氧化物或其他絕緣體)上方、而該閘極絕緣體依序位於半導體基板(無論是矽或其他半導體材料)上方的半導體裝置。該MOSFET電晶體取決於具體實作可為NMOSFET或PMOSFET。於第4圖中，該寫入存取電晶體470包含源極電極472、汲極電極474及與該字元線420耦接的閘極電極475。該讀取存取電晶體480包含源極電極482、汲極電極484及閘極電極485。該感測電晶體490包含源極電極492、汲極電極494及閘極電極495。
該閘控橫向閘流體(GLT)裝置在第4圖中以元件符號460表示。應了解的是，如第20圖所示，舉例而言，該GLT裝置460包括閘流體462(表示為兩個二極體串聯)以及連接至該閘流體462之金屬氧化矽(metal oxide silicon,MOS)電容器。一般而言，該閘流體為雙穩態、三端子裝置，其係包括閘控電極465、陰極區464、陽極區466以及配置在該陽極區466與該陰極區464之間的一對基極區(未圖示)。製作該陽極區466的接觸點以產生陽極端子、該陰極區464的接觸點以產生陰極端子、以及該閘控電極465的接觸點以產生閘極端子。在該陽極區466與其中一個該基極區之間、在該對基極區之間、以及在另一個該基極區與該陰極區464之間形成PN或NP接面。於GLT裝置460中，該MOS電容器(未圖示)係連接至該閘流體462之其中一個基極區(未圖示)。
在該記憶體單元410之一示範實施例中，以下用第5至20圖來描述，該電晶體470、480、490皆為NMOSFET，且該GLT裝置460包括耦接至MOS電容器之PNPN閘流體462。如第20圖所示，該PNPN閘流體462包含閘控電極465(提供作為該MOS電容器的一片)、以PNPN組構排列的P型陽極區466、N型基極區468、P型基極區463以及N型陰極區464，其中該N型及P型基極區468、463係橫向配置於該P型陽極區466與該N型陰極區464之間。如上述，製作該P型陽極區466、該N型陰極區464以及該閘控電極465的接觸點。在P型陽極區466與N型基極區468之間形成PN接面，在該N型基極區468與該P型基極區463之間形成另一PN接面，以及在該P型基極區463與該N型陰極區464之間形成又一PN接面。該GLT裝置460之MOS電容器包含閘控電極465、P型基極區463以及配置在該閘控電極465與該P型基極區之間的閘極絕緣層。該閘極絕緣層係用作為該電容器介電質(dielectric)。該N型基極區與該P型基極區相互毗鄰。該MOS電容器係連接至該閘流體之P型基極區。在替代示範實施例中，該電晶體470、480、490皆為PMOSFET，且該GLT裝置460包括耦接至MOS電容器之閘流體，其中該閘流體配置成NPNP組構，且該MOS電容器連接至N型基極。
第4圖圖示各種節點441、442、443、444、445、446、448、449以幫助說明在不同裝置460、470、480、490之間的電子及/物理耦合，以及圖示各種組成該記憶體單元410之控制線420、430、432、452、454。各種節點並不一定意味著不同裝置460、470、480、490以及組成該記憶體單元410之控制線420、430、432、452、454係直接相互連接，且於一些實施例中，附加裝置(未圖示)可存在於特定裝置與給定節點之間。
該GLT裝置460之陰極節點464係在節點444耦接至該寫入存取電晶體470之汲極電極474及該讀取存取電晶體480之閘極電極495。該GLT裝置460之閘控電極465係在節點446耦接至該寫入致能線430，以及該GLT裝置460之陽極節點466係在節點448耦接至該供應線432。
該感測電晶體490係在節點449耦接至該供應線432，以及在節點444耦接至該寫入存取電晶體470之汲極電極474及該GLT裝置460之陰極節點464。該感測電晶體490之源極電極492係在節點445耦接至該讀取存取電晶體480之汲極電極484。該感測電晶體490感測節點444之電壓。舉例而言，若該GLT裝置460儲存邏輯一(1)，在節點444的電壓位準將為“高”(如大於0.5伏特)且夠大以導通該感測電晶體490，而該感測電晶體490會引發讀取位元線454上的電壓變化。若該GLT裝置460儲存邏輯零(0)，因為該感測電晶體490將保持關斷，故在節點444的電壓位準將近乎0.0伏特且該感測電晶體490無法引發讀取位元線上454的電壓變化。
於第4圖之示意圖中，圖示該寫入存取電晶體470及該讀取存取電晶體480係耦接至該字元線420，以及圖示該讀取存取電晶體480之閘極電極485係在節點443耦接至該寫入存取電晶體470之閘極電極475。即使圖示閘極電極475、485係在節點443耦接，但熟習此項技術之人士應察知該閘極電極475、485實際上為字元線420的一部分且係從導電材料(如多晶矽)之共用層形成。
於第4圖所圖示之實施例中，該寫入存取電晶體470之源極電極472係在節點441耦接至該寫入位元線452，該讀取存取電晶體480之源極電極482係在節點442耦接至該讀取位元線454，以及該感測電晶體490之汲極電極494係在節點449耦接至該供應線432。該寫入存取電晶體470於寫入操作期間，係只有在該寫入位元線452不在待機模式時藉由切換而經由寫入位元線452來控制寫入存取。該待機模式係指在讀取及寫入操作之間的保持狀態，於該保持狀態中，該字元線420係處於保持電壓。該讀取存取電晶體480於讀取操作期間經由讀取位元線454控制讀取存取。藉由設置個別的寫入和讀取位元線452、454、以及個別的該寫入存取電晶體470及個別的該讀取存取電晶體480，由於讀取和寫入路線相互解耦(decoupled)，故該讀取及寫入操作係彼此完全隔絕，從而排除上述之讀取干擾問題。將於以下第23圖詳細描述該記憶體單元410的操作以及用於製造該記憶體單元410的方法步驟。
第5至22圖係依據本發明之各種實施例說明記憶體單元410及用於製造記憶體單元410之方法步驟。尤其，第6、9、12、15、22圖說明該記憶體單元410之頂平面圖以及用於製造該記憶體單元410之方法步驟，而第5、7、8、10至11及16至21圖說明該記憶體單元410之橫截面圖以及用於製造該記憶體單元410之方法步驟。於第6、9、12、15、22圖所示之平面圖包含上部線及下部線。第7、11、13、16、18及20圖說明該記憶體單元410係從該上部線橫切之橫截面圖，而第8、10、14、17、19及21圖說明該記憶體單元410之從該下部線橫切之橫截面圖。
於描述於下文的圖示實施例中，該示範記憶體單元410包括三個N型通道MOS(NMOS)電晶體470、480、490以及GLT裝置460，該GLT裝置460包括耦接至MOS電容器之PNPN閘流體。然而，如以下所解釋，可使用類似的方法步驟以製造包括三個P型通道MOS(PMOS)電晶體以及包括耦接至MOS電容器之NPNP閘流體之GLT裝置460之另一記憶體單元。
於製造記憶體單元、MOS電晶體以及閘流體之各種步驟已為眾所皆知，所以為求簡潔，許多習知的步驟於本文中僅簡述或整個省略而不再描述習知製程的細節。如上述，應以非限制方式解釋用於本文的術語“MOS電晶體”且用來指稱任何包含依序為半導體基板、設置於該半導體基板上之閘極絕緣體以及設置該閘極絕緣體上之導電閘極電極之半導體裝置。
製造記憶體單元410的初始步驟為習知步驟，故該初始步驟不予以圖示且不詳細說明。製作係以提供將記憶體單元410製作於其中或其上之半導體結構或基板401開始。半導體結構401可為塊體半導體材料或絕緣體上覆半導體(semiconductor-on-insulator,SOI)基板。依據本發明之第5圖所示之實施例，該半導體結構401說明為(SOI)結構401，其係包括依序為：承載晶圓(carrier wafer)或基板402、藉由該承載晶圓或基板402支撐之埋藏氧化絕緣層(buried oxide insulating layer)404、配置於該埋藏氧化絕緣層404上或正上方之至少一薄層半導體材料406，使得該埋藏氧化絕緣層404係配置在該承載晶圓402與該半導體層406之間。熟習半導體技術領域之人士應了解該半導體層406可為矽(silicon)層、鍺(germanium)層、砷化鎵(gallium arsenide)層或其他半導體材料。於一實施例中，該半導體層406包括在該埋藏氧化絕緣層404上的單晶矽薄層。該單晶矽薄層可為具有(100)表面晶體排列方向之矽基板。該薄矽層較佳地具有每平方至少大約1至35歐姆之電阻。如本文所使用的“矽層”術語會用以涵蓋一般用於半導體工業之相對純的矽材料或輕濃度雜質摻雜(impurity-doped)的單晶矽材料，以及混合少量其他諸如鍺、碳及類似物之矽及諸如硼(boron)、磷(phosphorus)及砷之雜質摻質元素，以形成實質上單晶的半導體材料。於一實施例中，例如，該埋藏氧化絕緣層404可較佳地具有約40至200奈米厚度之二氧化矽層。
取決於該GLT裝置460及MOS電晶體470、480、490所形成的導電類型，該半導體層406可以N型導電性決定雜質來摻雜或P型導電性決定雜質來摻雜。於NMOS之實施例中，該半導體層406係以P型導電性決定雜質來摻雜以於該半導體層406中產生P型阱區463、471、486、493。例如：可藉由摻雜離子(如硼)之植入(implantation)以及後續的熱退火(thermal annealing)，而產生雜質摻雜。或者是，於PMOS之實施例中，該半導體層406係以N型導電性決定雜質摻雜以於該半導體層406中產生N型阱區(未圖示)。例如：可藉由摻雜離子(如磷或砷)之植入以及後續的熱退火，而產生雜質摻雜。
一旦形成該P型阱區463、471、486、493，可蝕刻溝槽進入該半導體層406以用於在毗鄰記憶體單元之間形成介電質隔離區(未圖示)。舉例而言，該記憶體單元410可藉由介電質隔離區(未圖示)、較佳地為淺溝槽隔離(shallow trench isolation,STI)區，而與其他記憶體單元(未圖示)電性隔離。眾所周知，有許多可用於形成該STI的製程，故本文不需詳述該些製程。一般而言，STI包含淺溝槽，其係蝕刻進入該半導體層406的表面，隨後填滿絕緣材料。於該溝槽填滿諸如氧化物的絕緣材料之後，常藉由如化學機械研磨法(chemical mechanical planarization,CMP)將表面平坦化。
如第6至8圖所示，在半導體層406正上方形成一層閘極絕緣材料408，以及分別以覆於該閘極絕緣材料408上以及雜質摻雜的P型阱區463、471、486、493上之方式形成閘極電極465、475、485、495。該閘極絕緣材料層408可為熱成長二氧化矽層，或者是如氧化矽、氮化矽之沈積絕緣體、或相對於二氧化矽具有高介電質常數(κ)之高介電質常數(κ)絕緣體材料。“高κ介電質”材料之範例包含，例如：鉿(hafnium)、矽酸鋯(zirconium silicate)及其氧化物(包含，但不受限於氧化鉿(HfO2
)、氧化矽酸鉿(HfSiO)或其類似物)。舉例而言，沈積絕緣體的沈積可藉由化學氣相沈積(CVD)法、低壓化學氣相沈積(LPCVD)法、電漿輔助化學氣相沈積(PECVD)法或原子層沈積(ALD)法。該閘極絕緣體材料層408較佳地具有約1至10奈米的厚度，然而實際厚度可基於實作之電路而決定。
如第6圖所示，較佳地藉由在該閘極絕緣材料層408上沈積一層閘極形成材料(未圖示)，接著圖案化及蝕刻該閘極形成材料層(以及下方的閘極絕緣材料層408)，以形成覆於在該閘極絕緣材料層408的餘留部份上之閘極形成材料帶420、421、422而形成閘極電極465、475、485、495。該閘極形成材料層，以及閘極電極465、475、485、495，可從多晶矽層或其他如金屬之導電材料所形成。於一實施例中，該閘極形成材料層包括具有厚約100至300奈米之未摻雜的多晶矽層。舉例而言，可藉由在CVD反應(諸如低壓化學氣相沈積(LPCVD))中的矽烷(SiH4
)之還原來沈積該多晶矽層。
在圖案化及蝕刻該閘極形成材料層以及該閘極絕緣材料層408之後，閘極電極465、475、485、495係經形成，而覆於該閘極絕緣材料層408之餘留部份上。如第9至11圖所示，該閘極絕緣材料層408之開口使毗鄰該閘極電極465、475、485、495之部份的P型阱區463、471、486、493暴露，並以覆於P型阱區463之一部分上之方式形成有遮罩層498。可用N型導電性決定雜質來雜質摻雜至少一部分P型阱區463、471、486、493之暴露部份之表面，以在毗鄰該閘極電極465、475、485、495之半導體層406產生輕濃度摻雜之延伸區456。例如：可藉由摻質離子(如砷)之植入以及後續的熱退火，來產生雜質摻雜。
如第12至14圖所示，接著形成側壁間隔物469以及絕緣間隔區塊467。於一實施例中，絕緣材料(如氧化矽及/或氮化矽的介電質層)之毯覆層(blanket layer)(未圖示)，係共形地(conformally)沈積在該閘極電極465、475、485、495及包含輕濃度摻雜之延伸區456之半導體層406之暴露部份的上方。接著在絕緣材料之毯覆層上塗一層如光阻劑之感光材料，並圖案化以留下餘留部份496以及暴露該毯覆層的其他部份。然後，該毯覆絕緣層之暴露部份(亦即，那些沒有受到餘留的感光材料496覆蓋的部份)係藉由例如反應離子蝕刻(reactive ion etching,RIE)法之非等向蝕刻(anisotropically etch)以在該閘極電極465、475、485、495之側壁412、413、414、415、416、417、418、419上形成側壁間隔物469，以及在閘極電極465之側壁415上形成絕緣間隔區塊467。舉例而言，可在CHF3
、CF4
或SF6
化學作用中，蝕刻氧化矽及氮化矽。該絕緣間隔區塊467係覆於一部分的半導體層406、一部分的閘極電極465以及閘極電極465之側壁415上。然後，移除該感光材料496的餘留部份。
如第15至17圖所示，接著塗另一層遮罩材料(可為例如一層光阻劑)，並將之圖案化以提供離子植入遮罩(ion implant mask)499。該離子植入遮罩499覆蓋半導體層406中對應於該N型基極區/陽極區468、466的最終位置之區域，並暴露半導體層406中對應於源極區472、共用汲極/陰極區474、464、源極區482、共用汲極/源極區484、492以及汲極區494的最終位置之區域。以近乎零度(如箭號497表示)植入該源極區472、汲極/陰極區474、464、源極區482、共用汲極/源極區484、492以及汲極區494。於該示範實施例中，係植入例如磷或砷之N型導電性決定離子。接著移除該遮罩材料層499。
如第15、18及19圖所示，接著在該閘極電極465、475、485、495上塗一層遮罩材料501(例如可為一層光阻劑)，並圖案化以提供離子植入遮罩，該離子植入遮罩暴露半導體層406中對應於N型基極區468及陽極區466的最終位置之區域。以相對於線504成一角度植入該N型基極區468(如箭號503表示)，其中該線504係垂直於該半導體層406的上表面，以產生於該絕緣間隔區塊467下延伸之N型基極區468。較佳地以相對於垂直於該半導體406上表面之線504，以大於零(0)度及小於或等於四十五(45)度的角度植入該N型基極區468。於該示範實施例中，係植入N型導電性決定離子(如磷或砷)。接著，如第15、20及21圖所示，以近乎零度(如箭號505表示)，使用高能離子束以P型導電性決定離子(如硼)植入該陽極區466以形成該GLT裝置420之P型陽極區466。於替代的實施例中，係植入N型導電性決定離子(如磷或砷)。該P型陽極區466的形成會將該N型基極區/陽極區468、466分為兩部份：該GLT裝置420之N型基極區468以及P型陽極區466。該N型基極區468係配置在該P型阱區463與該P型陽極區466之間。
接著移除該遮罩材料層501，並藉由暴露該記憶體單元410結構於高溫受的控制時間來完成快速熱退火(rapid thermal anneal,RTA)製程。該RTA步驟係電性啟動於該N型源極區472、該N型汲極/陰極區474、464、該N型基極區468、該P型陽極區466、該N型源極區482、該N型共用汲極/源極區484、492以及該N型汲極區494的原子，並導致植入該區域的摻質離子向外橫向擴散(未圖示)。此外，雖然未圖示，可在該閘極電極465、475、485、495、該N型源極區472、該N型汲極/陰極區474、464、該N型基極區468、該P型陽極區466、該N型源極區482、該N型共用汲極/源極區484、492以及該N型汲極區494的暴露區的表面上形成矽化物區(未圖示)。該矽化物區提供使接觸點電性耦接至該等區域的機構。此外，如第22圖所示，該N型汲極/陰極區474、464可經由矽化物區444電性耦接至該閘極電極495。
如第22圖所示，該記憶體單元410可藉由習知步驟(未圖示)來完成，諸如沈積一層介電質材料、蝕刻穿過該介電質材料的開口、以及形成延伸穿過該開口以電性接觸各種裝置的金屬體。舉例而言，可在該閘極電極465、475、485、495以及該半導體層406之曝露部分(包括該N型源極區472、該N型汲極/陰極區474、464、該P型陽極區466、該N型源極區482、該N型共用汲極/源極區484、492以及該N型汲極區494)上沈積絕緣材料，並予以蝕刻以形成延伸穿過該絕緣材料到該N型源極區472、該P型陽極區466、該N型源極區482以及該N型汲極區494之接觸孔或開孔。接著可在該接觸孔中沈積互連金屬或其他導電材料的導電層(未圖示)並將其圖案化，以將包括互連金屬體的餘留部份留下，其中，該互連金屬體係連接至形成在該N型源極區472、該P型陽極區466、該N型源極區482以及該N型汲極區494上的矽化物區(未圖示)。接著可形成延伸穿過絕緣材料的另一層到該互連金屬體之穿孔，以提供至互連金屬體的電子途徑。接著至少在該穿孔上沈積一層金屬-1層並予以圖案化，以形成電性接觸該閘極電極465及該GLT裝置460之N型基極區468之寫入致能線430，以及形成電性接觸該GLT裝置460之P型陽極區466之矽化物區及該感測電晶體490之N型汲極區494上所形成之矽化物區之供應線432。接著在該寫入致能線430及供應線432上沈積另一層絕緣材料(未圖示)，且可形成延伸穿過該絕緣材料之穿孔(via)451、455，以及至少在該穿孔451、455上沈積一層金屬-2層並予以圖案化，以形成電性接觸穿孔451之寫入位元線452，以及形成電性接觸該穿孔455之讀取位元線454。
因此，如第4及22圖所示，該記憶體單元410包括該GLT裝置460、該NMOS寫入存取電晶體470、該NMOS讀取存取電晶體480以及該感測電晶體490。該NMOS寫入存取電晶體470係製造在該半導體層406上而毗接該NMOS讀取存取電晶體480及該GLT裝置460，且該感測電晶體490係製造在該半導體406上而毗接該NMOS讀取存取電晶體480及該GLT裝置460。
該GLT裝置420包括耦接至MOS電容器463、408、465之橫向NPNP閘流體。該橫向NPNP閘流體包括交替之N型、P型材料，其係包含P型陽極區466、N型基極區468、P型基極區463以及N型陰極區464，其中該基極區463、468係橫向配置在該P型陽極區466與該N型陰極區464之間。PN接面(J1
)係形成在P型陽極區466與N型基極區468之間，另一PN接面(J2
)係形成在該N型基極區468與該P型基極區463之間，以及又一PN接面(J3
)係形成在該P型基極463與該N型陰極區464之間。該GLT裝置460之MOS電容器463、408、465包含閘極電極465、P型基極區463以及設置在該閘極電極465與該P型基極區463之閘極絕緣層408。該閘極絕緣層408係用作電容器介電質。該N型基極區468與該P型基極區463係相互毗接。當該P型陽極區466對於該N型陰極區464有正電位(在該閘極電極465無施加電壓)時，則PN接面(J1
)及PN接面(J3
)有順向偏壓，而PN接面(J2
)有逆向偏壓。當PN接面(J2
)有逆向偏壓時，無導電(conduction)發生(關斷狀態)。若施加在該P型陽極區466的正電位提高而超過該閘流體的崩潰(breakdown)電壓(VBK
)，會發生PN接面(J2
)的突崩潰(avalanche breakdown)且該閘流體開始導電(導通狀態)。若施加在該閘極電極465的正電位(VG
)(相對於該N型陰極區464)，則PN接面(J2
)突崩潰會發生在該正電位的較低數值。藉由選擇適當的VG
值，該閘流體可快速地切換至導通狀態。
該MOS電容器463、408、465係與該閘流體之P型基極區463電容耦接，且保持電荷從而可控制該閘流體之P型基極區463的電位。P型基極區463的電壓位準決定是否觸發該N型基極區468、該P型基極區463以及該N型陰極區464之NPN作用。
雖然上述的示範為NMOS實施例，但熟習此項技術之人士應了解，可藉由切換各種組成該裝置的區域之導電類型而製造替代的PMOS實施例。舉例而言，於替代示範實施例中，該電晶體470、480、490包括PMOS電晶體，且該GLT裝置460包括配置成PNPN組構的閘流體，其中MOS電容器係連接至該閘流體的N型基極。於該PMOS實施例(未圖示)中，該阱區463、471、486、493為N型阱區，且可以P型導電性決定雜質來摻雜該N型阱區463、471、486、493的暴露部分，以在該半導體層406中產生輕濃度摻雜延伸區及源極/汲極區。例如藉由摻質離子(如用於輕濃度摻雜延伸區的二氟化硼BF2
以及用於源極/汲極區的硼)之植入及後續的熱退火，而產生雜質摻雜。
如以下參閱第23圖所描述者，利用複數個控制線(包含字元線420、寫入致能線430、供應線432、寫入位元線452以及讀取位元線454)可操作記憶體單元410。如以下在參閱第23圖所描述，除了別的以外，該記憶體單元410的配置，係藉由解耦該讀取及寫入位元線454、452而在讀取操作期間可避免讀取干擾問題。
第23圖係依據本發明之實施例說明在該記憶體單元410的讀取及寫入操作期間施加電壓於第4圖之控制線420、430、452、454之電壓波形510、520、530、540之時序圖。如以下詳細描述，該記憶體單元410可在各種不同模式之任一模式下操作，包括：寫入一(1)模式590、讀取一(1)模式592、寫入零(0)模式594以及讀取零(0)模式596。
該記憶體單元410可設計成利用不同電壓而操作，而以下所指明的任何數值僅作示範並提供例示一特定的非限定的具體實作。該電源供應線432在該記憶體單元410的操作中始終為接地，而因此於第23圖並未圖示。施加於該字元線420的電壓波形510範圍由近乎0.0伏特的低數值至近乎1.2伏特的高數值。當啟動該字元線420時，電壓波形510從該低數值轉變到高數值。施加於寫入致能線430的電壓波形520範圍由近乎-1.5伏特的低數值至近乎0.0伏特的高數值。當於寫入一(1)模式590發生的寫入一(1)操作或寫入零(0)模式594發生的寫入零(0)操作時，啟動該寫入致能線430，電壓波形520從該低數值轉變到高數值。施加於寫入以及讀取位元線452、454的電壓波形530、540範圍由近乎0.0伏特的低數值至近乎2.0伏特的高數值。尤其，當於讀取一(1)模式592啟動該讀取位元線454時，電壓波形530從該低數值轉變到高數值，且當於寫入零(0)模式594啟動該寫入位元線452時，施加於該寫入位元線452的電壓波形540從該低數值轉變到高數值。
在任一寫入操作期間，該記憶體單元410的選擇或啟動係藉由施加高電壓(Vdd)於該字元線420及施加低電壓於該讀取位元線454以“關斷”該記憶體單元410的讀取存取電晶體480。當該寫入致能線430相對於該GLT裝置460的陽極區466是處於低電壓時，在該GLT裝置460中無電流流過直到有電壓脈衝522(例如0.0伏特)施加於該寫入致能線430。寫入操作會發生在施加電壓脈衝522、526於該寫入致能線430，此可導致電流在該GLT裝置460中流動而允許零(0)或一(1)被寫入該記憶體單元410。
對於在寫入一(1)模式590發生的寫入一(1)操作而言，是施加低電壓(例如0.0伏特至0.5伏特之間)於該讀取及寫入位元線452、454，從而施加低電壓於該寫入存取電晶體470的源極電極472及該讀取存取電晶體480的源極電極482，並施加高電壓於該字元線420以及該寫入存取電晶體470和該讀取存取電晶體480的閘極電極475、485。該寫入致能線係耦接至該GLT裝置460之閘控電極465。當施加電壓脈衝526於該寫入致能線430時，一(1)被寫入至該記憶體單元410。
對於在寫入零(0)模式594發生的寫入零(0)操作，是施加高電壓於該寫入位元線452，從而施加高電壓於該寫入存取電晶體470的源極電極472，而該字元線420保持在高電位，從而施加高電壓於該寫入存取電晶體470和該讀取存取電晶體480的閘極電極475、485，且該讀取位元線454保持在低電壓，從而施加低電壓於該讀取存取電晶體480的源極電極482。該寫入致能線430係耦接至該閘控電極465，且該閘控電極465係與該GLT裝置460的P型基極463電容耦接。當施加電壓脈衝522於該寫入致能線430時，由於電壓脈衝522降低了該GLT裝置460的P型基極463的電位從而關斷該GLT裝置460，零(0)被寫入致該記憶體單元410。
在任一讀取操作期間，該記憶體單元410的選擇或啟動係藉由施加高電壓於該字元線420、施加低電壓或接地該寫入位元線452及施加低電壓於該寫入致能線430，使得在該GLT裝置460中無電流流過從而避免寫入操作的發生。因為該寫入位元線452於讀取操作592、596時係維持在低電壓，可排除讀取干擾問題。再者，因為在讀取操作596、592與寫入操作594、590之間發生的待機模式或“保持狀態”時，在陰極區464及陽極區466之間的電流並不受限制，記憶體單元410可不需週期性更新操作而進行操作。
對於在讀取一(1)模式592發生的讀取一(1)操作，該記憶體單元410已先寫入一(1)。該GLT裝置460為處於高狀態(亦稱為“順向斷路(forward breaking)模式”)以提昇在GLT裝置460與寫入存取電晶體474之間的節點444的電位。在節點444的高電位使該感測電晶體490成為“導通”。該讀取位元線454預先充電至接地電位(0.0伏特)。當施加高電壓於該字元線420時，該讀取存取電晶體480導通，且該感測電晶體490及讀取存取電晶體480允許電流從該陽極區466經供應線432流通至讀取位元線454。當施加在該讀取位元線454的電壓增加時，感測放大器電路346感測到資料一(1)係從該記憶體單元410被讀取。
對於在讀取零(0)模式596發生的讀取零(0)操作而言，該記憶體單元410已先寫入零(0)。該GLT裝置460為處於低狀態(亦稱為“反向斷路(forward breaking)模式”)。在GLT裝置460與寫入存取電晶體474之間的節點444的電位近乎零且無電流流經該GLT裝置460。當在節點444施加零偏壓予該感測電晶體490時，該感測電晶體490處於“關斷”狀態且電流無法從該陽極區466流動至該讀取位元線454。若在預先充電的讀取位元線454之電壓沒有改變，則該感測放大器電路346感測到資料零(0)係從該記憶體單元410被讀取。
第24圖係依據本發明之另一實施例說明記憶體單元610之電路示意圖。第24圖之記憶體單元610包含許多與第4圖之記憶體單元410相同的元件和互連。使用於第4圖之相同的元件符號係再次使用於第24圖，除非記憶體單元610的配置或結構有改變。為了簡短說明，於第4圖及第24圖之共同符號元件於本文中將不再詳細說明，而以下僅說明第4圖及第24圖之間不同處。如同第4圖，該記憶體單元610包括閘控橫向閘流體(GLT)裝置460、寫入存取電晶體470、讀取存取電晶體480以及感測電晶體490，而複數個控制線係用以操作包含字元線420、寫入致能線430、供應線632、寫入位元線452以及讀取位元線454之記憶體單元610。
於第24圖所示之記憶體單元610與於第4圖所示之記憶體單元410之不同處在於該供應線632的重新設置，使得該記憶體單元610在節點633與該寫入存取電晶體470的源極電極472耦接。此外，該GLT裝置460的陽極區466與該感測電晶體490之汲極494在節點449相互耦接。節點448、449亦在節點635與該寫入位元線452耦接。該感測電晶體490以類似於上述第4圖所示的方式於節點444感測到電壓，該寫入存取電晶體470以類似於上述第4圖所示的方式控制寫入存取，以及該讀取存取電晶體470以類似於上述第4圖所示的方式控制讀取存取。如此一來，於本文中並不再次描述該些元件的操作。如第4圖所示，該記憶體單元610可藉由設置個別的寫入及讀取位元線452、454以相互解耦讀取及寫入路徑而排除上述的讀取干擾問題。在描述完用以製造記憶體單元610的方法步驟之後，以下將參考第26圖詳細描述該記憶體單元610的操作。
第5至21及25圖係依據本發明之各種實施例說明記憶體單元610及用於製造記憶體單元610之方法步驟。第5至21圖已於以上描述，為了簡潔而不予以贅述。現將參閱第25圖詳細描述用於製造記憶體單元610之方法步驟，第25圖說明該記憶體單元610之頂平面圖。於第25圖之替代的記憶體單元610佈局中，在穿孔442、446、448、449及絕緣材料層409之餘留部份上沈積金屬-1層並予以圖案化(例如藉由蝕刻)，以形成供應線632、寫入致能線430以及耦接穿孔448與449之金屬線634。穿孔448電性接觸形成在該GLT裝置460的P型陽極區466上的矽化物區(未圖示)，且穿孔449電性接觸形成在該感測電晶體490的N型汲極區464上的矽化物區(未圖示)。該供應線632電性接觸穿孔441，且該穿孔441電性接觸該寫入存取電晶體470的源極電極472之矽化物區(未圖示)。在該絕緣材料層409、該供應線632、該寫入致能線430以及金屬線634上沈積另一絕緣材料層(未圖示)，接著非等向性蝕刻部份之絕緣材料以形成延伸通過該絕緣材料411至穿孔442及該金屬線634之通孔(via hole)。於是可以導電材料填充該通孔以形成電性接觸該穿孔442及該金屬線634的穿孔。之後，可在至少穿孔455、635及該絕緣材料層的餘留部份上沈積金屬-2層(未圖示)，並予以圖案化以形成電性接觸穿孔635之寫入位元線452以及電性接觸穿孔455之讀取位元線454。
第26圖係依據本發明之實施例說明在該記憶體單元610的讀取及寫入操作期間施加電壓於第4圖之控制線420、430、452、454之電壓波形710、720、730、740之時序圖。如以下詳細描述，該記憶體單元610可在各種不同模式之任一模式下操作，包括：寫入一(1)模式790、讀取一(1)模式792、寫入零(0)模式794以及讀取零(0)模式796。
該記憶體單元610可設計成利用不同電壓而操作，而以下所指明的任何數值係僅作示範並提供說明一特別的非限定具體實作。該電源供應線632在該記憶體單元610的操作中始終為接地，因此於第26圖並未圖示。施加於該字元線420的電壓波形710範圍由近乎0.0伏特的低數值至近乎1.2伏特的高數值。當啟動該字元線420時，電壓波形710從該低數值轉變到高數值。施加於寫入致能線430的電壓波形720範圍由近乎-1.5伏特的低數值至近乎0.0伏特的高數值。當於寫入一(1)模式790發生的寫入一(1)操作或寫入零(0)模式794發生的寫入零(0)操作時，啟動該寫入致能線430，電壓波形720從該低數值轉變到高數值。施加於寫入以及讀取452、454的電壓波形730、740範圍由近乎0.0伏特的低數值至近乎1.2伏特的高數值。尤其，當於讀取一(1)模式792期間啟動該讀取位元線454時，電壓波形730從零(0)伏特的低數值轉變到1.0伏特的高數值，且當於寫入零(0)模式790期間啟動該寫入位元線452時，施加於該寫入位元線452的電壓波形740從該高數值轉變到低數值。
在任一寫入操作期間，該記憶體單元610的選擇或啟動係藉由施加高電壓(Vdd)於該字元線420及施加低電壓於該讀取位元線454以“關斷”該記憶體單元610的讀取存取電晶體480。當該寫入致能線430相對於該GLT裝置460的陽極區466是處於低電壓時，在該GLT裝置460中無電流流過直到有電壓脈衝722(例如0.0伏特)施加於該寫入致能線430。寫入操作會發生在施加電壓脈衝722、726於該寫入致能線430，此可導致電流在該GLT裝置460中流動而允許零(0)或一(1)被寫入該記憶體單元610。對於在寫入一(1)模式790期間發生的寫入一(1)操作，是施加低電壓(例如0.0伏特至0.5伏特之間)於該讀取位元線454，從而施加低電壓於該讀取存取電晶體480的源極電極482，施加高電壓(例如1.0伏特至1.5伏特之間)於該寫入位元線452，從而施加高電壓於該寫入存取電晶體480的源極電即472，並施加高電壓於該字元線420以及該寫入存取電晶體470和該讀取存取電晶體480的閘極電極475、485。該寫入致能線係耦接至該GLT裝置460之閘控電極465。當施加電壓脈衝726於該寫入致能線430時，一(1)被寫入至該記憶體單元610。
對於在寫入零(0)模式794期間發生的寫入零(0)操作，是施加在0.0伏特與0.5伏特之間的低電壓於該寫入位元線452，從而施加低電壓於該寫入存取電晶體470的源極電極472，而該字元線420係保持在高電位，從而施加高電壓於該寫入存取電晶體470和該讀取存取電晶體480的閘極電極475、485，且該讀取位元線454係保持在低電壓，從而施加低電壓於該讀取存取電晶體480的源極電極482。該寫入致能線430係耦接至該閘控電極465，且該閘控電極465係與該GLT裝置460的P型基極463電容耦接。當施加電壓脈衝722於該寫入致能線430時，由於電壓脈衝722降低了該GLT裝置460的P型基極463的電位，所以零(0)被寫入至該記憶體單元610。
在任一讀取操作期間，該記憶體單元610的選擇或啟動係藉由施加高電壓於該字元線420、施加高電壓於該寫入位元線452及施加低電壓於該寫入致能線430，使得在該GLT裝置460中無電流流過，從而避免寫入操作的發生。因為該寫入位元線452於讀取操作792、796期間係維持在高電壓，故可排除讀取干擾問題。再者，因為在讀取操作796、792與寫入操作794、790之間發生的待機模式或“保持狀態”期間，在陰極區464及陽極區466之間的電流並不受限制，所以記憶體單元610可不需週期性更新操作而進行操作。
對於在讀取一(1)模式792期間發生的讀取一(1)操作，該記憶體單元610已先寫入一(1)。該GLT裝置460為處於高狀態(亦稱為“順向斷路(forward breaking)模式”)以提昇在GLT裝置460與寫入存取電晶體474之間的節點444的電位。在節點444的高電位使該感測電晶體490成為“導通”。該讀取位元線454預先充電至接地電位(0.0伏特)。當施加高電壓於該字元線420時，該讀取存取電晶體480導通，且該感測電晶體490及讀取存取電晶體480允許電流從該陽極區466經由線634流通至寫入位元線452及該感測電晶體490的汲極494。當施加在該位元線454的電壓增加時，感測放大器電路346感測到資料一(1)係從該記憶體單元610被讀取。
對於在讀取零(0)模式796期間發生的讀取零(0)操作，該記憶體單元610已先寫入零(0)。該GLT裝置460為處於低狀態(亦稱為“反向斷路(forward breaking)模式”)。在GLT裝置460與寫入存取電晶體474之間的節點444的電位近乎零且無電流流經該GLT裝置460。當在節點444施加零偏壓予該感測電晶體490時，該感測電晶體490處於“關斷”狀態且電流無法從該陽極區466流動至該寫入位元線452及經由線634流動至該感測電晶體490的汲極494。若在預先充電的讀取位元線454之電壓沒有改變，則該感測放大器電路346感測到資料零(0)係從該記憶體單元610被讀取。
儘管在以上的詳細說明中已提出至少一個示範實施例，應察知的是，仍存在許多變體。亦應察知的是，該示範實施例或該等示範實施例僅為實施例，而不試圖以任何方式來限制本發明之範疇、應用、或組構。反之，上述詳細說明是提供熟習此項技術之人士一用於實作該示範實施例或該等示範實施例之方便的發展藍圖。應瞭解的是，在功能元件配置上可做出不同的改變而不脫離由附加的申請專利範圍及其法律等效物所界定的本發明之範疇。
7、10、13．．．上部線
8、11、14．．．下部線
100、200、400．．．電路圖
110．．．T-RAM單元
120、240、380、420．．．字元線
130、250、360．．．位元線
146、246．．．陰極節點
148、248．．．陽極節點
150．．．共用位元線
160．．．TCCT裝置
162、462．．．閘流體
170．．．NMOS存取電晶體
210、270．．．TCCT-DRAM單元
230、430．．．寫入致能線
260．．．TCCT裝置
262．．．閘流體
265．．．閘極電容器
340．．．記憶體系統
342．．．記憶體陣列
344．．．列解碼器
346．．．感測放大器電路
348．．．行解碼器
361．．．位址/控制線
362．．．行選擇線
363．．．輸入/輸出資料
401．．．半導體結構
402．．．承載晶圓、基板
404．．．埋藏氧化絕緣層
406．．．半導體材料
408．．．閘極絕緣材料
410、610．．．記憶體單元
411．．．絕緣材料
412、413、414、415、416、417、418、419．．．側壁
420、421、422．．．閘極形成材料帶
432、632．．．供應線
441、442、443、444、445、446、448、449．．．節點
442、446、448、449、451、455、635．．．穿孔
452．．．寫入位元線
454．．．讀取位元線
456．．．輕濃度摻雜延伸區
460．．．閘控橫向閘流體(GLT)裝置
463、471、486、493．．．P型阱區
464．．．陰極區(陰極節點)
465、475、485、495．．．閘極電極
466．．．陽極區(陽極節點)
467．．．絕緣間隔區塊
468．．．N型基極區
469．．．側壁間隔物
470．．．寫入存取電晶體
472、482、492．．．源極電極
474、484、494．．．汲極電極
480．．．讀取存取電晶體
490．．．感測電晶體
496．．．餘留部份
497、503、505．．．箭號
498．．．遮罩層
499．．．離子植入遮罩
501．．．遮罩材料
504．．．線
510、520、530、540、710、720、730、740．．．電壓波形
522、526、722、726．．．電壓脈衝
590、790．．．寫入一(1)模式
592、792．．．讀取一(1)模式
594、794．．．寫入零(0)模式
596、796．．．讀取零(0)模式
633、635．．．節點
634．．．金屬線
當考慮結合以下圖式時藉由參考實施方式及申請專利範圍可更徹底了解本發明。
第1圖係說明習知以閘流體為基礎的隨機存取記憶體(T-RAM)單元陣列之電路示意圖；
第2圖係說明習知薄型電容耦合閘流體(TCCT)-DRAM單元陣列之電路示意圖；
第3圖係可使用本發明之實施例之記憶體系統之方塊圖；
第4圖係依據本發明之實施例說明記憶體單元之電路示意圖；
第5、7、8、10-11、13-14及16-21圖係依據本發明之各種實施例說明第4圖之記憶體單元之橫截面圖以及用於製造該記憶體單元之方法步驟；
第6、9、12、15及22圖係依據本發明之各種實施例說明第4圖之記憶體單元之頂平面圖以及用於製造該記憶體單元之方法步驟；
第23圖係依據本發明之實施例說明於第4圖之記憶體單元操作期間施加至控制線的電壓之時序圖；
第24圖係依據本發明之另一實施例說明記憶體單元之電路示意圖；
第5、7、8、10-11、13-14及16-21圖係依據本發明之各種實施例說明第24圖之記憶體單元之橫截面圖以及用於製造該記憶體單元之方法步驟；
第6、9、10、12及25圖係依據本發明之各種實施例說明第24圖之記憶體單元之頂平面圖以及用於製造該記憶體單元之方法步驟；以及
第26圖係依據本發明之實施例說明於第24圖之記憶體單元操作期間施加至控制線的電壓之時序圖。
410．．．記憶體單元
420．．．字元線
430．．．寫入致能線
432．．．供應線
441、442、443、444、445、446、448、449．．．節點
452．．．寫入位元線
454．．．讀取位元線
460．．．閘控橫向閘流體(GLT)裝置
462．．．閘流體
464．．．陰極區
465、475、485、495．．．閘極電極
466．．．陽極區
470．．．寫入存取電晶體
472、482、492．．．源極電極
474、484、494．．．汲極電極
480．．．讀取存取電晶體
490．．．感測電晶體
Claims (26)
- 一種記憶體單元，係包括：閘控橫向閘流體(gated-lateral thyristor,GLT)裝置；寫入存取電晶體，係耦接至該閘控橫向閘流體裝置，用於控制寫入存取；以及讀取存取電晶體，係直接耦接至該寫入存取電晶體，用於控制讀取存取。
- 如申請專利範圍第1項之記憶體單元，復包括：感測電晶體，係耦接至該閘控橫向閘流體裝置、該寫入存取電晶體及該讀取存取電晶體。
- 如申請專利範圍第2項之記憶體單元，其中，該寫入存取電晶體、該讀取存取電晶體以及該感測電晶體各包括：P型通道場效電晶體。
- 如申請專利範圍第3項之記憶體單元，其中，該閘控橫向閘流體裝置包括：NPNP裝置，係包括第一N型區及第二N型區；以及電容器，係耦接至該第二N型區。
- 如申請專利範圍第2項之記憶體單元，其中，該寫入存取電晶體、該讀取存取電晶體以及該感測電晶體各包括：N型通道場效電晶體。
- 如申請專利範圍第5項之記憶體單元，其中，該閘控橫向閘流體裝置包括：PNPN裝置，係包括第一P型區及第二P型區；以及電容器，係耦接至該第二P型區。
- 如申請專利範圍第5項之記憶體單元，其中，該寫入存取電晶體係耦接至第一節點，其中，該讀取存取電晶體係耦接至第二節點及在第三節點耦接至該寫入存取電晶體，其中，該閘控橫向閘流體裝置係在第四節點耦接至該寫入存取電晶體，其中，該感測電晶體係在該第四節點耦接至該閘控橫向閘流體裝置及該寫入存取電晶體、及在第五節點耦接至該讀取存取電晶體。
- 如申請專利範圍第7項之記憶體單元，其中，該寫入存取電晶體復包括：第一源極電極，係耦接至該第一節點；第一汲極電極，係耦接至該第四節點；以及第一閘極電極。
- 如申請專利範圍第8項之記憶體單元，其中，該閘控橫向閘流體裝置包括：陰極節點，係在該第四節點耦接至該第一汲極電極；閘控電極，係耦接至第六節點；以及陽極節點，係耦接至該感測電晶體。
- 如申請專利範圍第9項之記憶體單元，其中，該讀取存 取電晶體包括：第二源極電極，係耦接至該第二節點；第二汲極電極，係耦接至該第五節點；以及第二閘極電極，係耦接至該第一閘極電極且與該第一閘極電極成為整體。
- 如申請專利範圍第10項之記憶體單元，其中，該感測電晶體包括：第三源極電極，係在該第五節點耦接至該第二汲極電極；第三汲極電極，係在第七節點耦接至該陽極節點；以及第三閘極電極，係在該第四節點耦接至該第一汲極電極以及該陰極。
- 一種記憶體裝置，係包括：供應線；寫入位元線；讀取位元線；寫入存取電晶體，係耦接至該寫入位元線及該供應線之其中一者；讀取存取電晶體，係直接耦接至該讀取位元線及該寫入存取電晶體；以及閘控橫向閘流體裝置，係耦接至該寫入存取電晶體。
- 如申請專利範圍第12項之記憶體裝置，復包括： 感測電晶體，係耦接至該閘控橫向閘流體裝置、該寫入存取電晶體以及該讀取存取電晶體。
- 如申請專利範圍第13項之記憶體裝置，復包括：寫入致能線，係耦接至該閘控橫向閘流體裝置。
- 如申請專利範圍第14項之記憶體裝置，其中，該寫入存取電晶體包括第一閘極電極，且其中該讀取存取電晶體包括第二閘極電極，以及復包括：第一字元線，係包括該第一閘極電極及該第二閘極電極。
- 如申請專利範圍第15項之記憶體裝置，其中，該寫入存取電晶體復包括：第一源極電極，係耦接至該寫入位元線；第一汲極電極；以及第一閘極電極，係包括該第一字元線之一部分。
- 如申請專利範圍第16項之記憶體裝置，其中，該讀取存取電晶體包括：第二源極電極，係耦接至該讀取位元線；第二汲極電極；以及第二閘極電極，係包括該第一字元線之另一部分，其中，從共用導電層形成該第二閘極電極及該第一閘極電極。
- 如申請專利範圍第17項之記憶體裝置，其中，該感測電晶體包括：第三源極電極，係耦接至該第二汲極電極； 第三閘極電極，係耦接至該第一汲極電極及該陰極；以及第三汲極電極，係耦接至該供應線。
- 如申請專利範圍第18項之記憶體裝置，其中，該閘控橫向閘流體裝置包括：陰極節點，係耦接至該第一汲極電極；閘控電極，係耦接至該寫入致能線；以及陽極節點，係耦接至該供應線。
- 如申請專利範圍第15項之記憶體裝置，其中，該寫入存取電晶體復包括：第一源極電極，係耦接至該供應線；第一汲極電極；以及第一閘極電極，係包括該第一字元線之一部分。
- 如申請專利範圍第20項之記憶體裝置，其中，該讀取存取電晶體包括：第二源極電極，係耦接至該讀取位元線；第二汲極電極；以及第二閘極電極，係包括該第一字元線之另一部分，其中，從共用導電層形成該第二閘極電極及該第一閘極電極。
- 如申請專利範圍第21項之記憶體裝置，其中，該閘控橫向閘流體裝置包括：陰極節點，係耦接至該第一汲極電極；閘控電極，係耦接至該寫入致能線；以及 陽極節點，係耦接至該寫入位元線。
- 如申請專利範圍第22項之記憶體裝置，其中，該感測電晶體包括：第三源極電極，係耦接至該第二汲極電極；第三閘極電極，係耦接至該第一汲極電極及該陰極；以及第三汲極電極，係耦接至該寫入位元線及該陽極節點。
- 一種記憶體裝置，係包括：寫入致能線；寫入位元線；讀取位元線；第一電晶體，係包括第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，係包括耦接至該第一閘極電極與該讀取位元線之第二源極電極、耦接至該第一閘極電極之第二閘極電極、以及第二汲極電極；閘控橫向閘流體裝置，係包括陽極節點、耦接至該寫入致能線之閘控電極、以及耦接至該第一汲極電極之陰極節點；以及第三電晶體，係包括第三汲極電極、耦接至該第二汲極電極之第三源極電極、以及在共用節點耦接至該第一汲極電極和該陰極之第三閘極電極。
- 如申請專利範圍第24項之記憶體裝置，復包括： 供應線，係耦接至該陽極節點及該第三汲極電極，且其中該寫入位元線係耦接至該第一源極電極。
- 如申請專利範圍第24項之記憶體裝置，復包括：供應線，係耦接至該第一源極電極，其中該陽極節點係耦接至該第三汲極電極，以及其中該寫入位元線係耦接至該陽極節點及該第三汲極電極。
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