JP6007396B2 - サイリスターを利用したｒａｍセル - Google Patents

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この発明はコンピューターのメモリーに関する。
この発明は、現在のＣＰＵのボトルネックを発見した為、このボトルネックを修正して改良した時の為に、ＣＰＵのメモリーへのアクセス・スピードをさらに速くする様に改良したＲＡＭセル。
コンピューターのデータ処理のスピードはＣＰＵの処理速度によっており、その処理時間の大部分をメモリーとのデータの入出力に取られている。そのメモリーを構成するメモリーセルは、Ｄ−ＲＡＭでのメモリー素子はコンデンサであり、自然放電に対するリフレシュ動作とそのアクセス方法による周辺回路のセンスアンプの安定化までのプリチャージタイムがメモリーアクセス高速化への問題であった。また、Ｓ−ＲＡＭでは、メモリー機能がフリップフロップによる結線構造にあり、出力はラインを読むだけで済むのでアクセスは速いのだが、ＲＡＭセルの構成素子数が多いのと配線が多少複雑なので専有面積が大きく、また、１ビット当たりのコストもＤ−ＲＡＭよりも大きいので、コスト面からコンピューターへの大量使用は敬遠されていた。
そこで、ＲＡＭセルのメモリー素子をサイリスタ素子に変えることでリフレシュ動作とプリチャージタイムにかかる時間を省き、また、Ｓ−ＲＡＭよりもクロス配線等のＲＡＭセルの配線を簡素化することができる。
従来のメモリー素子は、Ｄ−ＲＡＭにおいては、コンデンサーであり、Ｓ−ＲＡＭにおいては、フリップ・フロップのクロス配線にメモリー機能がある。Ｄ−ＲＡＭではリフレッシュ動作やアクセス・スピードの限界である、プリ・チャージタイムがあり、Ｓ−ＲＡＭではメモリーセルの専有面積がＤ−ＲＡＭよりも大きく、高密度化しにくい。さらに、現在のＣＰＵのボトルネックを発見した為、このボトルネックを修正して改良した時の為に、ＣＰＵのメモリーへのアクセス・スピードをさらに速くする様にＲＡＭセルを改良する。
この為、この発明においては、ＣＰＵのボトルネックを修正して改良した時の為に、ＲＡＭセルのデータを書き込む配線、Ｗ線とデータを読み出す配線、Ｄ線を分けて改良した。
この発明によりＣＰＵのメモリーへのアクセス・スピードが格段に速くなり、Ｄ−ＲＡＭの様にリフレシュ動作も必要なく、結果としてＣＰＵは２倍以上の速さで動作する様になる。
が本発明のＲＡＭセルである。回路図は電流メモリー機能を持つサイリスタと電流−電圧変換する抵抗代用のＦＥＴ、このＦＥＴの電圧を読みだすＦＥＴ、それにサイリスタへデ−タの書き込みをするＦＥＴの４素子から構成されている。データ書き込み用のＦＥＴに電源電圧（Ｈｉｇｈ ｌｅｖｅｌ）を掛けるとサイリスタがＯＮとなり、電流−電圧変換する抵抗代用のＦＥＴに電圧が発生し、ＲＡＭセルのロジックとしては１になる。この１を出力用のＦＥＴで読みだす。また、この書き込み用のＦＥＴにアース電圧（Ｌｏｗ ｌｅｖｅｌ）を掛けると、サイリスタがＯＦＦとなり、出力電圧は電流−電圧変換する抵抗代用のＦＥＴでアース電圧にプル・ダウンされ、ＲＡＭセルのロジックとしては０になり、読みだすときには、この０電圧を出力用のＦＥＴで読みだす。このＲＡＭセルに必要な配線は、サイリスタに電流を供給するＩ線とＲＡＭセルをセレクトし、読み書きするＲ／Ｗ線、書き込みデータと出力データを分けた為の書き込み用のＷ線と読み出し用のＤ線の４本が必要となる。

Claims (1)

  1. 現在のＣＰＵのボトルネックを発見した為、このボトルネックを修正して改良した時の為に、ＣＰＵのメモリーへのアクセス・スピードをさらに速くする様に改良したＲＡＭセル。
    サイリスタと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、前記サイリスタのアノードはサイリスタに電流を供給する第１の配線、Ｉ線に接続され、前記サイリスタのゲートは前記第１のトランジスタのソース又はドレインの一方に接続され、前記サイリスタのカソードは、前記第２のトランジスタのソース又はドレインの一方、及び前記第３のトランジスタのソース又はドレインの一方に接続され、前記第１のトランジスタのソース又はドレインの他方は、書き込み用の第２の配線、Ｗ線に接続され、前記第１のトランジスタのゲートは読み出しと書き込みに用いる第３の配線、Ｒ／Ｗ線に接続され、前記第２のトランジスタのソース又はドレインの他方は接地電位と接続され、前記第２のトランジスタのゲートは前記第２のトランジスタのソース又はドレインの他方に接続され、接地電位とし、前記第３のトランジスタのソース又はドレインの他方は、読み出し用の第４の配線、Ｄ線に接続され、前記第３のトランジスタのゲートは、前記第３の配線、Ｒ／Ｗ線に接続されることを特徴とするＲＡＭセル。
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