JP2019102115A - コンピューターのcpuの動作速度の倍速化法 - Google Patents

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Abstract

【課題】コンピューターのCPUを、同じシステム・クロック周波数で2倍以上の動作速度に上げる方法を提供する。【解決手段】CPU内部の状態変化の出力時間よりも、メモリーセルからのデータ出力時間を速くし、CPUからの書き込み信号に依る、RAMセルへの書き込みと同時に、CPU内部の状態変化の出力時間よりも速く、RAMセルからメモリーICの出力端子にまでデータが速く出力することで、CPUは、RAMへデータを書き込むと同時に、CPU内部のバッファーやキャッシュ・メモリーに、データをそのまま読み込む。【選択図】なし

Description

この発明は、デジタル回路に関する物である。
この発明は、コンピューターのCPUを、同じシステム・クロック周波数で2倍以上の動作速度に上げる方法である。
CPUの、メモリーへの書き込みサイクルと読み出しサイクルが、それぞれ別々にメモリーをアクセスすると言う、現在のCPUの動作の為に今現在のCPUはメモリーへのアクセスに余計な時間が掛かっている。これは、メモリーセルの構造やアクセス方法、メモリーセルから端子までにデータが出て来る迄の時間がある程度かかる為と、CPUの動作時間の中で、CPUがメモリーをアクセスする時間の割合がかなりの割合を占めている事に依る。
今現在のCPUは、メモリーへの書き込みサイクルと読み出しサイクルが、それぞれ別々にメモリーをアクセスすると言うボトルネックがある為に、CPUの動作速度には限界が在り、このアーキテクチャではメモリーへのアクセスに余計なシステム・クッロクを使っていて、CPUの動作速度はこれ以上、速くはならない。
この為、この発明に於いては、CPUのメモリーアクセス動作を、メモリーに書き込んでから直ぐに読み出す様に、CPUの構造・アクセス方法を改良する。CPUの動作時間の中で、メモリーをアクセスする時間の割合がかなりの割合を占めているので、このボトルネックが改良されれば、CPUは同じシステム・クッロク周波数で2倍以上の動作速度で動作する様になる。
CPU内で、メモリーから読み出したプログラムの最低実行時間は、システム・クロックの1サイクルの時間:数十nsであり、それに対して、CPU内部にあるFET等のトランジスターは、システム・クロックの1サイクルの時間:数十nsより数桁も速くスイッチングする事が出来る。つまり、CPU内部のトランジスターが直列に十数段もスイッチングして、CPU内部のALUや内部バス/外部バス・コントロールブロック等、色々なブロックを制御していて、CPU内部の各ブロックの入力の状態が変化してから、出力の状態が変化するまでの時間は、トランジスター1個がスイッチングする時間に、これ等のトランジスターが直列に繋がっている段数の時間を足し合わせた時間を越える事は出来ない。メモリーも同じであり、メモリーセルを選択する回路にも、メモリーセルからの出力データをTTLレベル等に合わせる為の出力用のバッファーにもトランジスターが使われており、メモリーセルからメモリーICの端子にまでメモリー内のデータが出て来るには時間が必要で、この時間は、メモリーセルを選択するトランジスターのスイッチング時間と、メモリーセルからのデータの出力時間と、出力用バッファーのトランジスターのスイッチング時間とを足し合わせた時間を越える事は出来ない。しかも、ROMやRAMのメモリーセルの構造・動作から、マスクROMの内部は、アドレス線、データ線の交点に在る、トランジスターの有無に依る電圧出力がメモリーセルの出力電圧として出力し、EEP−ROMやUVEP−ROMの内部は、窒化シリコンに依るフローティング・ゲート中の電荷の有無が、トランジスターの閾値電圧の高低として、メモリーセル1個のトランジスターの出力電圧として出力し、共に、ROMチップ上のメモリーセルの周囲に、出力用のセンス・アンプが必要である。S−RAMも同様に、内部の4個のトランジスターのクロス配線にメモリー機能が有り、トランジスターのドレインやコレクターの出力電圧が端子まで出力されていて、S−RAMチップ上のメモリーセルの周囲にも出力用のセンス・アンプが必要である。D−RAMのメモリーセルには、電荷を溜めるコンデンサーが使われていて、このコンデンサーの電荷の有無を電圧出力に変換する、出力用のセンス・アンプが出力用バッファーとして、D−RAMチップ上のメモリーセルの周囲には必要であり、このセンス・アンプの出力電圧が安定化するまでの時間がプリチャージタイムであり、この安定化するまでの時間がD−RAMのアクセス・タイムの上限である。また、D−RAMには、メモリーセルにコンデンサーが使われている為に、コンデンサーの電荷の自然放電に対してのリフレッシュ動作が必要であり、この回路もD−RAMチップ上のメモリーセルの周囲に必要となる。
今現在のCPUの、メモリーへの書き込み動作と読み出し動作は、別々の動作サイクルであり、別々の動作サイクルの為に、それぞれの動作サイクルに数クロックのシステム・クロックをそれぞれ使っている。これは、メモリーセルの構造とメモリーICの端子への、入出力のデータ線の接続状態と、メモリーセルからのデータ出力時間が関係し、CPUの出力が状態変化する時間よりも、メモリーセルからのデータ出力時間の方が長い為に、CPUは別々の動作をしなければならず、メモリーへ書き込んでから直ぐにメモリーセルから書き込んだデータがそのまま端子まで出力すれば、CPU内のキャシュ・メモリー等にデータをそのまま書き込む事も出来て、キャッシュ・メモリーへの書き込み時間を短縮する事も出来る。CPUと外部RAM等のメモリーとの間の配線には、アドレス線、データ線等の信号線が在り、この信号線の配線間には寄生容量が存在するので、CPUが動作するギガHz帯では、この寄生容量が数十Ωの小さな抵抗と等価になり、直ぐ隣のデータ線にノイズとして混信したり、隣のデータ線がLレベルの場合、この寄生容量がコンデンサーとして働いて、信号線の自己インダクタンスで発生した逆起電力を瞬間的に逆電圧として蓄え、データ線の波形を歪ませたり、自己インダクタンスが、ギガHz帯の高周波に対しては、電流を流れ難くする抵抗として働いてデータ線等の信号にいたずらするので、CPUの端子への1本、1本の入出力のタイミングが数ns程度ずれ、ギガHz帯で動作するCPUに対しては、このタイミングのズレは、許容出来る大きさよりも大きく、寄生容量をコントロールし易く、タイミングのズレを計算し易い、シリコン・チップ上のキャッシュ・メモリーは必要となる。
CPUの出力が状態変化する時間より、RAMのメモリーセルからのデータ出力時間を速くする為に、メモリーセルからのデータ出力時間をトランジスターのスイッチング・スピード並みに速くして、CPUにウェイトを掛けない様に速くすると同時に、ROMからの出力電圧の様に、RAMのメモリーセルからの出力電圧を高くして、RAMチップ上のメモリーセルの周囲の余計な回路自体を必要無くして、そのままCPUに入出力できる電圧レベルにする事で、CPU内部の、十数段も繋がっているトランジスターに依る、CPU内部の状態変化の出力時間よりも、メモリーセルからのデータ出力時間を速くし、CPUからの書き込み信号に依る、RAMセルへの書き込みと同時に、CPU内部の状態変化の出力時間よりも速く、RAMセルからメモリーICの出力端子にまでデータが速く出力すれば、CPUは、RAMへデータを書き込むと同時に、CPU内部のバッファーやキャッシュ・メモリーに、データをそのまま読み込む事が出来て、CPUのアーキテクチャを、RAMへ書き込んでからそのまま直ぐに読み込む、1サイクルの動作にする事が出来れば、データをメモリーに書き込んでから再び、CPU内に読み込む為のアクセス時間が省略出来る。CPUがメモリーへアクセスする為に必要な時間は、CPUの動作時間の30%以上を占めており、今現在は、CPU内に高速にアクセスする事が出来るキャッシュ・メモリーを置いている状態である。このCPUのボトルネックを解決する為、RAMセルには、トンネル・ダイオード近くまでに、ギリギリの高濃度に不純物を加えた半導体層に、PINダイオードの様に真性半導体層を挟んで、高速スイッチング用に改良したサイリスターをメモリーセルとして使う事に依っても可能となる。後は、CPUがデータをメモリーに書き込んでからそのまま直ぐに、CPU内にデータを読み込む様な1サイクルの動作、メモリーへの読み/書きサイクルを1サイクルの動作にする事が出来れば、CPUのアーキテクチャの問題は解決できる。
この発明により、CPUがメモリーアクセスに余計なシステム・クロックを使わなくなり、同じシステム・クロック周波数で、今までの2倍以上の動作速度でCPUが動作する様になり、どんな複雑なアルゴリズムでもサクサクとCPUが処理をする様になり、コンピューターが更に使い勝手の良い物になる。

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