CN102084427A - 具有独立的读取和写入存取晶体管的栅极横向晶闸管随机存取存储器(gltram)单元及具有该gltram的存储器器件和集成电路 - Google Patents

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Abstract

提供一种存储器器件(340)，其包括写入位线(452)、读取位线(454)和至少一个存储器单元(410)。该存储器单元(410)包括写入存取晶体管(470)、耦合于该读取位线(454)并耦合于该第一写入存取晶体管(470)的读取存取晶体管(480)和耦合于该第一写入存取晶体管(470)的栅极横向晶闸管(GLT)器件(460)。通过解耦该读取和写入位线(454，452)，该存储器单元(410)阻止读取操作过程中的读取干扰，这是其许多特征之一。

Description

具有独立的读取和写入存取晶体管的栅极横向晶闸管随机存取存储器(GLTRAM)单元及具有该GLTRAM的存储器器件和集成电路
技术领域
本发明的实施方式大体涉及半导体存储器器件。尤其是，本发明的实施方式涉及栅极横向晶闸管随机存取存储器(GLTRAM)单元(cell)结构和实现这种GLTRAM存储器单元的存储器器件，及其制造方法。
背景技术
集成电路存储器包括静态随机存取存储器(SRAM)。许多SRAM单元结构利用六晶体管或八晶体管存储器单元。与在SRAM单元的许多实现中使用的这种六晶体管和八晶体管相关的大布局面积限制了高密度SRAM器件的设计。
考虑到这些缺点，已经有构筑具有简单布局和相对于传统存储器单元更小的布局面积的、基于晶闸管的存储器单元的尝试。晶闸管是一种双稳定、三端子器件，其由四层结构构成，所述四层结构包括P型阳极区、N型基区、耦合于栅极的P型基区以及以PNPN配置布置的N型阴极区。PN结形成于该P型阳极区和该N型基区之间、该N型基区和该P型基区之间以及该P型基区和该N型阴极区之间。向该P型阳极区、该N型阴极区和该P型基区制造触点。
F.Nemati和J.D.Plummer披露过一种双器件晶闸管SRAM(T-RAM)单元，其包括存取晶体管和栅极辅助的、竖直PNPN晶闸管，其中所述竖直晶闸管工作在栅极增强开关模式。参考F.Nemati和J.D.Plummer的，1999年加州斯坦福的斯坦福大学的集成系统中心的“a Novel Thyristor-based SRAM Cell(T-RAM)for High-Speed，Low-Voltage，Giga-Scale Memories”。T-RAM单元的性能依赖于该竖直晶闸管的关断(turn-off)特性。该关断特性依赖于该PNPN晶闸管的P型基区中的累积电荷和载流子(carrier)迁移时间。通过反向偏置该晶闸管以进行写入零(write-zero)操作和通过使用栅极电极以帮助该竖直晶闸管的关断开关以对累积的电荷放电，该竖直晶闸管的关断特性从毫秒级进步到纳秒级。
图1是电路示意图100，其描绘了传统的晶闸管随机存取存储器(T-RAM)单元的阵列，该阵列包含T-RAM单元110。
如图1中所示，T-RAM单元110由字线120、130、公共位线150、串联于NMOS存取晶体管170的薄电容耦合晶闸管(TCCT)器件160组成。该TCCT器件160提供一种有源存储元件，其包含晶闸管162和耦合于晶闸管162的栅极的电容器165。NMOS存取晶体管170耦合于TCCT器件160的阴极节点146和公共位线150之间。TCCT器件160的阳极节点148固定在正偏压。TCCT器件160呈现出双稳定电流-电压(I-V)特性。该双稳定电流-电压特性导致逻辑1(1)和逻辑0(0)数据状态之间的很宽的读取边缘，因为两个状态之间的on/off电流比大于1x105。参看F.Nemati等人的著作。该双稳定电流-电压特性带来良好的读取电流，因为在逻辑1(1)数据状态，TCCT器件160处于带来更高电流的正向二极管模式。为了在T-RAM单元110存储逻辑1(1)，通过TCCT器件160和NMOS存取晶体管170施加大于等待或保持电流的恒定电流。通过公共位线150收集来自该存储器单元的每一个的电流。在读取操作过程中，公共位线150上的电压水平必须被保持在某个水平上(例如，地或一半(Vdd))。如果电流从每一个连接的存储器单元中流到公共位线150，则公共位线150上的电压水平将波动。这可能致使该读取操作受到干扰(也被称为“读取干扰”问题)，因为公共位线150上的电压水平既被所选的单元改变又被来自未被选择的单元的泄露电流的量改变。
图2是电路示意图200其描绘了传统的薄电容耦合晶闸管(TCCT)-DRAM单元的阵列，该阵列包括TCCT-DRAM单元210、270。与传统DRAM单元(它们通常包括MOSFET器件和电容器)相反，TCCT-DRAM单元210由单个TCCT器件260和三个控制线组成，该三个控制线包括写入使能线230、字线240和位线250。值得注意的是，TCCT-DRAM单元210不需要存取晶体管。TCCT器件260由晶闸管262和栅极电容器265组成，晶闸管262包括连接到位线250的阳极节点248和连接到字线240的阴极节点246，栅极电容器265在晶闸管262的P基区(未示)上方直接连接到栅极线，所述栅极线充当写入使能线230。TCCT-DRAM单元210使用基本读取/写入操作工作，其包括等待模式、写入逻辑1(1)操作、写入逻辑0(0)操作和读取操作。
在等待模式下，位线250和字线240两者都处于Vdd，而存储的数据由晶闸管的P基区的充电状态保持。TCCT DRAM中的字线240激活沿着写入使能线230连接的TCCT单元。在写入逻辑1(1)操作过程中，施加在位线250上的电压保持高电压而写入使能线230被脉冲化(pulsed)，同时字线240保持在地电压水平，触发TCCT器件260闭锁。除了施加在位线250上的电压被保持在低电压从而写入使能线230的脉冲将TCCT器件260切换到其阻断状态之外，写入0(0)操作的偏置方案与写入1(1)操作的相同。在读取操作过程中，字线240被保持低电压而位线250的电压或电流的变化被读取到感测放大器(sense amplifier)中。
在等待模式或“保持期”过程中(此过程发生在写入0(0)操作之后)，由于从阳极节点248流到阴极节点246的反向泄漏电流，该晶闸管的P基区(未示)被冲负电而该P基区的电势逐渐增加。由于这个泄漏电流，在工作过程中TCCT-DRAM单元210必须被定期刷新以重置TCCT-DRAM单元210的充电状态。该刷新操作涉及从TCCT-DRAM单元210读取存储的值，然后将存储的值写入回TCCT-DRAM单元210。
相应地，需要存储器器件和存储器单元结构，其具有很小的存储器单元尺寸和很快的工作速度，还需要用于制造这种存储器器件和存储器单元结构的方法。如果这种存储器器件和存储器单元结构还能够消除执行周期性的刷新操作的需要的话，会很理想。如果这种存储器器件和存储器单元结构可以减少和/或消除比如读取操作过程中可能发生的读取干扰等问题的话，也会很理想。
发明内容
根据一个实施方式，提供一种存储器器件，其包括写入位线、读取位线和至少一个存储器单元。该存储器单元包括写入存取晶体管、读取存取晶体管(其耦合于该读取位线并耦合于该第一写入存取晶体管)和栅极横向晶闸管(GLT)器件(其耦合于该第一写入存取晶体管)。通过解耦(decoupling)该读取和写入位线，该存储器单元阻止读取操作过程中的读取干扰，这是其许多特征之一。
附图说明
通过参考该具体实施方式和权利要求书，同时结合以下附图，可以得出对本发明的更完整的理解，在附图中：
图1是一个电路示意图，其描绘了传统晶闸管随机存取存储器(T-RAM)单元的阵列；
图2是一个电路示意图，其描绘了传统的薄电容耦合晶闸管(TCCT)-DRAM单元的阵列；
图3是一种可以与本发明的实施方式一起使用的存储器系统的方框图；
图4是一个电路示意图，其描绘了依照本发明的一个实施方式的存储器单元；
图5、7、8、10-11、13-14和16-21以剖面图的形式描绘了图4的存储器单元，以及依照本发明的各实施方式用于制造它的方法步骤；
图6、9、12、15、和22以俯视平面图的形式描绘了图4的存储器单元，以及依照本发明的各实施方式的制造它的方法步骤；
图23是一个时序图，其描绘了依照本发明的一个实施方式，在图4的存储器单元的工作过程中施加到控制线的电压；
图24是一个电路示意图，其描绘了依照本发明的另一个实施方式的存储器单元；
图5、7、8、10-11、13-14和16-21以剖面图的形式描绘了图24的存储器单元，以及依照本发明的各实施方式用于制造它的方法步骤；
图6、9、10、12、和25以俯视平面图的形式描绘了图24的存储器单元和依照本发明的各实施方式的制造它的方法步骤；以及
图26是一个时序图，其描绘了依照本发明的一个实施方式，在图24的存储器单元的工作过程中施加到控制线的电压。
具体实施方式
以下具体实施方式仅仅是示例性质的，不是想要限制本发明及本发明的应用和使用。本文使用的单词“示例性”意思是“作为示例、实例或说明”。本文中被描述为“示例性”的实施方式不必然被解释为相对于其它实施方式是优选的或更好的。下面描述的所有实现仅仅是示例性实现，是为了使本领域的技术人员能够制造或使用本发明而提供的，而不是为了限制本发明的范围，本发明的范围由权利要求限定。而且，不想要被在前面的技术领域、背景技术、发明摘要或下面的具体实施方式中介绍的任何明示或暗示的理论束缚。
为了简明，在本文中不对与晶体管的设计和制造、存储器器件的控制、存储器单元编程、存储器单元擦除和该器件和系统(以及该器件和系统的各独立运行的部件)的其它功能方面有关的常规方法进行详细描述。而且，在本文各图中显示的连接线是为了代表示例性的功能关系和/或各元件之间的物理耦合。应当注意，在本发明的实施方式中可能存在替代的或附加的功能关系或物理连接。
以下描述将元件或节点或特征称为“连接”或“耦合”在一起。在本文中，除非另外特别说明，“连接”的意思是一个元件、节点或特征被直接联接到另一个元件、节点或特征(或直接与其通讯)。同样地，除非另外特别说明，“耦合”的意思是一个元件、节点或特征被直接或间接联接到另一个元件，节点或特征(或直接或间接与其通讯)。
在说明书和权利要求书中，数字序号(如果有的话)，比如术语“第一”、“第二”、“第三”、“第四”，可被用于在类似的元件间进行区分，不必然用于描述特定的相继或时间顺序。应当理解，这样使用的这些术语是可以互换的。在适当情况下，本文描述的本发明的实施方式能够以除了本文描绘的或以其它方式描述的以外的其它顺序制造或操作。
而且，术语“包含”、“包括”、“具有”及其任何变形，是想要涵盖非排除性内涵，从而包含一个元件列表的过程、方法、物品或装置不必然受限于那些元件，而是可包括没有在这种过程、方法、物品或装置中特别列出或隐含的其它元件。
图3是能与本发明的实施方式一起使用的存储器系统340的方框图。存储器系统340是一个示例性实施方式的简化表示，而实际的系统340还可包括图3中未示的传统的元件、逻辑、部件和功能。存储器系统340可以执行包括相对于存储器阵列342写入1(1)、读取1(1)、写入0(1)和读取0(0)的操作。
存储器系统340包括存储器阵列342、行和列译码器344、348和感测放大器线路346，该存储器阵列342包含多个存储器单元，这些单元的字线和位线通常分别排列成行和列。指明每个存储器单元的行地址和列地址。对于特定的存储器单元，通过允许或阻止特定位线上载有的信号(代表逻辑“0”或逻辑“1”)被写入存储器元件或从该存储器元件中读取，特定的字线控制对该存储器单元的该特定存储器元件的存取。因此，每个存储器单元100可以存储一个字节的数据，比如逻辑“0”或逻辑“1”。
存储器阵列342的位线可连接于感测放大器电路346，而其字线可连接于行译码器344。地址和控制信号从地址/控制线361输入到存储器系统340中。该地址/控制线361连接于译码器348、感测放大器电路346和行译码器344。地址/控制线361被用于获得对存储器阵列342的读取和写入存取及其它。
列译码器348经由列选择线362上的控制和列选择信号连接于感测放大器电路346。感测放大器线路346通过输入/输出(I/O)数据线363接收目的地为存储器阵列342的输入数据并输出从存储器阵列342读取的数据。通过激活字线(经由行译码器344)，从存储器阵列342的单元读取数据，该字线将对应于该字线的所有的存储器单元耦合到相应的位线360，位线360限定了该阵列的列。还激活一个或更多个位线。当特定字线和位线被激活从而选择一个或更多个位(bit)时，连接于位线的感测放大器线路346通过检测激活的位线和参考线之间的电势差而检测并放大所选的位中的数据。
图4是一个电路示意图，其描绘了按照本发明的一个实施方式的存储器单元410。尽管图4中描绘了单个存储器单元410，本领域的技术人员会意识到，在实际实现中，存储器单元410很可能是在集成电路中互连的大量的存储单元中的一个。本领域的技术人员将能理解，存储器单元410很可能被实现在包括数千或更多个这种存储器单元的存储单元阵列中。在一个实施方式中，存储器单元410可以被实现为图3中描绘的存储器系统340的存储器阵列342内的存储器单元之一。
存储器单元410包含栅极横向晶闸管(GLT)器件460、写入存取晶体管470、读存取晶体管480和感测晶体管490。多个控制线被用于操作存储器单元410，包括字线420、写入使能线430、电源线432、写入位线452和读取位线454。在一个实现中，字线420包含多晶硅，写入使能线430和电源线432每个包含第一金属层，而写入位线452和读取位线454每个包含第二金属层。
在一个实现中，晶体管470、480、490中的每一个都是MOSFET并因此包括源极、漏极和栅极。尽管术语“MOSFET”适当地指的是具有金属栅极和氧化物栅绝缘体的器件，在全文中用该术语表示任何半导体器件，所述半导体器件包括位于栅绝缘体(无论是氧化物还是其它绝缘体)上方的导电栅极(无论是金属的还是其它导电材料的)，该栅绝缘体随后又位于半导体衬底(无论是硅的还是其它半导体材料的)上方。根据具体实现，该MOSFET晶体管可以是NMOSFET或PMOSFET。在图4中，写入存取晶体管470包括源极472、漏极474和耦合于字线420的栅极475。读取存取晶体管480包括源极482、漏极484和栅极485。感测晶体管490包括源极492、漏极494和栅极495。
栅极横向晶闸管(GLT)器件由图4中的符号460表示。应当理解，GLT器件460包含晶闸管462(表示为两个串联的二极管)和连接于晶闸管462的金属氧化物硅(MOS)电容器，例如如图20中所示。通常，该晶闸管是双稳定的、三端子器件，其包含栅极465、阴极区464、阳极区466和位于阳极区466和阴极区464之间的一对基区(未示)。向阳极区466制造触点(contact)以形成阳极端子，向阴极区464制造触点以形成阴极端子，以及向栅极465制造触点以形成栅极端子。PN或NP结形成在阳极区466和一个基区之间，在该一对基区之间，以及另一个基区和阴极区464之间。在GLT器件460中，该MOS电容器(未示)连接于晶闸管462的一个基区。
在存储器单元410的一个示例性实施方式中(下面会参考图5-20对其进行描述)，晶体管470、480、490是NMOSFET，而GLT器件460包含耦合于MOS电容器的PNPN晶闸管462。如图20中所示，该PNPN晶闸管462包括栅极465(其充当该MOS电容器的一个板)、排列成PNPN结构的P型阳极区466、N型基区468、P型基区463和N型阴极区464，其中N型和P型基区468、463横向配置于该P型阳极区466和N型阴极区464之间。如上，向P型阳极区466、N型阴极区464和栅极465制造触点。P型阳极区466和N型基区468之间形成一个PN结，N型基区468和P型基区463之间形成另一个PN结，而P型基区463和N型阴极区464之间形成又一个PN结。GLT器件460的MOS电容器包括栅极465、该P型基区和位于栅极465和该P型基区之间的栅绝缘体层。该栅绝缘体层充当该电容器的电介质。该N型基区和该P型基区彼此相邻。该MOS电容器连接于该晶闸管的该P型基区。在一个替代的示例性实施方式中，晶体管470、480、490是PMOSFET，而GLT器件460包含耦合于MOS电容器的晶闸管，其中该晶闸管排列为NPNP结构，且该MOS电容器连接于N型基区。
图4描绘了各节点441、442、443、444、445、446、448、449以帮助描绘构成存储器单元410的不同的器件460、470、480、490和各控制线420、430、432、452、454之间的电气和/或物理耦合。各节点不必然暗示构成存储器单元410的不同的器件460、470、480、490和控制线420、430、432、452、454彼此直接连接，而在一些实施方式中，附加的居间器件(没有描绘)可以存在于特定器件和给定节点之间。
GLT器件460的阴极节点464在节点444耦合于写入存取晶体管470的漏极474和读取存取晶体管480的栅极495。GLT器件460的栅极465在节点446耦合于写入使能线430，而GLT器件460的阳极节点466在节点448耦合于电源线432。
感测晶体管490在节点449耦合于电源线432，并在节点444耦合于写入存取晶体管470的漏极474和GLT器件460的阴极节点464。感测晶体管490的源极492在节点445耦合于读取存取晶体管480的漏极484。感测晶体管490感测节点444的电压。例如，如果GLT器件460存储逻辑1(1)，节点444处的电压水平将是“高”的(例如，大于0.5伏)并足够大到开启感测晶体管490，且感测晶体管490引起读取位线454上的电压变化。如果GLT器件460存储逻辑0(0)，节点444处的电压水平将是大约0.0伏且感测晶体管490不引起读取位线454上的电压变化，因为感测晶体管490将保持关闭。
在图4的示意图中，写入存取晶体管470和读取存取晶体管480被描绘为耦合于字线420，且读取存取晶体管480的栅极485被描绘为在节点443耦合于写入存取晶体管470的栅极475。即使栅极475、485被描绘为在节点443耦合，本领域的技术人员将会意识到，栅极475、485事实上是字线420的部分并由共同的导电材料(比如多晶硅)层形成。
在图4描绘的实施方式中，写入晶体管470的源极472在节点441耦合于写入位线452，读取存取晶体管480的源极482在节点442耦合于读取位线454，而感测晶体管490的漏极494在节点449耦合于电源线432。通过只当写入位线452不在等待模式中时开关，写入存取晶体管470经由写入位线452控制写入操作过程中的写入存取。该等待模式指的是读取和写入操作之间中的保持状态，在该过程中字线420位于保持电压。读取存取晶体管480经由读取位线454控制读取操作过程中的读取存取。通过提供独立的写入和读取位线452、454和独立的写入存取晶体管470和独立的读取存取晶体管480，读取和写入操作彼此被完全隔离，因为读取和写入路径彼此被解耦，从而消除了上面提到的读取干扰问题。下面参考图23更详细地描述存储器单元410的操作，然后描述用于制造存储器单元410的方法步骤。
图5-22描绘了依照各种本发明的实施方式的存储器单元410和用于制造它的方法步骤。尤其是，图6、9、12、15、22描绘了存储器单元410的俯视平面图和用于制造它的方法步骤，而图5、7、8、10-11、13-14和16-21描绘存储器单元410的剖面视图和用于制造它的方法步骤。在图6、9、12、15、22中描绘的平面图包括上下剖面线。图7、11、13、16、18和20描绘了跨越该上剖面线的存储器单元410的剖面视图而图8、10、14、17、19和21描绘了跨越该下剖面线的存储器单元410的剖面视图。
在如下所述的说明性实施方式中，示例性存储器单元410包含三个N沟道MOS(NMOS)晶体管470、480、490和GLT器件460(其包含耦合于MOS电容器的PNPN晶闸管)。然而，如同下面解释的，类似的方法步骤可用于制造包含三个P沟道MOS(PMOS)晶体管和包含耦合于MOS电容器的NPNP晶闸管的GLT器件的另一存储器单元。
制造存储器单元的各步骤中，MOS晶体管和晶闸管为大家所熟知，因此，为了简明，许多传统的步骤在本文中将只被简要提及或者被完全省略，而不提供大家熟知的工艺细节。如同上面提到的，本文中使用的术语“MOS晶体管”应被以非限制的方式解释并且指的是任何的半导体器件，该半导体器件包括置于栅绝缘体上方的导电栅极，而该栅绝缘体接着又置于半导体衬底上方。
存储器单元410的制造的开始的几个步骤是常规的，因此该开始的步骤没有被显示和详细描述。该制造开始于提供在其中或其上制造存储器单元410的半导体结构或衬底401。半导体衬底401可以是块状半导体材料或绝缘体上的半导体(SOI)衬底。按照在图5中描绘的本发明的一个实施方式，半导体衬底401被描绘为(SOI)结构401，其包含位于掩埋氧化物绝缘层404上或上方的至少一个半导体材料薄层406，该掩埋氧化物绝缘层404接着又由载体晶圆或衬底402支撑，从而该掩埋氧化物绝缘层404位于该载体晶圆402和该半导体层406之间。本领域的技术人员将能理解，半导体层406可以是硅层、锗层、砷化镓层或其它的半导体材料。在一个实施方式中，半导体层406包含在该掩埋氧化物绝缘层404上的硅薄单晶层。该硅薄单晶层可以是具有(100)表面晶向(crystal orientation)的硅衬底。该薄硅层优选地具有至少约1-35欧姆每平方的电阻率。本文使用的术语“硅层”将用于涵盖半导体工业中经常使用的相对纯净的硅材料或轻微杂质掺杂的单晶硅材料以及混有少量其它元素比如锗、碳等，以及杂质掺杂物元素比如硼、磷和砷的硅，以形成基本上单晶的半导体材料。在一个实施方式中，该掩埋氧化物绝缘层404可以是例如二氧化硅层，其优选地具有约40-200纳米的厚度。
半导体层406可以是杂质掺杂的，具有N型导电率确定杂质或P型导电率确定杂质，取决于待形成的GLT器件460和MOS晶体管470、480、490的导电率类型。在NMOS实施方式中，半导体层406掺杂有P型导电率确定杂质以在该半导体层406中形成P阱区域463、471、486、493。例如，可以通过掺杂离子(比如硼)的注入和后续的热退火进行杂质掺杂。替代地，在PMOS实施方式中，半导体层406可以掺杂有N型导电率确定杂质以在半导体层406中形成N阱区域(未示)。例如，可以通过掺杂离子(比如磷和砷)的注入和后续的热退火进行杂质掺杂。
一旦形成P阱区域463、471、486、493，沟槽可以被蚀刻入半导体层406以在相邻的存储单元之间形成介质隔离区域(未示)。例如，该存储器单元410可以通过介质隔离区域(未示)(优选地，浅沟槽隔离(STI)区域)从其它的存储单元(未示)电气隔离。大家熟知，有许多工艺可用于形成该STI，因此在本文中不必详细描述这些工艺。通常，STI包括被蚀刻入半导体层406表面的浅的沟槽，随后用绝缘材料填充该沟槽。在用绝缘材料(比如氧化物)填充该沟槽后，通常平坦化其表面，例如，通过化学机械抛光(CMP)。
如图6-8中所示，在半导体层406上方形成栅绝缘材料层408并分别覆盖栅绝缘材料408和杂质掺杂的P阱区域463、471、486、493形成栅极465、475、485、495。栅绝缘材料层408可以是热生长的二氧化硅层，或替代地，沉积绝缘体比如氧化硅、氮化硅，或相对于二氧化硅具有高介电常数(K)的高介电常数(K)绝缘体材料。“高K介电”材料的示例包括铪和硅酸锆及其氧化物，包括而不限于，二氧化铪(HfO2)、硅酸铪(HfSiO)等等。沉积的隔离物可以是例如通过化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)沉积的。栅绝缘体层408优选地具有约1-10nm的厚度，然而可以根据实现的具体电路确定实际的厚度。
栅极465、475、485、495优选地是通过覆盖该栅绝缘材料层408沉积栅形成材料层(未示)，然后图案化(pattern)并蚀刻该栅形成材料层(以及下面的栅绝缘材料层408)以形成覆盖栅绝缘材料408的剩余部分的带(strip)420、421、422而形成的，如图6中所示。该栅形成材料层和因此产生的栅极465、475、485、495，可以由一层多晶硅或其它导电材料(比如金属)形成。在一个实施方式中，该栅形成材料层包含非掺杂多晶硅层，其厚度为约100-300nm。该多晶硅可以是通过例如在CVD反应(比如低压化学气相沉积(LPCVD))中还原硅烷(SiH4)而沉积的。
在图案化和蚀刻该层栅形成材料和该层栅绝缘材料408之后，栅极465、475、485、495已经形成，其覆盖栅绝缘材料408的剩余部分。如图9-11中所示，栅绝缘材料408中的开口暴露毗邻栅极465、475、485、495的P阱区域463、471、486、493，而且形成覆盖P阱区域463的一部分的掩模层498。P阱区域463、471、486、493的暴露部分的至少表面部分可以用N型导电率确定杂质进行杂质掺杂以在毗邻栅极465、475、485、495的半导体层406中形成轻微掺杂的延伸区域456。例如，可以通过掺杂物离子(比如砷)的注入和后续的热退火进行杂质掺杂
如图12-14中所示，然后形成侧壁垫片469和绝缘垫片块467。在一个实施方式中，绝缘材料的铺盖层(未示)比如氧化硅和/或氮化硅的介电层，覆盖栅极465、475、485、495和半导体层406的暴露部分(包括轻微掺杂的延伸区域456)保形沉积。然后在该绝缘材料的铺盖层上方施加感光材料(比如光刻胶)层，并将其图案化以留下剩余部分496并暴露该铺盖绝缘层的其它部分。然后用蚀刻剂各向异性蚀刻(例如，通过活性离子蚀刻(RIE))该铺盖绝缘层的暴露部分(也就是说，没有被剩余的感光材料496覆盖的那些)以在栅极465、475、485、495的侧壁412、413、414、416、417、418、419上形成侧壁垫片469并在栅极465的侧壁415上形成绝缘垫片块467。氧化硅和氮化硅可以被例如CHF3、CF4或SF6化学物质蚀刻。绝缘垫片块467覆盖半导体层406的一部分、栅极465的一部分和栅极465的侧壁415。然后除去感光材料496的剩余部分。
如图15-17中所示，然后施加并图案化另一层掩模材料(其可以是例如一层光刻胶)以提供离子注入掩模499。离子注入掩模499覆盖半导体层406中对应于N型基区/阳极区468、466的最终位置的区域，并暴露半导体层406中对应于源区472、共漏极/阴极区474、464、源区482、共漏极/源区484、492和漏区494的最终位置的区域。源区472、漏极/阴极区474、464、源区482、共漏极/源区484、492和漏区494是大约零度角注入的，如箭头497所示。在此示例性实施方式中，注入N型导电率确定离子，比如磷或砷。然后除去该层掩模材料499。
如图15、18和19中所示，然后可以在栅极465、475、485、495上方施加一层掩模材料501(例如，一层光刻胶)，并将其图案化以提供离子注入掩模，该离子注入掩模暴露半导体层406中对应于N基区468和阳极区466的最终位置的区域。该N基区468是相对于垂直于半导体层406的上表面的直线504成一定角度注入的，如箭头503所示，以形成N基区468，该N基区468在绝缘垫片块467下方延伸。该N基区468优选地是相对于垂直于半导体层406的上表面的直线504的角度大于零(0)度并小于或等于四十五(45)度的某一角度注入的。在此示例性实施方式中，注入N型导电率确定离子，比如磷或砷。接下来，如图15、20和21中所示，使用高能离子束用P型导电率确定离子(比如硼)在大约零度(入箭头505所示)注入阳极区466以形成GLT器件420的P型阳极区466。在替代实施方式中，注入N型导电率确定离子，比如磷或砷。P型阳极区466的形成将N型基区/阳极区468、466分裂为两个部分：GLT器件420的N型基区468和P型阳极区466。N型基区468位于P阱区域463和P型阳极区466之间。
然后除去掩模材料层501，并通过将存储器单元410暴露于可控周期的高温而使形成的存储器单元410结构经受迅速热退火(RTA)工艺。该RTA步骤电激活了N型源区472、N型漏极/阴极区474、464、N型基区468、P型阳极区466、N型源区482、N型共漏极/源区484、492和N型漏区494中的离子并导致注入到这些区域中的掺杂离子向外横向扩散(未示)。另外，尽管未显示，然后可以在栅极465、475、485、495、N型源区472、N型漏极/阴极区474、464、N型基区468、P型阳极区466、N型源区482、N型共漏极/源区484、492和N型漏区494的暴露区域的表面上形成硅化物区域(未示)。该硅化物区域提供了到这些区域的电耦合触点。另外，N型漏极/阴极区474、464可以经由硅化物区域444被电气耦合于栅极495，如图22中所示。
如图22中所示，存储器单元410可以通过熟知的步骤(未示)完成，比如沉积介电材料层，穿过该介电材料蚀刻开口，以及形成延伸穿过该开口的敷金属(metallization)以电气接触各器件。例如，可以覆盖栅极465、475、485、495和半导体层406的暴露部分(包括N型源区472、N型漏极/阴极区474、464、P型阳极区466、N型源区482、N型共漏极/源区484、492和N型漏区494)沉积绝缘材料，并蚀刻该绝缘材料以形成贯穿该绝缘材料到达N型源区472、P型阳极区466、N型源区482和N型漏区494的触孔或开口。然后互连金属或其它的导电材料制成的导电层(未示)可被沉积在该触孔中并被图案化以留下剩余部分，该剩余部分包含到达形成在N型源区472、N型阳极区466、N型源区482和N型漏区494的硅化物区域(未示)的互连敷金属。然后可以形成贯穿另一层绝缘材料到达该互连敷金属的通孔(via)以提供到互连敷金属的电气通道。然后可以覆盖至少该通孔沉积金属-1层并将其图案化以形成写入使能线430和电源线432，写入使能线430电气接触GLT器件460的栅极465和N型基区468，而电源线432电气接触GLT器件460的P型阳极区466的硅化物区域和形成在感测晶体管490的N型漏区494上的硅化物区域。然后可以覆盖该写入使能线430和电源线432形成另一层绝缘材料(未示)，可以形成贯穿该绝缘材料的通孔451、455，然后可以覆盖至少通孔451、455沉积金属-2层并将其图案化以形成写入位线452(其电气接触通孔451)和读取位线454(其电气接触通孔455)。
因此，如图4和22中所示，存储器单元410包含GLT器件460、NMOS写入存取晶体管470、NMOS读取存取晶体管480和感测晶体管490。NMOS写入存取晶体管470是毗邻半导体层406上的NMOS读取存取晶体管480和GLT器件460制造的，而感测晶体管490是毗邻半导体层406上的NMOS读取存取晶体管480和GLT器件460制造的
GLT器件420包含耦合于MOS电容器463、408、465的横向NPNP晶闸管。该横向NPNP晶闸管包含交替的N型和P型材料，其包括P型阳极区466、N型基区468、P型基区463和N型阴极区464，其中基区463、468是横向配置于P型阳极区466和N型阴极区464之间。PN结(J1)形成于P型阳极区466和N型基区468之间，另一PN结(J2)形成于N型基区468和P型基区463之间，又一PN结(J3)形成于P型基区463和N型阴极区464之间。GLT器件460的MOS电容器463、408、465包括栅极465、P型基区463，和位于栅极465和P型基区463之间的栅绝缘体层408。栅绝缘体层408充当该电容器的电介质。N型基区468和P型基区463彼此毗邻。当P型阳极区466相对于N型阴极区464处于正电势时(没有对栅极465上施加电压)，那么PN结(J1)和PN结(J3)正向偏置而PN结(J2)反向偏置。当PN结(J2)反向偏置时，不发生传导(断开状态)。如果增加施加到P型阳极区466上的正电势超过了该晶闸管的击穿电压(VBK)，PN结(J2)发生雪崩击穿而该晶闸管开始导通(接通状态)。如果相对于N型阴极区464向栅极465施加正电势(VG)，PN结(J2)的击穿在该正电位的较低值处发生。通过选择适当的VG值，该晶闸管可以被快速切换到接通状态。
MOS电容器463、408、465电容耦合于该晶闸管的P基区463，并保持电荷从而控制该晶闸管的P基区463的电势。P基区463的电压水平决定了N型基区468、P型基区463和N型阴极区464的NPN动作是否被触发。
尽管上述示例是NMOS实施方式，然而本领域的技术人员将会意识到，通过切换构成该器件的各区域的导电率类型，可以制造替代的PMOS实施方式。例如，在一个替代的示例性实施方式中，晶体管470、480、490包含PMOS晶体管，而该GLT器件460包含以PNPN结构排列的晶闸管，其中该MOS电容器连接于该晶闸管的N基区。在PMOS实施方式(未示)中，该阱区域463、471、486、493是N阱区域，而N阱区域463、471、486、493的暴露部分可以用P型导电率确定杂质掺杂以在该半导体层406中形成轻微掺杂的延伸区域和源/漏区域。例如，可以通过掺杂离子(比如二氟化硼(BF2))的注入和后续的热退火进行杂质掺杂以为源/漏区域产生轻微掺杂的延伸区域。
如同下面将参考图23描述的，存储器单元410是使用多个控制线操作的，包括字线420、写入使能线430、电源线432、写入位线452和读取位线454。这种存储器单元410布置及其它布置，通过解耦读取和写入位线454、452，而阻止了读取操作过程中的读取干扰，如同下面参考图23所述的
图23是一个时序图，其描绘了按照本发明的一个实施方式，在存储器单元410的读取和写入操作过程中，施加到图4的存储器单元410的控制线420、430、454、452的电压波形510、520、530、540。如同下面详细描述的，存储器单元410可以工作在许多不同模式中的任一个，包括写入1(1)模式590、读取1(1)模式592、写入0(0)模式594和读取0(0)模式596。
存储器单元410可以被设计为使用不同的电压工作，下面指明的任何值仅仅是示例性的，是为了描绘一种特定的非限制性实现而提供的。电源线432在存储器单元410的整个操作过程中接地，因此在图23中没有描绘。施加到字线420的电压波形510的范围为从大约0.0伏的低值到大约1.2伏的高值。当字线420被激活时，电压波形510从该低值过渡到该高值。施加到写入使能线430的电压波形520的范围是从大约-1.5伏的低值到大约0.0伏的高值。当在写入1(1)操作(在写入1(1)模式590期间发生)过程中或写入0(0)操作((在写入0(0)模式594期间发生))过程中写入使能线430被激活时，电压波形520从该低值过渡到该高值。施加到写入和读取位线452、454的电压波形530、540范围是从大约0.0伏的低值到大约2.0伏的高值。尤其是，当在读取1(1)模式592过程中读取位线454被激活时，电压波形530从该低值过渡到该高值，而当写入0(0)模式594过程中该写入位线452被激活时施加到写入位线452上的电压波形540从该低值过渡到该高值。
在任一个写入操作过程中，通过向字线420施加高压(Vdd)并向读取位线454施加低压以“断开”存储器单元410的读取存取晶体管480，而选择或激活存储器单元410。当该写入使能线430相对于GLT器件460的阳极区466处于低压时，在该GLT器件460中没有电流，直到向写入使能线430施加电压脉冲522(例如，0.0伏)。通过向写入使能线430施加电压脉冲522、526进行写入操作，这导致GLT器件460中的电流的流动，从而允许0(0)或1(1)被写入到存储器单元410。
对于写入1(1)模式590过程中发生的写入1(1)操作，向读取和写入位线452、454两者均施加低压(例如，在0.0伏到0.5伏之间的)，从而向写入存取晶体管470的源极472和读取存取晶体管480的源极482施加低压，并向字线420施加高压，并因此向写入存取晶体管470和读取存取晶体管480的栅极475、485施加高压。该写入使能线耦合于GLT器件460的栅极465。当向写入使能线430施加电压脉冲526时，1被写入到存储器单元410
用于写入0(0)模式594过程中发生的该写入0(0)操作，向写入位线452施加高压，从而向写入存取晶体管470的源极472施加高压，而字线420被保持在高电势，从而向写入存取晶体管470和读取存取晶体管480的栅极475、485施加高压，而该读取位线454被保持在低压，从而向读取存取晶体管480的源极482施加低压。写入使能线430耦合于栅极465，栅极465电容耦合于GLT器件460的P基区463。当向写入使能线430施加电压脉冲522时，因为电压脉冲522减少了GLT器件460的P基区463的电势从而关断了GLT器件460，所以0(0)被写入到存储器单元410
在任一个读取操作过程中，通过向字线420施加高压，向写入位线452施加低压或接地，以及向写入使能线430施加低压从而在GLT器件460中没有电流流动从而阻止了写入操作的发生，而选择或激活存储器单元410。因为在读取操作592、596过程中该写入位线452被保持在低压，所以可以消除读取干扰问题。而且，无需周期性刷新操作存储器单元410就可以操作，因为阴极区464和阳极区466之间的电流在读取操作596、592和写入操作594、590之间出现的等待状态或“保持状态”过程中不受限制。
对于读取1(1)模式592过程中发生的读取1(1)操作，存储器单元410将已经被写入了1(1)。该GLT器件460将处于高状态(也被称为“正向击穿模式”)，其升高了GLT器件460的节点444和写入存取晶体管474之间的电势。节点444的高电势使得感测晶体管490“接通”。读取位线454被预先充电到地电压(0.0伏)。当向字线420施加高电压时，读取存取晶体管480接通，而感测晶体管490和读取存取晶体管480允许电流从阳极466经由电源线432传递到读取位线454。当施加到位线454上的电压增加时，感测放大器电路346感测到数据1(1)正在从存储器单元410中读取。
对于读取0(0)模式596中发生的读取0(0)操作，该存储器单元410将已经被写入了0(0)。GLT器件460将处于低状态(也被称为“反向击穿模式”)。GLT器件460和写入存取晶体管474之间的节点444的电势是大约零且没有电流通过GLT器件460。当在节点444处零偏压被施加到感测晶体管490时，感测晶体管490将处于其“关断”状态而电流不能从阳极466流到读取位线454。如果预先充电的读取位线454上的电压不变化，那么感测放大器电路346感测到数据零(0)正在从存储器单元410读出。
图24是一个电路示意，其描绘了依照本发明的另一个实施方式的存储器单元610。图24的存储器单元610包括许多与存储器单元410相同的元件和互连。在图24中重新使用图4的相同的参考标号，除非存储器单元610的布置或结构已经改变。为了简明，不会再次详细描述图4和24中相同标号的元件，下面只描述图24的存储器单元610和图4的存储器单元之间的差异。与图4中相同，存储器单元610包含栅极横向晶闸管(GLT)器件460、写入存取晶体管470、读取存取晶体管480和感测晶体管490和用于操作该存储器单元610的多个控制线包括字线420、写入使能线430、电源线632、写入位线452和读取位线454。
图24中描绘的存储器单元610与图4的存储器单元410不同之处在于电源线632被重新定位从而它在节点633耦合于写入存取晶体管470的源极472。另外，该GLT器件460的阳极466和感测晶体管490的漏极494彼此经由导电线634耦合，该导电线634将节点448耦合到节点449。节点448、449还在节点635耦合于写入位线452。感测晶体管490以上面参考图4所述的类似的方式感测节点444处的电压，写入存取晶体管470以上面参考图4所述的类似的方式控制写入存取，而读取存取晶体管470以上面参考图4所述的类似的方式控制读取存取。这样，这里不再次描述这些元件的运作。如图4中所示，通过提供独立的写入和读取位线452、454以从一个中解耦读取和写入路径，存储器单元610可以消除上面提到的读取干扰问题。下面参考图26更详细地描述存储器单元610的操作，然后描述用于制造存储器单元610的方法步骤。
图5-21和25描绘了依照本发明的各实施方式的存储器单元610和用于制造它的方法步骤。上面已经描述了图5-21，为了简明不再重复。现在参考图25描述用于制造存储器单元610的方法步骤，图25描绘了存储器单元610的俯视平面图。在图25的替代存储器单元610布局中，覆盖通孔442、446、448、449和绝缘材料层409的剩余部分沉积金属-1层，并将其图案化(例如通过蚀刻)以形成电源线632、写入使能线430和将通孔448耦合到通孔449的金属线634。通孔448电气接触在GLT器件460的P型阳极466上形成的硅化物区域(未示)，而通孔449电气接触在感测晶体管490的N型漏区494上形成的硅化物区域(未示)。电源线632电气接触通孔441，通孔441电气接触写入存取晶体管470的源极472的硅化物区域(未示)。覆盖绝缘材料409、电源线632、写入使能线430和金属线634沉积另一层绝缘材料(未示)，然后各向异性蚀刻部分该绝缘材料以延伸穿过绝缘材料411到达通孔442和金属线634的通孔孔(via hole)。然后用导电材料填充该通孔孔以形成电气接触通孔442和金属线634的通孔。然后，覆盖至少通孔455、635和该层绝缘材料的剩余部分沉积金属-2层(未示)，并将其图案化以形成写入位线452(其电气接触通孔635)和读取位线454(其电气接触通孔455)。
图26是一个时序图，其描绘了按照本发明的一个实施方式，在存储器单元610的读取和写入操作过程中，施加到图24的存储器单元610的控制线420、430、454、452的电压波形710、720、730、740。如同下面详细描述的，存储器单元610可以工作在许多不同模式中的任一个，包括写入1(1)模式790、读取1(1)模式792、写入0(0)模式794和读取0(0)模式796。
存储器单元610可以被设计为使用不同的电压工作，下面指明的任何值仅仅是示例性的，是为了描绘一种特定的非限制性实现而提供的。电源线632在存储器单元610的整个操作过程中接地，因此在图26中没有描绘。施加到字线420的电压波形710的范围为从大约0.0伏的低值到大约1.2伏的高值。当字线420被激活时，电压波形710从该低值过渡到该高值。施加到写入使能线430的电压波形720的范围是从大约-1.5伏的低值到大约0.0伏的高值。当在写入1(1)操作(在写入1(1)模式790期间发生)过程中或写入0(0)操作(在写入0(0)模式794期间发生))过程中写入使能线730被激活时，电压波形720从该低值过渡到该高值。施加到写入和读取位线452、454的电压波形730、740范围是从大约0.0伏的低值到大约2.0伏的高值。尤其是，当在读取1(1)模式792过程中读取位线454被激活时，电压波形730从0(0)伏的低值过渡到1.0伏的高值，而当写入0(0)模式790过程中该写入位线452被激活时施加到写入位线452上的电压波形740从该高值过渡到该低值。
在任一个写入操作过程中，通过向字线420施加高压(Vdd)并向读取位线454施加低压以“断开”存储器单元610的读取存取晶体管480，而选择或激活存储器单元610。当该写入使能线430相对于GLT器件460的阳极区466处于低压时，在该GLT器件460中没有电流，直到向写入使能线430施加电压脉冲722(例如，0.0伏)。通过向写入使能线430施加电压脉冲722、726进行写入操作，这导致GLT器件460中的电流的流动，从而允许0(0)或1(1)被写入到存储器单元610。
对于写入1(1)模式790过程中发生的写入1(1)操作，向读取位线454施加低压(例如，在0.0伏到0.5伏之间的)，从而向读取存取晶体管480的源极482施加低压，并向写入字线452施加高压(例如，在1.0伏和1.5伏之间的)，从而向写入存取晶体管470的源极472施加高压，并向字线420施加高压从而向写入存取晶体管470和读取存取晶体管480的栅极475、485施加高压。该写入使能线耦合于GLT器件460的栅极465。当向写入使能线430施加电压脉冲726时，1(1)被写入到存储器单元610。
对于写入0(0)模式794过程中发生的该写入0(0)操作，向写入位线452施加0.0伏到0.5伏之间的低压，从而向写入存取晶体管470的源极472施加低压，而字线420被保持在高电势，从而向写入存取晶体管470和读取存取晶体管480的栅极475、485施加高压，而该读取位线454被保持在低压，从而向读取存取晶体管480的源极482施加低压。写入使能线430耦合于栅极465，栅极465电容耦合于GLT器件460的P基区463。当向写入使能线430施加电压脉冲722时，因为电压脉冲722减少了GLT器件460的P基区463的电势，所以0(0)被写入到存储器单元610。
在任一个读取操作过程中，通过向字线420施加高压，向写入位线452施加高压，以及向写入使能线430施加低压从而在GLT器件460中没有电流流动从而阻止了写入操作的发生，而选择或激活存储器单元610。因为在读取操作792、796过程中该写入位线452被保持在高压，所以可以消除读取干扰问题。而且，无需周期性刷新操作存储器单元610就可以操作，因为阳极和阴极464之间的电流在读取操作796、792和写入操作794、790之间出现的等待状态或“保持状态”过程中不受限制。
对于读取1(1)模式792过程中发生的读取1(1)操作，存储器单元610将已经被写入了1(1)。该GLT器件460将处于高状态(也被称为“正向击穿模式”)，其升高了GLT器件460的节点444和写入存取晶体管474之间的电势。节点444的高电势使得感测晶体管490“接通”。读取位线454被预先充电到地电压(0.0伏)。当向字线420施加高电压时，读取存取晶体管480接通，而感测晶体管490和读取存取晶体管480允许电流经由线634从阳极466到写入位线452传递到感测晶体管490的漏极494。当施加到位线454上的电压增加时，感测放大器电路346感测到正在从存储器单元610中读取的数据1(1)。
对于读取0(0)模式796中发生的读取0(0)操作，该存储器单元610将已经被写入了0(0)。GLT器件460将处于低状态(也被称为“反向击穿模式”)。GLT器件460和写入存取晶体管474之间的节点444的电势是大约零且没有电流通过GLT器件460。当在节点444处零偏压被施加到感测晶体管490时，感测晶体管490将处于其“关断”状态而电流不能经由线634从阳极466流到写入位线452和到感测晶体管490的漏极494。如果预先充电的读取位线454上的电压不变化，那么感测放大器电路346感测到数据零(0)正在从存储器单元610读出。
尽管上述具体实施方式中呈现了至少一个示例性实施方式，应该意识到，存在许多变形。还应当意识到，该一个或更多个示例性实施方式仅仅是示例，不用于以任何方式限制本发明的范围、适用性或配置。相反，上述具体实施方式将为本领域的技术人员提供实现该一个或更多个示例性实施方式的路线图。应该理解，对各元件的功能和布置可以做出各种改变而不违背本发明的范围及其合法等同，本发明的范围在所附权利要求中阐明。

Claims (26)

1.一种存储器单元(410)，包含：
栅极横向晶闸管(GLT)器件(460)；
写入存取晶体管(470)，其耦合于所述栅极横向晶闸管(GLT)器件(460)，用于控制写入存取；以及
读取存取晶体管(480)，其耦合于所述写入存取晶体管(470)，用于控制读取存取。
2.根据权利要求1所述的存储器单元(410)，进一步包含：
感测晶体管(490)，其耦合于所述GLT器件(460)、所述写入存取晶体管(470)并耦合于所述读取存取晶体管(490)。
3.根据权利要求2所述的存储器单元(410)，其中所述写入存取晶体管(470)、所述读取存取晶体管(480)和所述感测晶体管(490)每个包含：
P沟道场效应晶体管。
4.根据权利要求3所述的存储器单元(410)，其中所述GLT器件(460)包含：
NPNP器件(464，463，468，466)，其包含第一N区(464)和第二N区(468)；
耦合于所述第二N区(468)的电容器(463，408，465)。
5.根据权利要求2所述的存储器单元(410)，其中所述写入存取晶体管(470)、所述读取存取晶体管(480)和所述感测晶体管(490)每个包含：
N沟道场效应晶体管。
6.根据权利要求5所述的存储器单元(410)，其中所述GLT器件(460)包含：
PNPN器件(464，463，468，466)，其包含第一P区(464)和第二P区(468)；
耦合于所述第二P区(468)的电容器(463，408，465)。
7.根据权利要求5所述的存储器单元(410)，其中所述写入存取晶体管(470)耦合于第一节点(441/633)，其中所述读取存取晶体管(480)耦合于第二节点(442)并在第三节点(443)耦合于所述写入存取晶体管(470)，其中所述栅极横向晶闸管(GLT)器件(460)在第四节点(444)耦合于所述写入存取晶体管(470)，其中所述感测晶体管(490)在所述第四节点(444)耦合于所述GLT器件(460)和所述写入存取晶体管(470)并在第五节点(445)耦合于所述读取存取晶体管(490)。
8.根据权利要求7所述的存储器单元(410)，其中所述写入存取晶体管(470)进一步包含：
耦合于所述第一节点(441/633)的第一源极(472)；
耦合于所述第四节点(444)的第一漏极(474)；以及
第一栅极(475)。
9.根据权利要求8所述的存储器单元(410)，其中所述GLT器件(460)包含：
在所述第四节点(444)耦合于所述第一漏极(474)的阴极节点(464)；
耦合于第六节点(446)的栅极(465)；以及
耦合于所述感测晶体管(490)的阳极节点(466)。
10.根据权利要求9所述的存储器单元(410)，其中所述读取存取晶体管(480)包含：
耦合于所述第二节点(442)的第二源极(482)；
耦合于所述第五节点(445)的第二漏极(484)；以及
耦合于所述第一栅极(475)并与所述第一栅极(475)集成的第二栅极(485)。
11.根据权利要求10所述的存储器单元(410)，其中所述感测晶体管(490)包含：
在所述第五节点(445)耦合于所述第二漏极(484)的第三源极(492)；
在第七节点(432/635)耦合于所述阳极节点(466)的第三漏极(494)；以及
在所述第四节点(444)耦合于所述第一漏极(474)和所述阴极(464)的第三栅极(495)。
12.一种存储器器件(340)，包含：
电源线(432/632)；
写入位线(452)；
读取位线(454)；
耦合于所述写入位线(452)和所述电源线(632)之一的写入存取晶体管(470)；
耦合于所述读取位线(454)并耦合于所述写入存取晶体管(470)的读取存取晶体管(480)；以及
耦合于所述写入存取晶体管(470)的栅极横向晶闸管(GLT)器件(460)。
13.根据权利要求12所述的存储器器件(340)，进一步包含：感测晶体管(490)，其耦合于所述GLT器件(460)、所
述写入存取晶体管(470)以及所述读取存取晶体管(490)。
14.根据权利要求13所述的存储器器件(340)，进一步包含：
耦合于所述GLT器件(460)的写入使能线(430)。
15.根据权利要求14所述的存储器器件(340)，其中所述写入存取晶体管(470)包含第一栅极(475)，且其中所述读取存取晶体管(480)包含第二栅极(485)，且进一步包含：
包含所述第一栅极(475)和所述第二栅极(485)的第一字线(420)。
16.根据权利要求15所述的存储器器件(340)，其中所述写入存取晶体管(470)进一步包含：
耦合于所述写入位线(452)的第一源极(472)；
第一漏极(474)；以及
包含所述第一字线(420)的一部分的第一栅极(475)。
17.根据权利要求16所述的存储器器件(340)，其中所述读取存取晶体管(480)包含：
耦合于所述读取位线(454)的第二源极(482)；
第二漏极(484)；以及
包含所述第一字线(420)的另一部分的第二栅极(485)，其中所述第二栅极(485)和所述第一栅极(475)由公共导电层形成。
18.根据权利要求17所述的存储器器件(340)，其中所述感测晶体管(490)包含：
耦合于所述第二漏极(484)的第三源极(492)；
耦合于所述第一漏极(474)和所述阴极(464)的第三栅极(495)；以及
耦合于所述电源线(432)的第三漏极(494)。
19.根据权利要求18所述的存储器器件(340)，其中所述GLT器件(460)包含：
耦合于所述第一漏极(474)的阴极节点(464)；
耦合于所述写入使能线(430)的栅极(465)；以及
耦合于所述电源线(432)的阳极节点(466)。
20.根据权利要求15所述的存储器器件(340)，其中所述写入存取晶体管(470)进一步包含：
耦合于所述电源线(632)的第一源极(472)；
第一漏极(474)；以及
包含所述第一字线(420)的一部分的第一栅极(475)。
21.根据权利要求20所述的存储器器件(340)，其中所述读取存取晶体管(480)包含：
耦合于所述读取位线(454)的第二源极(482)；
第二漏极(484)；以及
包含所述第一字线(420)的另一部分的第二栅极(485)，其中所述第二栅极(485)和所述第一栅极(475)由公共导电层形成。
22.根据权利要求21所述的存储器器件(340)，其中所述GLT器件(460)包含：
耦合于所述第一漏极(474)的阴极节点(464)；
耦合于所述写入使能线(430)的栅极(465)；以及
耦合于所述写入位线(452)的阳极节点(466)。
23.根据权利要求22所述的存储器器件(340)，其中所述感测晶体管(490)包含：
耦合于所述第二漏极(484)的第三源极(492)；以及
耦合于所述第一漏极(474)和所述阴极(464)的第三栅极(495)；以及
耦合于所述写入位线(452)和所述阳极节点(466)的第三漏极(494)。
24.一种存储器器件(340)，包含：
写入使能线(430)；
写入位线(452)；
读取位线(454)；
第一晶体管(470)，其包含第一栅极(475)、第一源极(472)和第一漏极(474)；
第二晶体管(480)，其包含耦合于所述第一栅极(475)并耦合于所述读取位线(454)的第二源极(482)，耦合于所述第一栅极(475)的第二栅极(485)，以及第二漏极(484)；
栅极横向晶闸管(GLT)器件(460)，其包含阳极节点(466)，耦合于所述写入使能线(430)的栅极(465)，以及耦合于所述第一漏极(474)的阴极节点(464)；以及
第三晶体管(490)，其包含第三漏极(494)，耦合于所述第二漏极(484)的第三源极(492)，以及在公共节点(444)耦合于所述第一漏极(474)并耦合于所述阴极(464)的第三栅极(495)。
25.根据权利要求24所述的存储器器件(340)，进一步包含：
电源线(432)，其耦合于所述阳极节点(466)并耦合于所述第三漏极(494)，且其中所述写入位线(452)耦合于所述第一源极(472)。
26.根据权利要求24所述的存储器器件(340)，进一步包含：
耦合于所述第一源极(472)的电源线(432)，其中所述阳极节点(466)耦合于所述第三漏极(494)，且其中所述写入位线(452)耦合于所述阳极节点且耦合于所述第三漏极(494)。
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