CN110692137A - 用于5纳米及以上的标准单元布局架构和绘图样式 - Google Patents

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Abstract

描述了一种用于有效地创建标准单元的布局的系统和方法。用于集成电路的标准单元使用全沟槽硅化物带(522A，522B，522C)作为pmos晶体管和nmos晶体管的漏极区域。金属0中的多条单向路线跨标准单元布置，其中每个路线都连接到沟槽硅化物触点。电源连接和接地连接利用引脚而不是标准单元中的端到端轨。另外，中间节点以单向路线在标准单元中布线。

Description

用于5纳米及以上的标准单元布局架构和绘图样式
背景技术
相关技术说明
随着半导体制造工艺的进步和管芯上几何尺寸的减小，半导体芯片在消耗更少空间的同时提供更多的功能和性能。尽管已经取得了许多进展，但是现代处理技术和集成电路设计中的设计问题仍然存在，这限制了潜在的益处。例如，电容耦合、电迁移、泄漏电流和处理产率是影响装置的布置和跨半导体芯片的整个管芯的信号的布线的一些问题。因此，这些问题可能延迟设计的完成并影响上市时间。
为了缩短半导体芯片的设计周期，尽可能用自动化取代手动全定制设计。设计人员用高级描述语言(诸如Verilog、VHDL等)提供功能单元或复杂栅极的描述。合成工具接收逻辑描述并提供逻辑网表。布置和布线(PNR)工具使用逻辑网表来提供物理布局。布置和布线工具使用单元布局库来提供物理布局。
单元布局库包括多个标准单元布局，用于提供由半导体芯片使用的各种功能。在一些情况下，标准单元布局是手动创建的。因此，每个新的标准单元布局或每个正在修改的原始标准单元布局都是手动创建的。在其他情况下，调整由布置和布线工具使用的规则以使单元创建自动化。然而，自动化过程有时并不满足针对性能、功耗、信号完整性、过程良率、本地和外部信号布线(包括内部交叉耦合连接)、匹配其他单元的高度和宽度单元尺寸、引脚接入、电源轨设计等的每一个规则。因此，设计人员手动地创建这些单元以实现对于多个特性的更好结果或者重写用于布置和布线工具的规则。
鉴于上述情况，需要用于布置标准单元的有效方法和系统。
附图说明
通过结合附图参考以下描述，可以更好地理解本文描述的方法和机制的优点，在附图中：
图1是正在制造的半导体装置的一部分的横截面图的概括图。
图2是正在制造的半导体装置的一部分的另一横截面图的概括图。
图3是正在制造的半导体装置的一部分的另一横截面图的概括图。
图4是正在制造的半导体装置的一部分的另一横截面图的概括图。
图5是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图6是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图7是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图8是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图9是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图10是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图11是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图12是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图13是用于六装置多路复用器的标准单元布局的俯视图的概括图。
图14是用于为标准单元创建布局的方法的概括图。
尽管本发明容许各种修改和替代形式，但是在附图中以示例的方式示出并且在本文中详细描述了具体实施方案。然而，应理解，附图和对其的详细描述并不意图将本发明限制于所公开的特定形式，而是相反，本发明将涵盖落在由所附权利要求限定的本发明的范围内的所有修改、等效物和替代方案。
具体实施方式
在以下描述中，阐述了许多具体细节以提供对本发明的透彻理解。然而，本领域的一般技术人员应认识到，可以在无这些特定细节的情况下实践本发明。在一些情况下，为了避免模糊本发明，没有详细示出众所周知的电路、结构和技术。此外，应理解，为了说明的简单和清楚起见，图中所示的要素不一定按比例绘制。例如，一些要素的尺寸相对于其他要素被放大。
可预期用于有效地创建标准单元的布局的系统和方法。在实施方案中，用于集成电路的标准单元包括多个晶体管以及一个或多个“全沟槽硅化物带”。如本文所用，与经由另外导电层连接两个单独的晶体管漏极区域相比，全沟槽硅化物带是形成为至少两个单独晶体管的漏极区域的单个、不间断的沟槽硅化物触点。换句话说，全沟槽硅化物带是单个导电层，当其穿过至少两个不同的有源区域时，其不被另一导电层在物理上中断。另外，标准单元包括一个或多个沟槽硅化物触点，每个沟槽硅化物触点都形成为标准单元中多个晶体管的相应晶体管的源极区域或漏极区域。
在实施方案中，全沟槽硅化物带被用作由pmos晶体管和nmos晶体管共享的单个节点。在各种实施方案中，单个节点是标准单元内的中间输出节点，其中输出节点的值在标准单元内使用但不在标准单元之外使用。在实施方案中，除了栅极开路接触工艺之外，还使用自对准栅极和局部互连工艺来创建全沟槽硅化物带。在各种实施方案中，使用全沟槽硅化物带去除了使用沟槽硅化物之外的任何其他连接来电连接pmos晶体管和nmos晶体管的漏极区域。例如，不使用其他导电层和相对应的触点或导通体。
在实施方案中，全沟槽硅化物带是pmos晶体管和nmos晶体管之间的单向信号路线。如本文所使用的，单向信号路线是没有弯曲的信号路线。相比之下，具有弯曲(诸如L形和用于路线的其他角度)的信号路线被称为双向路线。双向布线产生了显著的片上面积损失，并减少了用于布线信号的轨道数量。在一个示例中，为双向信号路线创建自对准双重图案化(SADP)断开。被称为SADP断开的所产生的分离导致明显的面积损失。
利用用于半导体结构的半导体处理中的特征的相对激进的减少，将被用作局部互连的多个金属0单向布线跨标准单元布置，其中每个路线都连接到多个沟槽硅化物触点中的一个沟槽硅化物触点。因此，减少了在标准单元中更高级别的金属层和相对应触点的使用。电源连接和接地连接利用引脚而不是标准单元中的端到端轨。另外，中间节点以单向轨道在标准单元中布线。
在创建标准单元布局的以下描述中，图1至图4示出了正在制造的半导体装置的横截面图。尽管描述了特定的制造技术和材料，但是可以使用多种方法中的任何一种。所示的半导体装置用于说明在诸如多路复用器的复杂栅极中使用的装置的示例，其中在图5到图13中示出标准单元布局。现在转向图1，示出了正在制造的半导体装置的一部分的横截面图的概括框图。本文中，硅半导体外延生长层120在硅衬底140的顶部上。交替的半导体导电层的堆叠130被示出在最顶部半导体层120的顶部上，所述最顶部半导体层120是硅半导体外延生长层。交替的导电层生长在硅衬底105的顶部上，然后翻转。在一些实施方案中，首先生长硅锗半导体外延生长层110，接着生长硅半导体外延生长层115，然后层110和115交替。在其他实施方案中，堆叠130另外包括砷化镓半导体层。用于堆叠的其他半导体层是可能的和可预期的。虚线用于显示粘合表面。
在各种实施方案中，硅半导体外延生长层120中的沟槽102使用二氧化硅150、氮化硅160和二氧化硅150的多个层，为正在制造的非平面半导体装置提供绝缘层。在其他实施方案中，不使用氮化硅层160，并且沟槽102仅填充有二氧化硅150，以提供用于正在制造的非平面半导体装置的绝缘层。在一些实施方案中，沟槽102内的每一层具有单独且不同的厚度。在其他实施方案中，沟槽102内的多个层具有相同的厚度。
现在参考图2，示出了正在制造的半导体装置的一部分的另一横截面图的概括框图。较早描述的部件被相同地编号。本文中，交替的半导体层的鳍堆叠210从交替的半导体层的先前堆叠130产生。通过多个工艺形成具有相对小间距但具有适合于场效应晶体管的尺寸的硅鳍。在各种实施方案中，通过侧壁图像转移(SIT)工艺来形成硅鳍。在其他实施方案中，用极紫外(EUV)光刻来形成硅鳍。在其他实施方案中，经由化学外延或自对准定制的定向自组装(DSA)图案化来形成硅鳍。
现在参考图3，示出了正在制造的半导体装置的一部分的另一横截面图的概括框图。较早描述的部件被相同地编号。如图所示，通过沉积和蚀刻在绝缘层360的内壁中形成间隔物305。在各种实施方案中，间隔物305包括氮化硅。在其他实施方案中，间隔物305是二氧化硅和氮化硅的组合。在硅外延生长层115上生长相对薄的二氧化硅层，以在栅极区域中提供硅纳米线350。在一些示例中，硅纳米线350具有5-3纳米的厚度，而栅极二氧化硅层(壳)具有范围从1纳米到10-15埃的厚度。在升高的温度下的干氧化处理步骤用于在硅纳米线350上形成相对薄的氧化物壳。此后，可以使用原子层沉积(ALD)在纳米线350上的氧化物壳上沉积高k电介质，诸如氧化铪(HfO2)。高k电介质也可以被称为高k膜。
已沉积栅极金属材料310，接着进行CMP步骤以抛光栅极金属310。在各种实施方案中，氮化钛(TiN)用于栅极金属310。栅极金属310设置在纳米线350周围。沟槽102中的二氧化硅层150和氮化物层160的堆叠提供了局部绝缘体上硅(SOI)，其中栅极区域与硅衬底140隔离。因此，减小了栅极区域和硅衬底140之间的电容耦合。然而，局部SOI不像典型的SOI那样跨越正在制造的半导体装置的长度。而是，局部SOI具有长度L1并且由用于源极区域的位点和用于漏极区域的位点界定。
如图所示，形成用于源极区域的源极触点320、用于漏极区域的栅极触点330和漏极触点340。在一些实施方案中，硅化物触点形成在硅纳米线的两端，为源极区域和漏极区域提供低电阻触点320和340。在沉积金属栅极310和形成触点320-340之间，绝缘层360被蚀刻掉，接着通过注入工艺形成源极区域和漏极区域。随后，沉积另一绝缘层，但是这次是在氮化硅间隔物之外的导电层110和115的交替部分周围。
现在转向图4，示出了从正在制造的半导体装置的正面看去的横截面图的概括框图。较早描述的部件被相同地编号。如图所示，硅纳米线350在源极区域和漏极区域之间水平地示出。在整个栅极区域和纳米线350周围示出了金属栅极310，以提供栅极全包围(GAA)半导体装置。如前所述，沟槽102中的二氧化硅层150和氮化硅层160的堆叠提供了局部绝缘体上硅(SOI)，其中栅极区域与硅衬底140隔离。
应注意，在一些实施方案中，选择硅锗半导体层110以保持用于构建p沟道半导体装置。选择硅半导体层115以保持用于构建n沟道半导体装置。还应注意，其他材料可以用于半导体层。例如，砷化镓(GaAs)可以用于构建n沟道半导体装置。在各种实施方案中，如果所选择的半导体层保持驻留在最顶部半导体层120的顶部上，则将另外沟槽蚀刻到二氧化硅层150中以用于沉积栅极材料310。否则，不使用另外的沟槽。
现在转向图5，示出了标准单元布局500的俯视图的概括框图。本文中，为了便于说明，在标准单元布局500中未示出有源区域。PMOS FETS(pfets)位于标准单元布局500的顶部，并且NMOS FETS(nfets)位于标准单元布局500的底部。在示出的实施方案中，标准单元布局500用于六装置多路复用器。然而，图5至图13中所示的布局技术可以用于用于其他复杂栅极和功能单元的各种其他标准单元。在一些实施方案中，通过浸没式光刻技术、双重图案化技术、极紫外光刻(EUV)技术和定向自组装(DSA)光刻技术中的一者来制造标准单元布局500中的装置。在一些实施方案中，相对于其他技术，EUV技术相对于导通体和接触模块提供了更多的灵活性。
在各种实施方案中，标准单元布局500中的装置(晶体管)是非平面装置(晶体管)。非平面晶体管是半导体处理中用于减少短沟道效应的最新进展。三栅极晶体管、鳍式场效应晶体管(FET)和栅极全包围(GAA)晶体管是非平面晶体管的示例。在图1至图4中更早地示出了用于非平面装置的制造技术的示例。如图所示，标准单元布局500使用竖直方向的金属栅极510、源极和漏极区域的沟槽硅化物触点520并且作为竖直方向的局部互连、水平方向的局部互连的金属0(M0或金属0)530、用于将金属栅极510连接到金属0 530的触点540以及用于将沟槽硅化物触点520连接到金属0 530的触点542。
如图所示，从左侧开始，标准单元布局500中的第三、第四、第六和第七列中的每一列都使用单独且物理上断开的沟槽硅化物触点520。如图所示，在第三列中，沟槽硅化物触点520是从单元布局500的顶部形成的沟槽硅化物触点，并且在单元布局500的中点附近停止。因此，从单元布局500的顶部到底部的沟槽硅化物触点520的物理形成中存在中断。在第三列中，另一沟槽硅化物触点520由接近单元布局500的中点形成并且在单元布局500的底部处结束。因此，在第三列中，顶部沟槽硅化物触点520和底部沟槽硅化物触点520之间存在物理中断或物理断开。第三列使用两个单独且物理上断开的沟槽硅化物触点520。这两个沟槽硅化物触点520中的每一者形成单元布局500中的相应晶体管的源极区域或漏极区域。为了将源极区域或漏极区域连接到另一节点，诸如另一晶体管的区域，使用触点和另外金属层。
相比之下，从最左边开始，第二列、第五列和第八列中的每一列都使用全沟槽硅化物带522A-522C中的一个用于局部互连。全沟槽硅化物带522A-522C中的每一者都是以物理上不间断的方式从pfet所在的标准单元布局500的顶部到nfet所在的单元布局500的底部形成的沟槽硅化物触点。从单元布局500的顶部到底部，全沟槽硅化物带522A-522C中的每一者都没有断开。因此，在第二列、第五列和第八列中的每一列中，标准单元布局500使用全沟槽硅化物带522A-522C中的一个作为由pfet和nfet共享的单个节点。
全沟槽硅化物带522A-522C中的每一者都是形成为单元布局500中的两个单独晶体管的漏极区域的沟槽硅化物触点。在一个示例中，两个晶体管中的第一晶体管是第三列中的单元布局500的顶部处的pfet，并且两个晶体管中的第二晶体管是第三列中的单元布局500的底部处的nfet。第三列中的两个晶体管使用全沟槽硅化物带522A-522C中相同的一个而不是使用两个单独且断开的沟槽硅化物触点520、触点和另外金属层来布线漏极端子连接。
使用全沟槽硅化物带522A-522C中的相应一个的单个共享节点是在不使用触点542和金属0 530的情况下实现的，并且因此在稍后的单元连接中使用金属2来消除。单个共享节点中的每一个使用全沟槽硅化物带522A-522C中的一个，其包括以连续方式(或者没有物理断开)从pfet到nfet的沟槽硅化物触点。因此，全沟槽硅化物带522A-522C提供有效的单元信号布线。在一个实施方案中，除了栅极开路接触工艺之外，还使用自对准栅极和局部互连工艺来形成全沟槽硅化物带522A-522C。
参见图6，示出了标准单元布局600的俯视图的概括框图。较早描述的布局要素被相同地编号。本文中，布局600与布局500相同，但是金属0 530的水平组610和620被突出显示。如图所示，布局600在顶部使用组610来布线具有水平金属0 530本地互连的三个水平信号路线。另外，布局600在底部使用组620，用于用水平金属0 530局部互连来布线三个水平信号路线。尽管对于组610和620示出了三个水平轨道，但是在其他实施方案中，任意数量的轨道用于布线具有组610和620中的水平金属0 530的信号。
组610和620中的每个水平轨道能够在其路线中没有任何弯曲的情况下连接到沟槽硅化物触点520或全沟槽硅化物带522A-522C中的一者。因此，这些水平轨道利用单向路线。在图示的实施方案中，从布局600的左侧开始，第一、第三、第四、第六、第七和第九沟槽硅触点是沟槽硅触点520。本文中，能够在布局600的顶部和底部处连接到这些沟槽硅触点的水平轨道的数量是三个。同样，在其他实施方案中，另一数量的轨道能够与触点542连接。沟槽硅化物触点520之外的区域可用于使用金属0 530的信号布线以及电源连接和接地连接。
如图所示，在两个组610和620之间存在间距630，所述间距630可用于另外的信号布线轨道。在一些实施方案中，使用极紫外光刻(EUV)技术来提供组610和620中的水平金属0 530路线的宽度和间距中的每一者的分辨率。EUV技术使用极紫外波长来达到40纳米以下的分辨率。极紫外波长约为13.5纳米。使用相对高温度和高密度等离子体来提供EUV束。在其他实施方案中，定向自组装(DSA)光刻技术用于提供宽度和间距中的每一者的分辨率。DSA技术利用材料的自组装特性来达到纳米级尺寸。
在其他实施方案中，通过浸没式光刻技术来设置组610和620中水平金属0 530路线的宽度和间距中的每一者的分辨率。浸没式光刻在成像装备的透镜和晶片表面之间使用液体介质，诸如纯净水。先前，间隙空间仅是空气。通过这种技术获得的分辨率是成像装备的分辨率随着液体介质的折射率而增加。在一些示例中，增加的分辨率落在80纳米以上。
在其他实施方案中，使用双重图案化技术来提供组610和620中的水平金属0 530路线的宽度和间距中的每一者的分辨率。双重图案化技术使用浸没式光刻系统来限定具有在40纳米和80纳米之间的分辨率的特征。使用自对准双重图案化(SADP)技术或光刻-蚀刻-光刻-蚀刻(LELE)技术中的任一者。双重图案化技术抵消了光学光刻中的衍射效应，当晶片上特征的最小尺寸小于照明光源的193纳米波长时就会发生衍射效应。用于抵消光学光刻中的衍射效应的技术的其他示例是相移掩模、光学邻近校正(OPC)技术、光学装备改进和计算光刻。
当在浸没式光刻、双重图案化、EUV和DSA技术以及其他技术之间进行选择时，成本是需要考虑的，因为从浸没式光刻到EUV增加了成本。然而，随着时间的推移，这些技术的成本进行了调整，并且开发了另外的和更新的技术，用于为组610和620中的水平金属0 530路线的宽度和间距提供相对高的分辨率。因此，多种光刻技术中的一种被用于为宽度和间距提供相对高的分辨率。
宽度和间距的相对高的分辨率允许触点的3个位置被布置在沟槽硅化物触点520和金属栅极510上。这3个位置也被称为3个命中点或3个点，用于待布置在沟槽硅化物触点520和金属栅极510上的触点。3个位置提供有效的信号和功率布线。例如，布局600顶部处的pfets可以访问触点的三个潜在位置，类似地，布局600底部的nfets可以访问触点的三个潜在位置。由用于触点的三个潜在位置提供的灵活性消除了使用诸如金属1或金属2的其他金属互连以及用于布线信号和功率的相对应触点。
参见图7，示出了标准单元布局700的俯视图的概括框图。较早描述的布局要素被相同地编号。本文中，布局700与布局500和600相同，但是轨道710、720和730被突出显示。轨道710、720和730是使用金属0 530进行信号布线、电源连接和接地连接以及引脚连接的另外的自由轨道。
参见图8，示出了标准单元布局800的俯视图的概括框图。较早描述的布局要素被相同地编号。本文中，布局800与布局500、600和700相同，但是布局800另外使用金属1(M1或金属1)810用于竖直方向上的局部互连，并且使用导通体820将水平互连金属0 530连接到竖直互连金属1 810。应注意，没有金属层(水平金属0 530和竖直金属1 810)在信号路线中使用弯曲或L形。没有弯曲或L形的金属层被称为单向层。例如，水平金属0 530保持水平并且不朝向竖直方向弯曲。类似地，竖直金属1 810保持竖直并且不朝向水平方向弯曲。
另外，布局800使用与金属0 530、导通体820和金属1 810交叉耦合的路线。不使用另外的高级金属层，诸如金属2。因此，路线中使用的最高金属层是金属1 810。利用粗线突出显示交叉耦合的栅极连接。如图所示，交叉耦合的路线在第一晶体管的栅极触点和第二晶体管的栅极触点之间穿过。在各种实施方案中，第二晶体管是与第一晶体管不同类型的晶体管。例如，交叉耦合逆变器除了使用第二nmos晶体管的栅极触点和第二pmos晶体管的栅极触点之间的第二交叉耦合路线之外，还使用第一pmos晶体管的栅极触点和第一nmos晶体管的栅极触点之间的第一交叉耦合路线。
参见图9，示出了标准单元布局900的俯视图的概括框图。较早描述的布局要素被相同地编号。本文中，布局900与布局800相同。如前所述，布局800突出显示与金属1 810的第一交叉耦合栅极连接，并且不使用诸如金属2的另外金属层。布局900突出显示与金属1810的第二交叉耦合栅极连接，并且不使用诸如金属2的另外金属层。利用粗线突出显示第二交叉耦合栅极连接。金属层是单向的，类似于布局800中的金属层。
参见图10，示出了标准单元布局1000的俯视图的概括框图。较早描述的布局要素被相同地编号。本文中，布局1000与布局800和900相同。利用粗线，布局1000突出显示具有高竖直金属1 810布线的四个输入和输出引脚，从而允许相对较高的引脚访问可用性。
参见图11，示出了标准单元布局1100的俯视图的概括框图。较早描述的布局要素被相同地编号。本文中，布局1100与布局800、900和1000相同。利用粗线，布局1100突出显示底部处的电源引脚和底部处的接地引脚。如图所示，布局1100在任何地方都不使用端到端电源轨，更不用说在金属0 530中。顶部突出显示的金属1 810布线提供了到金属2轨道的灵活连接，用于创建电源连接。底部突出显示的金属1 810布线提供了与金属2轨道的灵活连接，用于创建接地连接。使用灵活连接而不是端到端轨。
参见图12，示出了标准单元布局1200的俯视图的概括框图。较早描述的布局要素被相同地编号。本文中，布局1200与布局800、900、1000和1100相同，但是布局1200另外使用金属2(M2或金属2)1220和导通体1210来将金属1 810连接到金属2 1220。导通体1210上的金属2 1220柱是可选的。在各种实施方案中，柱位置在芯片级下不是固定的，并且柱位置在标准单元内是可选的。
参见图13，示出了标准单元布局1300的俯视图的概括框图。较早描述的布局要素被相同地编号。本文中，布局1300与布局1200相同。类似于布局1200，顶部处的电源连接和底部的接地连接的柱位置在芯片级下不是固定的，而是可以在标准单元内移动。本文中，在布局1300中，导通体1210和可选的金属2 1220柱的布置不同于布局1200中使用的布置。金属1 810布线用于为电源和接地提供灵活的连接位置。
现在参考图14，示出了用于为标准单元创建布局的方法1400的一个实施方案。为了讨论的目的，以连续的顺序示出了所述实施方案中的步骤。然而，在其他实施方案中，一些步骤以不同于所示的顺序发生，一些步骤被同时执行，一些步骤与其他步骤组合，并且一些步骤不存在。
在标准单元中的至少两个晶体管之间布线全沟槽硅化物带(框1402)。如前所述，全沟槽硅化物带是形成为至少两个单独晶体管的漏极区域的单个的、不间断的沟槽硅化物触点。换句话说，全沟槽硅化物带是单个导电层，当其穿过至少两个不同的有源区域时，其不被另一导电层在物理上中断。在实施方案中，所述至少两个单独晶体管是在p型有源区域中的pmos晶体管和在n型有源区域中的nmos晶体管。在一些实施方案中，全沟槽硅化物带用作标准单元内的中间输出节点。通过不在路线中使用任何其他导电层，可以减少标准单元内的布线拥塞。在各种实施方案中，全沟槽硅化物带是单向带，因为它在其路线中没有弯曲。在一个实施方案中，除了栅极开路接触工艺之外，还使用自对准栅极和局部互连工艺来创建全沟槽硅化物带。
在标准单元布局中布置多个单向金属0信号路线，每个单向金属0信号路线连接到多个沟槽硅化物触点中的相应一个(框1404)。在一些实施方案中，使用极紫外光刻(EUV)技术来提供这些单向金属0信号路线的宽度和间距中的每一者的分辨率。在一些实施方案中，布置在标准单元的p型有源区域中的单向金属0信号路线的数量等于布置在标准单元的n型有源区域中的单向金属0信号路线的数量。如先前在图5至图13中所示，标准单元布局500-1300包括布置在p型有源区域和n型有源区域中的每一者中的三个单向金属0信号路线。在组610和620中示出了这些单向金属0信号路线。然而，在其他实施方案中，任何数量的单向金属0信号路线都是可能的和可预期的。在实施方案中，沟槽硅化物触点之外的区域可用于使用金属0的信号布线以及电源连接和接地连接。
布置一个或多个输入/输出引脚，使得输入/输出引脚从标准单元的顶部延伸到底部(框1406)。在各种实施方案中，用于输入/输出引脚的最高金属层是金属1。在一些实施方案中，输入/输出引脚是金属1中的单向路线。利用引脚而不是端到端轨的电源连接和接地连接被插入标准单元中(框1408)。标准单元中的中间节点在相对应的单向轨道内用单向信号路线进行布线(框1410)。由于上述布局步骤，单向信号路线的使用是可能的。因此，减少了布线拥塞，标准单元布置是灵活的，并且多个单元高度是可用的。
上面示出的标准单元布局500-1300和方法1400提供了在金属0 530中提供更有效的单元信号布线和水平组的全沟槽硅化物带。另外，不存在接触的多晶硅间距(CPP)滑移。双高度单元或更多高度单元可供选择使用，因为单元布置不受过去技术中使用的水平金属0 530电源轨和竖直金属1 810电源柱的约束。此外，输出引脚现在可以在本地互连中连接，而不是如在过去的技术中那样通过水平金属0 530和竖直金属1 810连接。位于水平组610和620之上、之下和之间的另外金属0 530轨道可用于芯片级布线和另外单元连接，以优化性能或提高DFM产量。金属0 530层可以利用布雷希(Blech)长度来获得更好的电迁移(EM)容限/裕度。电源轨现在可以安装在较小的轨道库中，由于成本或浸没式光刻技术的原因，这在过去的技术中是不可能的。
布局500-1300和方法1400基于新的标准单元绘图样式，以在M1用EUV光刻法构建没有CPP滑移的有效标准单元、以及内侧电源轨和完整布局。这种新技术将改进芯片级布线并且允许创建避免一些单元布置区域的更有效的电网设计。现有的解决方案不使用激进的金属0图案化或缩放来实现对标准单元中的导线组的更好的缩放。EUV和新的浸没/处理技术使得新的和更有效的构造能够帮助缩放。
应注意，上述实施方案中的一个或多个包括软件。在这种实施方案中，实现方法和/或机制的程序指令被传送或存储在计算机可读介质上。被配置为存储程序指令的各种类型的介质是可用的，并且包括硬盘、软盘、CD-ROM、DVD、快闪存储器、可编程只读存储器(PROM)、随机存取存储器(RAM)和各种其他形式的易失性或非易失性存储器。一般而言，计算机可访问存储介质包括在使用期间可由计算机访问以向计算机提供指令和/或数据的任何存储介质。例如，计算机可访问存储介质包括诸如磁介质或光介质的存储介质，例如磁盘(固定的或可移除的)、磁带、CD-ROM或DVD-ROM、CD-R、CD-RW、DVD-R、DVD-RW或蓝光。存储介质还包括易失性或非易失性存储器介质，诸如RAM(例如，同步动态RAM(SDRAM)、双倍数据速率(DDR、DDR2、DDR3等)SDRAM、低功率DDR(LPDDR2等)SDRAM、Rambus DRAM(RDRAM)、静态RAM(SRAM)等)、ROM、快闪存储器、非易失性存储器(例如快闪存储器)，其可经由诸如通用串行总线(USB)接口的外围接口访问，等等。存储介质包括微机电系统(MEMS)以及可经由诸如网络和/或无线链路的通信介质访问的存储介质。
另外，在各种实施方案中，程序指令包括硬件功能的行为级描述或寄存器传输级(RTL)描述，其采用高级编程语言，诸如C，或设计语言(HDL)，诸如Verilog、VHDL，或数据库格式，诸如GDS II流格式(GDSII)。在一些情况下，所述描述由合成工具读取，所述合成工具合成所述描述以产生包括来自合成库的栅极列表的网表。网表包括一组栅极，所述一组栅极还表示包括系统的硬件的功能。然后布置并布线网表，以产生描述要应用于掩模的几何形状的数据集。然后，在各种半导体制造步骤中使用掩模以产生对应于所述系统的一个或多个半导体电路。替代地，根据需要，计算机可访问存储介质上的指令是网表(具有或不具有合成库)或数据集。另外，这些指令被来自
Figure BDA0002257022120000151
和Mentor
Figure BDA0002257022120000152
等供应商的基于硬件的类型仿真器用于仿真目的。
尽管已经相当详细地描述了以上实施方案，但是一旦完全理解了以上公开，许多变化和修改对于本领域技术人员来说将变得显而易见。附随的权利要求意图被解释为涵盖所有这种变化和修改。

Claims (20)

1.一种标准单元布局，其包括：
多个晶体管；
一个或多个沟槽硅化物触点，每个沟槽硅化物触点都被形成为所述多个晶体管中的相应晶体管的源极区域或漏极区域；
一个或多个全沟槽硅化物带，每个全沟槽硅化物带都是形成为所述多个晶体管中的两个单独晶体管的漏极区域的沟槽硅化物触点；和
在金属0层中的多个单向信号路线，其中每个路线连接到所述一个或多个沟槽硅化物触点中的相应一个。
2.如权利要求1所述的标准单元布局，其中所述一个或多个全沟槽硅化物带中的每一者都是单向带。
3.如权利要求1所述的标准单元布局，其中所述标准单元中的每个信号路线都是单向路线。
4.如权利要求1所述的标准单元布局，其中所述布局还包括在第一晶体管的漏极触点和第二晶体管的栅极触点之间的交叉耦合路线，其中所述路线中的最高金属层是金属1。
5.如权利要求1所述的标准单元布局，其中所述布局还包括从所述标准单元的顶部延伸到底部的一个或多个输出引脚，其中用于所述一个或多个输出引脚中的每一者的最高金属层是金属1。
6.如权利要求5所述的标准单元布局，其中所述一个或多个输出引脚中的至少一个以单向方式从所述标准单元的顶部区域布线到底部区域。
7.如权利要求1所述的标准单元布局，其中所述布局还包括利用引脚而不是端到端轨的电源连接和接地连接。
8.如权利要求1所述的标准单元布局，其中使用金属0的信号布线以及电源连接和接地连接中的一个或多个被布置在所述一个或多个沟槽硅化物触点之外的区域中。
9.一种方法，其包括：
形成一个或多个沟槽硅化物触点，每个沟槽硅化物触点都是形成为多个晶体管中的相应晶体管的源极区域或漏极区域的沟槽硅化物触点；
形成一个或多个全沟槽硅化物带，每个全沟槽硅化物带都是形成为所述多个晶体管中的两个单独晶体管的漏极区域的沟槽硅化物触点；和
在金属0层中布线多个单向信号路线，其中每个路线连接到所述一个或多个沟槽硅化物触点中的相应一个。
10.如权利要求9所述的方法，其中所述一个或多个全沟槽硅化物带中的每一者都是单向带。
11.如权利要求9所述的方法，其中所述标准单元中的每个金属层轨道都是单向轨道。
12.如权利要求9所述的方法，其中在第一晶体管的漏极触点与第二晶体管的栅极触点之间的交叉耦合路线中的最高金属层是金属1。
13.如权利要求9所述的方法，其中用于从所述标准单元的顶部延伸到底部的一个或多个输出引脚中的每一者的最高金属层是金属1。
14.如权利要求9所述的方法，其中电源连接和接地连接利用引脚而不是端到端轨。
15.一种存储多个指令的非暂时性计算机可读存储介质，所述多个指令在被执行时生成集成电路布局，所述集成电路布局包括：
多个晶体管；
一个或多个沟槽硅化物触点，每个沟槽硅化物触点都是形成为所述多个晶体管中的相应晶体管的源极区域或漏极区域的沟槽硅化物触点；
一个或多个全沟槽硅化物带，每个全沟槽硅化物带都是形成为所述多个晶体管中的两个单独晶体管的漏极区域的沟槽硅化物触点；和
在金属0层中的多个单向信号路线，其中每个路线连接到所述一个或多个沟槽硅化物触点中的相应一个。
16.如权利要求15所述的非暂时性计算机可读存储介质，其中所述一个或多个全沟槽硅化物带中的每一者都是单向带。
17.如权利要求15所述的非暂时性计算机可读存储介质，其中所述标准单元中的每个金属层轨道是单向轨道。
18.如权利要求15所述的非暂时性计算机可读存储介质，其中在第一晶体管的漏极触点与第二晶体管的栅极触点之间的交叉耦合路线中的最高金属层是金属1。
19.如权利要求15所述的非暂时性计算机可读存储介质，其中用于从所述标准单元的顶部延伸到底部的一个或多个输出引脚中的每一者的最高金属层是金属1。
20.如权利要求15所述的非暂时性计算机可读存储介质，其中电源连接和接地连接利用引脚而不是端到端轨。
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