JP2013239646A

JP2013239646A - 半導体装置

Info

Publication number: JP2013239646A
Application number: JP2012112784A
Authority: JP
Inventors: Satoshi Yamano; 聡山野; Hiroshi Nasu; 弘那須; Soichi Minemura; 聡一峰村; Junpei Sato; 順平佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-05-16
Filing date: 2012-05-16
Publication date: 2013-11-28

Abstract

【課題】本実施形態は、回路面積を縮小可能な半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、第１トランジスタの第１ゲート配線、前記第
１ゲート配線を挟み前記第１トランジスタのドレイン／ソース領域に接続される複数の第
１配線を有する第１のスタンダードセルと、第２トランジスタの第２ゲート配線、前記第
２ゲート配線を挟み前記第２トランジスタのドレイン／ソース領域に接続される複数の第
２配線を有する第２のスタンダードセルと、を備え、前記第１スタンダードセルのうち前
記第２スタンダードセル側に配置された前記第１配線と、前記第２スタンダードセルのう
ち前記第１スタンダードセル側に配置された前記第２配線との距離が、前記複数の第１配
線間又は前記複数の第２配線間の距離よりも短い。
【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。

不揮発性の半導体メモリとして、ＮＡＮＤ型フラッシュメモリが広く知られている。Ｎ
ＡＮＤ型フラッシュメモリに用いるスタンダードセルの設計方法としては、セルを隙間無
く密に並べた際に端子が必ずグリッド交点に位置するようにするために、セル高さ、セル
幅を配線グリッド間隔の整数倍とした方法が知られている。自動配置配線ツールは、端子
位置が配線グリッド交点にくるようにセルの配置位置を決定している。

特開２００７−４３０４９号公報

本実施形態は、回路面積を縮小可能な半導体装置を提供する。

実施形態の半導体装置は、第１トランジスタの第１ゲート配線、前記第１ゲート配線を
挟み前記第１トランジスタのドレイン／ソース領域に接続される複数の第１配線を有する
第１のスタンダードセルと、第２トランジスタの第２ゲート配線、前記第２ゲート配線を
挟み前記第２トランジスタのドレイン／ソース領域に接続される複数の第２配線を有する
第２のスタンダードセルとを備え、前記第１スタンダードセルのうち前記第２スタンダー
ドセル側に配置された前記第１配線と、前記第２スタンダードセルのうち前記第１スタン
ダードセル側に配置された前記第２配線との距離が、前記複数の第１配線間又は前記複数
の第２配線間の距離よりも短い。

第１実施形態にかかるレイアウト設計装置のブロック図である。複数のスタンダードセルが隣接する場合のレイアウトを示すレイアウト図である。図３（ａ）は第１実施形態にかかるコントローラ１１の動作を示すフローチャート図であり、図３（ｂ）は、図３（ａ）に対応する概念図である。本実施形態のスタンダードセルの配置可能な領域を示す図である。図４のうち、隣接するスタンダードセルＳＣ２２、ＳＣ２３の境界部Ｘのレイアウトを拡大した図である。第２実施形態にかかるレイアウト設計装置のブロック図である。第２実施形態にかかるコントローラ１１の動作を示すフローチャート図である。

以下，本発明の実施形態について，図面を参照しながら説明する。なお，図面は模式的
または概念的なものであり，各部分の厚みと幅との関係，部分間の大きさの比係数などは
，必ずしも現実のものと同一とは限らない。また，同じ部分を表す場合であっても，図面
により互いの寸法や比係数が異なって表される場合もある。

また，本願明細書と各図において，既出の図に関して前述したものと同様の要素には同
一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
［第１実施形態の半導体装置を設計するレイアウト設計装置］
本実施形態のレイアウト設計装置について、図１のブロック図を用いて説明する。図１
に示すように、本実施形態のレイアウト設計装置は、コントローラ１１と、記憶装置１２
と、入力装置１３と、出力装置１４と、表示装置１５を有する。ここで、例えばコントロ
ーラ１１は、ワークステーションやパーソナルコンピュータにより構成される。また、こ
のコントローラ１１は、記憶装置（ライブラリ）１２、入力装置１３、出力装置１４、表
示装置１５に接続される。

＜記憶装置＞
記憶装置１２は、ライブラリを構成する。このライブラリは、例えば各種論理回路に対
応する複数のスタンダードセルを種類別に保持する。また、記憶装置１２は、入力装置１
３が受け取った定数ａ（詳細は後述）を保持する。

ここで、スタンダードセルは、回路として、論理回路を構成する１群の回路素子群を意
味する。例えばＮＡＮＤ回路、ＮＯＲ回路、インバータ回路、フリップフロップ回路、ラ
ッチ回路、電源配線の配線間容量を構成する容量セル等により構成されている。

レイアウトとして、スタンダードセルは、１群の回路素子群の配置された領域と、余白
領域を有する。この余白領域について、複数のスタンダードセルが隣接する場合（例えば
図２のように第１スタンダードセルＩＮＶ１と第２スタンダードセルＩＮＶ２が隣接する
場合）を例として図２のレイアウト図を用いて説明する。余白領域の定義の方法として例
えば以下の４つ方法がある。余白領域の定義は、下記４つの方法に限られず、要旨を逸脱
しない範囲で、種々に変形することが可能である。

なお、第１及び第２スタンダードセルＩＮＶ１，ＩＮＶ２はいずれもインバータ回路が
電源線ＶＤＤと接地線ＶＳＳとの間に形成される。図２に示された回路図が、第１及び第
２スタンダードセルＩＮＶ１，ＩＮＶ２に対応する。

（１）第１方法
図２に示すように、第１スタンダードセルＩＮＶ１内のトランジスタのアクティブエリ
アのうち、第２スタンダードセルＩＮＶ２側に配置されたトランジスタのアクティブエリ
アＡ１と、第２スタンダードセルＩＮＶ２内のトランジスタアクティブエリアのうち、第
１スタンダードセルＩＮＶ１側に配置されたトランジスタのアクティブエリアＡ２との間
に引いた中央線ＣＬ１（図２の場合、アクティブエリアＡ１のうち第２スタンダードセル
ＩＮＶ２側の辺から、第１の方向に距離ｄ１離れた線であり、アクティブエリアＡ２のう
ち第１スタンダードセルＩＮＶ１側の辺から、第１の方向に距離ｄ１離れた線）を第１ス
タンダードセルＩＮＶ１と第２スタンダードセルＩＮＶ２の境界とする。

なお、中央線ＣＬ１はアクティブエリアＡ１，Ａ２の辺が略直線となるまで巨視的に見
たとき、中央線ＣＬ１はアクティブエリアＡ１，Ａ２の辺と略平行に定義される。

この場合、第１スタンダードセルＩＮＶ１の余白領域は、中央線ＣＬ１とアクティブエ
リアＡ１の間であり、第２スタンダードセルＩＮＶ２の余白領域は、中央線ＣＬ１とアク
ティブエリアＡ２の間と定義づけることができる。

（２）第２方法
第１スタンダードセルＩＮＶ１と第２スタンダードセルＩＮＶ２の間に素子分離部ＳＴ
Ｉ（Shallow Trench Isolation）がある場合について、説明する。

この場合には、素子分離部ＳＴＩの中央線を第１スタンダードセルＩＮＶ１と第２スタ
ンダードセルＩＮＶ２の境界としてもよい。

なお、中央線は素子分離部ＳＴＩのうち、第１スタンダードセルＩＮＶ１側の辺、第２
スタンダードセルＩＮＶ２側の辺が略直線となるまで巨視的に見たとき、上記の両辺の間
の中央線を意味する。この中央線は、上記の両辺と略平行に定義される。

この場合、第１スタンダードセルＩＮＶ１の余白領域は、素子分離部ＳＴＩの中央線と
アクティブエリアＡ１の間であり、第２スタンダードセルＩＮＶ２の余白領域は、素子分
離部ＳＴＩの中央線とアクティブエリアＡ２の間と定義づけることができる。

（３）第３方法
第１スタンダードセルＩＮＶ１内のトランジスタのうち第２スタンダードセルＩＮＶ２
側に配置されたトランジスタのソース又はドレイン上にある配線Ｍ０＿１（最も第２スタ
ンダードセルＩＮＶ２側に配置された配線）と、第２スタンダードセルＩＮＶ２内のトラ
ンジスタのうち第１スタンダードセルＩＮＶ１側に配置されたトランジスタソース又はド
レイン上にある配線Ｍ０＿２（最も第１スタンダードセルＩＮＶ１側に配置された配線）
との間に引いた中央線ＣＬ２を第１スタンダードセルＩＮＶ１と第２スタンダードセルＩ
ＮＶ２の境界としてもよい。この中央線ＣＬ２は、配線Ｍ０＿１から第１の方向に距離ｄ
２離れており、配線Ｍ０＿２からも第１の方向に距離ｄ２離れた線である。

なお、中央線ＣＬ２は配線Ｍ０＿１と配線Ｍ０＿２の辺が略直線となるまで巨視的に見
たとき、中央線ＣＬ２は配線Ｍ０＿１と配線Ｍ０＿２の辺と略平行に定義される。

この場合、第１スタンダードセルＩＮＶ１の余白領域は、中央線ＣＬ２とアクティブエ
リアＡ１の間であり、第２スタンダードセルＩＮＶ２の余白領域は、中央線ＣＬ２とアク
ティブエリアＡ２の間と定義づけることができる。

図示の便宜上、中央線ＣＬ１と中央線ＣＬ２は同一であるように図示したが、この場合
に限られず、中央線ＣＬ１と中央線ＣＬ２がずれていてもよい。

（４）第４方法
配線Ｍ０＿１に接続されたコンタクトＣ１と配線Ｍ０＿２に接続されたコンタクトＣ２
との間に引いた中央線ＣＬ３を第１スタンダードセルＩＮＶ１と第２スタンダードセルＩ
ＮＶ２の境界としてもよい。この中央線ＣＬ３は、コンタクトＣ１から第１の方向に距離
ｄ３離れており、コンタクトＣ２からも第１の方向に距離ｄ３離れた線である。

この場合、第１スタンダードセルＩＮＶ１の余白領域は、中央線ＣＬ３とアクティブエ
リアＡ１の間であり、第２スタンダードセルＩＮＶ２の余白領域は、中央線ＣＬ３とアク
ティブエリアＡ２の間と定義づけることができる。

図示の便宜上、中央線ＣＬ３は、中央線ＣＬ１，ＣＬ２と同一であるように図示したが
、この場合に限られず、中央線ＣＬ３は中央線ＣＬ１，ＣＬ２とずれていてもよい。

＜入力装置、出力装置、表示装置＞
図１に示す入力装置１３は、例えばキーボードやマウスにより構成され、出力装置１４
は、例えばプリンタにより構成されている。さらに、表示装置１５は、例えばディスプレ
イ装置により構成されている。この入力装置１３は、後述する定数ａを受け取る。出力装
置１４は、コントローラ１１に基づいた処理後のデータを表示する機能を有する。

＜コントローラ＞
図１に示すように、コントローラ１１は、選択部１１ａと抽出部１１ｂを有する。選択
部１１ａは、例えばシステムＬＳＩの設計仕様に従って、自動配置配線ツールにより生成
されたデータに基づき、ライブラリからスタンダードセルを選択する。抽出部１１ｂは、
選択部１１ａにより選択されたスタンダードセルから所望の範囲を抽出し、所望の範囲を
スタンダードセルの配置可能な領域に配置する。

ここで、所望の範囲の抽出する動作について、以下説明する。

具体的には、複数のスタンダードセルＳＣ１，ＳＣ２を隣接に配置する場合を例として
、コントローラ１１の動作を図３（ａ）のフローチャート図と図３（ｂ）の概念図を用い
て説明する。なお、図３に示すように、初期状態では、記憶装置１２は、スタンダードセ
ルＳＣ１，ＳＣ２、外部から入力された所望の定数ａを保持する。

まず、（Ｓ１）で、コントローラ１１（選択部１１ａ）は、記憶装置１２内にアクセス
して、自動配置配線ツールにより生成されたデータに基づき、ライブラリからスタンダー
ドセルＳＣ１，ＳＣ２、定数ａを選択する。

そして、（Ｓ２）で、コントローラ１１（抽出部１１ｂ）は、記憶装置１２内で、定数
ａに基づいて、所定の演算を行い（１／ａの演算を行い）、スタンダードセルＳＣ１、Ｓ
Ｃ２から、第１範囲ＳＳ１と第２範囲ＳＳ２を抽出する。ここで、第１範囲ＳＳ１は、ス
タンダードセルＳＣ１から、スタンダードセルＳＣ１の幅の１／ａをスタンダードセルＳ
Ｃ１両端それぞれから除いた範囲である。同様に、第２範囲ＳＳ２は、スタンダードセル
ＳＣ２から、スタンダードセルＳＣ２の幅の１／ａをスタンダードセルＳＣ２両端から除
いた範囲である（図３（ｂ）参照）。

（Ｓ３）で、コントローラ１１は、抽出された第１領域ＳＳ１と第２範囲ＳＳ２をコン
トローラ１１内部の例えばＲＡＭに読み出し、第１範囲ＳＳ１と第２範囲ＳＳ２を隣接す
るようにスタンダードセルの配置可能な領域に配置して、出力装置１４に出力する（図３
（ｂ）参照）。

［第１実施形態の半導体装置］
次に、上記の半導体製造装置により製造された半導体装置について、図４又は図５を用
いて説明する。図４は、スタンダードセルの配置可能な領域を示す図である。

図４に示すように、本実施形態の半導体装置は、スタンダードセルの配置可能な領域（
以下、スタンダードセル領域ともいう）２１を有する。このスタンダードセル領域２１は
、複数のスタンダードセルＳＣを配置可能な領域である。例えばＮＡＮＤ型フラッシュメ
モリの場合には、メモリセルアレイ外に配置された周辺回路にスタンダードセル領域が設
けられる。ＮＡＮＤ型フラッシュメモリに限られず、例えばシステムＬＳＩにもスタンダ
ードセル領域が設けられる。

スタンダード領域２１の両端部には、例えばウェルやウェル電位を供給する拡散層が入
った領域端に設けるスタンダードセルＳＣが配置される領域２２、２３が配置される。こ
の領域２２、２３は、領域２１内で、領域２２又は領域２３側に配置されるスタンダード
セルＳＣ内のトランジスタがウェル等のデザインルールを満足するように配置される。な
お、本実施形態では、スタンダードセルを配置可能な領域２１に領域２２，２３を設け、
この領域２２，２３を基準としてスタンダードセルを配置する例を用いて説明するが、こ
れに限定されるわけではなく、領域２２，２３を設けずに基準を定めてスタンダードセル
を配置してもよい。

図５は、図４のうち、隣接するスタンダードセルＳＣ２２、ＳＣ２３の境界部Ｘのレイ
アウトを拡大した図である。

図５の境界部Ｘには、スタンダードセルＳＣ２２のうちスタンダードセルＳＣ２３側の
トランジスタＴ２２、スタンダードセルＳＣ２３のうちスタンダードセルＳＣ２２側のト
ランジスタＴ２３が図示されている。図５に示すように、トランジスタＴ２２は、半導体
基板上に絶縁膜（図示略）を介して積層されたゲート線ＧＣ１と、ソース／ドレイン領域
を有する。このソース／ドレイン領域に配線Ｍ０＿２，Ｍ０＿３が接続される。また、ト
ランジスタＴ２２のゲート線ＧＣ１上に配線Ｍ０＿４を有する。この配線Ｍ０＿２〜Ｍ０
＿４は等ピッチで形成される。

配線Ｍ０＿２の長手方向の中心線と、配線Ｍ０＿３の長手方向の中心線との間の距離を
２αとする。ここで、「α」は、自動配置配線ツールで用いる基準単位とする。すなわち
、配置の移動のできる最小単位がαである。

同様に、トランジスタＴ２３は、半導体基板上に絶縁膜（図示略）を介して積層された
ＧＣ２と、ソース／ドレイン領域を有する。このソース／ドレイン領域に配線Ｍ０＿５，
Ｍ０＿６が接続される。また、トランジスタＴ２３のゲート線ＧＣ２上に配線Ｍ０＿７を
有する。この配線Ｍ０＿５〜Ｍ０＿７は等ピッチで形成される。

配線Ｍ０＿５の長手方向の中心線と、配線Ｍ０＿６の長手方向の中心線との間の距離を
２αとする。

このように、スタンダードセルＳＣ２２とスタンダードセルＳＣ２３は、境界部Ｘで同
一のレイアウトになる。スタンダードセルＳＣ２２では配線Ｍ０＿２，Ｍ０＿３は、単一
のゲート線ＧＣ１を挟むように、単一のゲート線ＧＣ１にそれぞれ隣接して配置される。
同様に、スタンダードセルＳＣ２３では、配線Ｍ０＿５，Ｍ０＿６は、単一のゲート線Ｇ
Ｃ２を挟むように、単一のゲート線ＧＣ２にそれぞれ隣接して配置される。なお、スタン
ダードセルＳＣ２２とスタンダードセルＳＣ２３が境界部Ｘで同一のレイアウトになる場
合に限られず、例えば一方のスタンダードセルＳＣ２２には、ゲート線ＧＣ１上に配置さ
れた配線Ｍ０＿４があるが、他方のスタンダードセルＳＣ２３では、ゲート線ＧＣ２上に
配置される配線がなくてもよい。隣接するスタンダードセルの境界部Ｘで、ゲート線とゲ
ート線に隣接する配線の構造は少なくとも同一のレイアウトであればよい。

スタンダードセルＳＣ２２の配線Ｍ０＿３とスタンダードセルＳＣ２３の配線Ｍ０＿５
の間の距離は、配線Ｍ０＿２の長手方向の中心線と、配線Ｍ０＿３の長手方向の中心線と
の間の距離より短い。すなわち、スタンダードセルＳＣ２２の配線Ｍ０＿３とスタンダー
ドセルＳＣ２３の配線Ｍ０＿５の間の距離は、２αよりも小さい。

なお、スタンダードセルＳＣ２２の配線Ｍ０＿３とスタンダードセルＳＣ２３の配線Ｍ
０＿５の間の距離が、最小加工寸法になることが好ましい。ここで、最小加工寸法は、例
えば自動配置配線ツール等で自動にスタンダードセルや配線等が配置される領域又はスタ
ンダードセル領域における最小加工寸法である。メモリセルアレイ外に配置された周辺回
路にスタンダードセル領域を設ける場合、スタンダードセル領域の最小加工寸法とメモリ
セルアレイで用いる最小加工寸法とは異なる態様としてもよい。

［第１実施形態の効果］
以上より、本実施形態は、回路面積を縮小可能な半導体装置を提供できる。以下、具体
的に説明する。

まず、本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た
ことから説明する。

半導体製造装置の記憶装置には、複数のスタンダードセルが種類別に保持される。この
とき、スタンダードセルは回路素子群の配置された領域と、余白領域を有する。スタンダ
ードセルを高集積化するためには、できるだけ余白領域を小さくする必要がある。すわな
ち、回路素子群の外延から最小単位であるαの距離だけ余白領域として取ることによって
、余白領域を最小にすることができる。

例えば図５におけるスタンダードセルＳＣ２２の配線Ｍ０＿２〜Ｍ０＿４、スタンダー
ドセルＳＣ２３の配線Ｍ０＿５〜Ｍ０＿７を最小加工寸法で形成した場合、配線ヒッチα
が最小加工寸法となる。

このとき、スタンダードセルＳＣ２２とスタンダードセルＳＣ２３を隣接に並べると、
スタンダードセルＳＣ２２，ＳＣ２３のそれぞれに有する余白部分によって、スタンダー
ドセルＳＣ２２とスタンダードセルＳＣ２３の距離が２α（比較例）となる。すなわち、
スタンダードセルＳＣ２２とスタンダードセルＳＣ２３の距離が最小加工寸法よりも長く
なる。

しかし、本実施形態のレイアウト設計装置では、コントローラ１１はスタンダードセル
ＳＣ１から、スタンダードセルＳＣ１の幅の１／ａをスタンダードセルＳＣ１両端それぞ
れから除いた第１範囲ＳＳ１と、スタンダードセルＳＣ２から、スタンダードセルＳＣ２
の幅の１／ａをスタンダードセルＳＣ２両端それぞれから除いた第２範囲ＳＳ２を抽出す
る。このため、コントローラ１１が第１範囲ＳＳ１と第２範囲ＳＳ２を隣接するように並
べると、スタンダードセルＳＣ２２の配線Ｍ０＿３とスタンダードセルＳＣ２３の配線Ｍ
０＿５の間の距離は、配線Ｍ０＿２の長手方向の中心線と、配線Ｍ０＿３の長手方向の中
心線との間の距離より短くできる。

したがって、比較例と比べて、隣接するスタンダードセルＳＣ２２，２３間において、
スタンダードセルＳＣ２２のうちスタンダードセルＳＣ２３側の配線と、スタンダードセ
ルＳＣ２３のうちスタンダードセルＳＣ２２側の配線との距離を短くでき、半導体装置全
体としては、回路面積を大幅に縮小できる。以上より、本実施形態は、回路面積を縮小可
能な半導体装置を提供できる。

例えば、定数ａを下記の（式１）を満たすように設定する。

２−２／ａ＝最小加工寸法・・・（式１）
このとき、隣接するスタンダードセルＳＣ２２，２３間において、スタンダードセルＳＣ
２２のうちスタンダードセルＳＣ２３側の配線と、スタンダードセルＳＣ２３のうちスタ
ンダードセルＳＣ２２側の配線との距離を最小加工寸法とすることができる。

（第２実施形態）
次に、第２実施形態のレイアウト設計装置について、説明する。本実施形態のレイアウ
ト設計装置を用いても、半導体装置自体は第１実施形態と同様であるため、詳細な説明は
省略する。

［第２実施形態の半導体装置を設計するレイアウト設計装置］
本実施形態のレイアウト設計装置について、図６のブロック図を説明する。本実施形態
のレイアウト設計装は、コントローラ１１と、記憶装置１２と、入力装置１３と、出力装
置１４と、表示装置１５を有する。ここで、コントローラ１１は、選択部１１ａと、置換
部１１ｃを有する。選択部１１ａは、第１実施形態と同様であるが、置換部１１ｃは、記
憶装置１２のスタンダードセルのデータを、スタンダードセルから、スタンダードセルの
幅の１／ａをスタンダードセル両端それぞれから除いた範囲を示すデータに置き換える機
能を有する。

具体的な動作について、複数のスタンダードセルＳＣ１，ＳＣ２を隣接に配置する場合
を例として、コントローラ１１の動作を図７のフローチャート図を用いて説明する。なお
、図７に示すように、初期状態では、記憶装置１２は、スタンダードセルＳＣ１，ＳＣ２
、定数ａを保持する。

（Ｓ１）で、コントローラ１１は、記憶装置１２内に保持されたスタンダードセルＳＣ１
，ＳＣ２のデータと、定数ａを例えばコントローラ１１内のＲＡＭに読み出す。

（Ｓ２）で、コントローラ１１（置換部１１ｃ）は、スタンダードセルＳＣ１から、スタ
ンダードセルＳＣ１の幅の１／ａをスタンダードセルＳＣ１両端それぞれから除いた第１
範囲ＳＳ１を示すデータを生成し、第１範囲ＳＳ１を示すデータに置き換えて記憶装置１
２内に保持させる。同様に、コントローラ１１（置換部１１ｃ）は、スタンダードセルＳ
Ｃ２から、スタンダードセルＳＣ２の幅の１／ａをスタンダードセルＳＣ２両端それぞれ
から除いた第２範囲ＳＳ２を示すデータを生成し、第１範囲ＳＳ１を示すデータに置き換
えて記憶装置１２内に保持させる。

（Ｓ３）コントローラ１１は、スタンダードセルＳＣ１，ＳＣ２が選択されたとき、スタ
ンダードセルＳＣ１，ＳＣ２に対応する第１領域ＳＳ１と第２領域ＳＳ２を隣接するよう
に配置して、出力装置１４に出力する。

［第２実施形態の効果］
以上より、本実施形態は、第１実施形態と同様に、回路面積を縮小可能な半導体装置を
提供できる。具体的には、コントローラ１１が第１範囲ＳＳ１と第２範囲ＳＳ２を並べる
と、スタンダードセルＳＣ２２の配線Ｍ０＿３とスタンダードセルＳＣ２３の配線Ｍ０＿
５の間の距離は、配線Ｍ０＿２の長手方向の中心線と、配線Ｍ０＿３の長手方向の中心線
との間の距離より短くできる。

したがって、第１実施形態の比較例と比べて、隣接するスタンダードセルＳＣ２２，２
３間において、スタンダードセルＳＣ２２のうちスタンダードセルＳＣ２３側の配線と、
スタンダードセルＳＣ２３のうちスタンダードセルＳＣ２２側の配線との距離を短くでき
、半導体装置全体としては、回路面積を大幅に縮小できる。以上より、本実施形態は、回
路面積を縮小可能な半導体装置を提供できる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨
を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々
の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々
の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの
構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る
。

（付記１）
第１定数を受け付ける入力装置と、
第１スタンダードセル、第２スタンダードセル、前記第１定数を保持するライブラリと、
前記第１スタンダードセルの両端から、前記第１スタンダードセルの幅のうち１／（第１
の定数）を除いた第１領域を抽出し、前記第２スタンダードセルの両端から、前記第２ス
タンダードセルの幅のうち１／（第１の定数）を除いた第２領域を抽出し、前記第１又は
前記第２スタンダードセルの幅方向に前記第１領域と前記第２領域を並べるコントローラ
と、
前記第１領域と前記第２領域を並べたレイアウトを出力する出力装置と
を備えることを特徴とするレイアウト設計装置。

（付記２）
第１定数を受け付ける入力装置と、
第１スタンダードセル、第２スタンダードセル、前記第１定数を保持するライブラリと、
前記第１スタンダードセルの両端から、前記第１スタンダードセルの幅のうち１／（第１
の定数）を除いた第１領域を抽出し、前記第２スタンダードセルの両端から、前記第２ス
タンダードセルの幅のうち１／（第１の定数）を除いた第２領域を抽出し、前記第１又は
前記第２スタンダードセルの幅方向に前記第１領域と前記第２領域の境界が一致するよう
に前記第１スタンダードセルと前記第２スタンダードセルを並べるコントローラと、
前記第１スタンダードセルと前記第２スタンダードセルを並べたレイアウトを出力する出
力装置と
を備えることを特徴とするレイアウト設計装置。

１１…コントローラ
１２…記憶装置
１３…入力装置
１４…出力装置
１５…表示装置
２１…スタンダードセル領域
２２，２３…領域

Claims

第１トランジスタの第１ゲート配線、前記第１ゲート配線を挟み前記第１トランジスタの
ドレイン／ソース領域に接続される複数の第１配線を有する第１のスタンダードセルと、
第２トランジスタの第２ゲート配線、前記第２ゲート配線を挟み前記第２トランジスタの
ドレイン／ソース領域に接続される複数の第２配線を有する第２のスタンダードセルと、
を備え、
前記第１スタンダードセルのうち前記第２スタンダードセル側に配置された前記第１配線
と、前記第２スタンダードセルのうち前記第１スタンダードセル側に配置された前記第２
配線との距離が、前記複数の第１配線間又は前記複数の第２配線間の距離よりも短いこと
を特徴とする半導体装置。
前記第１スタンダードセルと前記第２スタンダードセルは、同一の構成を有することを特
徴とする請求項１記載の半導体装置。
前記第１スタンダードセルと前記第２スタンダードセル間の距離が最小加工寸法であるこ
とを特徴とする請求項２記載の半導体装置。