KR20210042218A - 반도체 소자 및 제조방법 - Google Patents

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KR20210042218A
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Abstract

본 개시의 일 실시예는, 기판 상에서 각각 제1 방향으로 연장되며 서로 인접한 제1 및 제2 활성 패턴들과, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 및 제2 활성 패턴들을 가로지는 복수의 게이트 전극들을 포함하는 디바이스층; 상기 디바이스층 상에 배치되며, 상기 제1 방향으로 연장되며 상기 제1 및 제2 활성 패턴들 상에 각각 위치하며 상기 복수의 게이트 전극들에 연결된 제1 및 제2 하부 배선 패턴들을 포함하는 하부 배선층; 및 상기 하부 배선층 상에 배치되며, 상기 제1 및 제2 하부 배선 패턴들 상에 각각 배치된 제1 및 제2 상부 비아들과, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 및 제2 상부 배선 패턴들을 갖는 상부 배선층을 포함하고, 상기 제1 및 제2 상부 배선 패턴들은 각각 상기 제1 및 제2 상부 비아들 중 어느 하나에 연결되고 다른 하나에는 연결되지 않는 반도체 장치를 제공한다.

Description

반도체 소자 및 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 개시는 반도체 소자 및 제조방법에 관한 것이다.
반도체 공정 기술의 발전에 따라, 반도체 소자를 구성하는 표준 셀의 높이가 감소되고, 인접한 패턴들 사이의 간격(예, 게이트 전극들의 피치)도 감소되면서 디자인 룰도 복잡해지는 추세에 있다. 이러한 집적화에 따라 레이아웃의 설계, 특히 배선층 설계를 위한 라우팅(routing) 과정이 복잡해지는 경향에 있다.
본 개시에서 해결하고자 하는 과제 중 하나는, 복잡한 배선층 설계를 효율적으로 수행할 수 있는 구조를 갖는 반도체 장치를 제공하는데 있다.
본 개시에서 해결하고자 하는 과제 중 다른 하나는, 복잡한 배선층 설계를 효율적으로 수행할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 개시의 일 실시예는, 기판 상에서 각각 제1 방향으로 연장되며 서로 인접한 제1 및 제2 활성 패턴들과, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 및 제2 활성 패턴들을 가로지는 복수의 게이트 전극들을 포함하는 디바이스층; 상기 디바이스층 상에 배치되며, 상기 제1 방향으로 연장되며 상기 제1 및 제2 활성 패턴들 상에 각각 위치하며 상기 복수의 게이트 전극들에 연결된 제1 및 제2 하부 배선 패턴들을 포함하는 하부 배선층; 및 상기 하부 배선층 상에 배치되며, 상기 제1 및 제2 하부 배선 패턴들 상에 각각 배치된 제1 및 제2 상부 비아들과, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 및 제2 상부 배선 패턴들을 갖는 상부 배선층을 포함하고, 상기 제1 및 제2 상부 배선 패턴들은 각각 상기 제1 및 제2 상부 비아들 중 어느 하나에 연결되고 다른 하나에는 연결되지 않는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에서 각각 제1 방향으로 연장되며, 서로 인접한 제1 및 제2 활성 패턴들; 상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 및 제2 게이트 전극들; 상기 제1 및 제2 활성 패턴들과 상기 복수의 제1 및 제2 게이트 전극들을 덮는 층간 절연막; 상기 층간 절연막 상에서 상기 제1 방향으로 연장되며, 상기 복수의 제1 및 제2 게이트 전극들에 각각 연결되는 제1 및 제2 하부 배선 패턴들; 상기 층간 절연막 상에 배치되며, 상기 제1 및 제2 하부 배선 패턴들을 덮는 유전체막; 상기 유전체막 내에 배치되며, 상기 제1 및 제2 하부 배선 패턴들에 각각 연결되는 복수의 제1 및 제2 상부 비아들; 상기 유전체층 상에서 상기 제1 방향으로 연장되며, 상기 복수의 제1 상부 비아들에는 각각 연결되고 상기 복수의 제2 상부 비아들에는 연결되지 않는 복수의 제1 상부 배선 패턴들; 및 상기 유전체막 상에서 상기 제2 방향으로 연장되며, 상기 복수의 제2 상부 비아에는 각각 연결되고 상기 복수의 제1 상부 비아에는 연결되지 않는 복수의 제2 상부 배선 패턴들;을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 배치된 복수의 셀을 포함하고, 상기 복수의 셀 중 적어도 하나의 셀은, 서로 다른 도전형을 가지며, 제1 방향으로 연장된 제1 및 제2 활성 패턴들; 상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 상기 제2 방향으로 연장되는 복수의 게이트 전극들; 상기 복수의 게이트 전극들의 상부에 배치되며, 상기 복수의 게이트 전극들에 전기적 신호를 인가하는 제1 및 제2 하부 배선 패턴들; 상기 제1 및 제2 하부 배선 메탈들의 상부에 배치되며, 상기 제1 및 제2 하부 배선 패턴들에 각각 연결되는 제1 및 제2 상부 비아들; 및 상기 제1 및 제2 하부 배선 메탈들의 상부에 배치되는 복수의 상부 배선 패턴들;를 포함하고, 상기 복수의 상부 배선 패턴들은 상기 제1 및 제2 상부 비아들 중 어느 하나에 연결된 입력 배선 패턴들을 포함하며, 상기 입력 배선 패턴들은 상기 제1 및 제2 상부 비아들 중 다른 하나에는 연결되지 않는 반도체 장치를 제공한다.
본 개시의 일 실시예에 따른 반도체 장치의 제조방법은, 표준 셀 레이아웃을 포함하는 집적 회로의 레이아웃을 구성하는 단계; 상기 레이아웃을 이용하여 포토마스크를 제조하는 단계; 및 상기 포토마스크를 이용하여, 기판 상에 금속 배선들 및 이들을 수직으로 연결하는 비아들을 형성하는 단계를 포함하고, 여기서 상기 레이아웃을 구성하는 단계는, 집적 회로를 정의하는 설계 데이터들에 따라 표준 셀들을 배치하는 단계 - 여기서, 상기 표준 셀들 중 적어도 하나의 표준 셀은 제1 방향으로 연장되며 인접한 제1 및 제2 활성 패턴들과 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 및 제2 활성 패턴들을 가로지는 복수의 게이트 전극들을 포함함 - 와, 상기 적어도 하나의 표준 셀에서 상기 복수의 게이트 전극에 연결된 제1 및 제2 하부 배선 패턴들을 라우팅하는 단계 - 상기 제1 및 제2 하부 배선 패턴들은 복수의 사용 가능한 핀 영역들을 가지며, 상기 복수의 사용 가능한 핀 영역들은 상기 제2 방향으로 겹쳐진 핀 영역들이 존재함 - 와, 상기 제2 방향으로 겹쳐진 핀 영역들 중 하나의 핀 영역만을 선지정하는 단계와, 상기 선지정된 핀 영역에 상부 비아를 배치하고 상기 상부 비아에 연결되며 상기 제2 방향으로 연장된 상부 배선 패턴을 라우팅하는 단계를 포함한다.
반도체 장치의 집적화에 따라 복잡해진 배선층의 설계를 효율적으로 수행할 수 있도록 라우팅 셀 라이브러리에 신호 입력 비아, 즉 게이트 전극에 연결되는 상부 비아의 위치를 하부 배선 패턴에 미리 설정할 수 있다. 이로써, 라우팅 과정의 런타임을 감소시킬 뿐만 아니라 블럭 레벨의 면적을 감소시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 3은 본 개시의 일 실시예에 따른 레이아웃 설계 방법을 설명하기 위한 순서도이다.
도 4a 내지 도 4c는 본 개시의 일 실시예에 따른 반도체 장치의 라우팅 과정을 설명하기 위한 개략적인 레이아웃들이다.
도 5는 본 개시의 일 실시예에 따른 표준 셀을 나타내는 레이아웃이다.
도 6a 내지 도 6c는 각각 도 5의 표준 셀을 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 7은 본 개시의 일 실시예에 따른 반도체 장치(하부 배선층 설계)를 나타내는 레이아웃이다.
도 8a 내지 도 8c는 각각 도 7의 반도체 장치를 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 9는 본 개시의 일 실시예에 따른 반도체 장치(상부 배선층 설계)를 나타내는 레이아웃이다.
도 10a 내지 도 10c는 각각 도 9의 반도체 장치를 A-A'선 및 B-B'선에 따른 단면도들이다.
도 11은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 나타내는 블록도이다.
도 1을 참조하면, 컴퓨터 시스템은, CPU(10), 워킹 메모리(30), 입출력 장치(50) 및 저장 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 장치일 수 있다. 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 추가적으로 구비할 수 있다.
상기 CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 상기 CPU(10)는 상기 워킹 메모리(30)에 로드되는 운영 체제(Operating System, OS)를 실행할 수 있다. 상기 CPU(10)는 상기 운영 체제 기반에서 구동될 다양한 응용 프로그램들(Application Program, AP)을 실행할 수 있다. 예를 들면, 상기 CPU(10)는 상기 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32)을 실행할 수 있다.
상기 워킹 메모리(30)에는 상기 운영 체제나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템 부팅시에 상기 저장 장치(70)에 저장된 OS 이미지가 부팅 시퀀스에 의거하여 상기 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 상기 워킹 메모리(30)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 상기 레이아웃 디자인 툴(32)도 상기 저장 장치(70)로부터 상기 워킹 메모리(30)에 로드될 수 있다.
상기 레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 상기 레이아웃 디자인 툴(32)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check, DRC)를 수행할 수 있다. 상기 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
상기 워킹 메모리(30)는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction: OPC)을 수행하는 시뮬레이션 툴(34)을 더 포함할 수 있다.
상기 입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 상기 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 상기 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 상기 입출력 장치(50)를 통해서 상기 시뮬레이션 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
상기 저장 장치(70)는 컴퓨터 시스템의 저장 매체(storage medium)로서 제공된다. 상기 저장 장치(70)는 응용 프로그램들, 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 상기 저장 장치(70)는 메모리 카드(예, MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 상기 저장 장치(70)는 대용량의 저장 능력을 갖는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 상기 저장 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(system bus)일 수 있다. 상기 시스템 인터커넥터(90)를 통해서 상기 CPU(10), 상기 워킹 메모리(30), 상기 입출력 장치(50) 및 상기 저장 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 상기 시스템 인터커넥터(90)의 구성은 상술한 설명에만 한정되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 도 1의 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110).
상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 예를 들어, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 장치로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
이어, 논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120).
앞서 설명한 바와 같이, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(cell library)에서 제공되는 다양한 표준 셀들(standard cells)을 배치(place)하고 연결하는 라우팅(routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다.
레이아웃 설계는 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들(예, 하부 배선층 및 상부 배선층)을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차를 포함할 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다.
이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 일부 실시예에서, 표준 셀들의 배치 및 라우팅은 별도의 플레이스 앤 라우팅(place & routing) 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 장치의 레이아웃 설계시에는, 표준 셀 내에 일방향으로 선택가능한 핀 메탈(pin metal)('상부 비아'라고도 함)의 위치가 겹쳐진 경우에 그 중 하나를 미리 지정하는 셀 라이브러리를 채용한다.
이러한 핀 메탈의 선지정을 통해서 설계 복잡도를 개선하고 런타임(run time)를 감소시킬 수 있으며, 블럭 레벨 스케일링(block level scaling)도 개선할 수 있다. 특히, 고집적화되는 메모리 설계시에, 라우팅 복잡도가 높은 셀에 유익하게 적용될 수 있다. 이에 대해서는 도 3 및 도 4a 내지 도 4c에서 상세히 설명하기로 한다.
다음으로, 광근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.
본 개시에 따른 레이아웃 설계에서는, 일방향에 따라 겹쳐진 핀 메탈을 선지정하므로, 광근접 보정과정에서 인접한 핀 메탈의 위치 변경을 위한 추가적인 런 타임을 발생시키지 않을 수 있다.
이어, 광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(photomask)가 제작될 수 있다(S140). 예를 들어, 포토마스크는 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
다음으로, 제작된 포토마스크를 이용하여 반도체 장치를 제조할 수 있다(S150).
포토마스크를 사용한 반도체 장치의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다. 구체적으로, 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 예를 들어, 마스크를 이용하는 공정은 리소그라피 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다.
한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 반도체 공정은 반도체 장치를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 장치나 그 패키지에 대한 테스트 공정을 포함할 수도 있다.
도 3은 본 개시의 일 실시예에 따른 레이아웃 설계 방법을 구체적으로 설명하기 위한 순서도이다. 도 4a 내지 도 4c는 표준 셀 레이아웃의 배치 및 라우팅을 설명하기 위한 것으로, 표준 셀 레이아웃을 나타내는 평면도들이다.
도 3 및 도 4a를 참조하면, 레이아웃 디자인 툴을 이용하여 오리지널 표준 셀 레이아웃이 구성될 수 있다(S122).
상기 표준 셀 레이아웃은 로직 트랜지스터들을 포함하는 로직(또는 디바이스층) 레이아웃 상에 하부 배선층의 레이아웃을 포함할 수 있다. 도 4a에는 로직 레이아웃 상에 하부 배선층의 레이아웃이 개략적으로 예시되어 있다.
설명의 편의를 위해서 상기 로직 레이아웃은 제1 및 제2 활성 영역들(AR1,AR2)을 정의하는 레이아웃 패턴들로 간략히 도시되어 있으나, 상기 제1 및 제2 활성 영역들(AR1,AR2)은 각각 게이트 전극들(미도시)과 함께 PMOSFET 및 NMOSFET을 구성하는 것으로 이해할 수 있다. 제1 및 제2 활성 영역들은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다.
상기 하부 배선층의 레이아웃은 제1 및 제2 활성 영역들(AR1,AR2)에 각각 연결된 제1 및 제2 하부 배선 패턴들(M1a,M1b)으로 간략히 도시되어 있다. 제1 및 제2 하부 배선 패턴들(M1a,M1b)은 각각 로직 트랜지스터들의 게이트 전극(미도시)에 연결된 입력 배선 패턴일 수 있다. 상기 제1 및 제2 하부 배선 패턴들(M1a,M1b)은 각각 상기 제1 방향(D1)으로 연장된 라인 형태를 가지며, 서로 상기 제2 방향(D2)으로 이격될 수 있다. 상기 제1 및 제2 하부 배선 패턴들(M1a,M1b)은 각각 상기 제1 방향(D1)으로 분리된 2개의 패턴들을 포함할 수 있다.
다른 실시예(도 7 참조)에서, 상기 하부 배선층의 레이아웃은 상기 기판 상에서 상기 제1 방향(D1)으로 연장되며, 상기 제1 및 제2 하부 배선 패턴들(M1a,M1b)과 상기 제2 방향(D2)으로 이격된 추가적인 하부 배선 패턴을 더 포함할 수도 있다. 추가적인 하부 배선 패턴은 상기 제1 및 제2 하부 배선 패턴들(M1a,M1b) 사이에 위치할 수 있으며, 소스/드레인 영역에 연결된 출력 패턴일 수 있다.
각각의 상기 제1 및 제2 하부 배선 패턴들(M1a, M1b)은 후술할 상부 배선층의 레이아웃들과의 라우팅을 위한 핀 영역들(P11,P12,P21,P22)을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 하부 배선 패턴들(M1a, M1b)은 각각 2개의 핀 영역들(P11,P12,P21,P22)을 가질 수 있다. 본 실시예에서, 2개의 핀 영역들(P11,P12,P21 또는 P22)은 모두 사용 가능한(avaiable) 핀 영역들이지만, 라우팅 과정에서 일부만 선택되어 상부 비아가 형성될 영역으로 제공될 수 있다.
본 실시예에서, 2개의 핀 영역들(P11,P12,P21 또는 P22)은 모두 사용가능한(avaiable) 핀 영역들이지만, 상기 제2 방향(D2)으로 겹쳐진 2개의 핀 영역들(P11,P12,P21 또는 P22) 중 하나의 핀 영역을 미리 지정할 수 있다. 예를 들어, 도 4a에 도시된 바와 같이, 2개의 핀 영역들(P11,P12,P21,P22)은 비아 위치를 미리 지정된 선지정 핀 영역(AP)과, 비아 위치로 사용하지 않는 불용 핀 영역(DP)을 포함할 수 있다.
상술된 표준 셀의 레이아웃들은 도 2를 참조하여 상술한 셀 라이브러리에 저장될 수 있다. 이어, 상기 셀 라이브러리에 저장된 상기 표준 셀 레이아웃들이 배치될 수 있다(S124).
도 4a에는 하나의 표준 셀 레이아웃만을 예시하였지만, 상기 표준 셀 레이아웃은 복수개로 제공되어 상기 제1 방향(D1) 및/또는 상기 제2 방향(D2)을 따라 나란히 배치될 수 있다.
다음으로, 배치된 상기 표준 셀 레이아웃 상에 상부 배선층의 레이아웃과의 라우팅이 수행될 수 있다(S126).
본 과정에서 라우팅은 도 2에서 설명된 바와 같이 프로그래밍에 의한 설계과정이며 반도체 공정에 의해 실체 요소로 구현된 것은 아니지만, 용이한 이해를 돕기 위해서 설계과정의 라우팅 결과를 도 4b 및 도 4c에 도시하였다.
구체적으로, 도 4b를 참조하면, 상기 상부 배선층의 레이아웃은, 제1 및 제2 상부 배선 패턴들(M2a,M2b)의 배치와 제1 및 제2 상부 비아들(V1a,V1b)의 배치를 포함할 수 있다.
상기 제1 및 제2 상부 배선 패턴들(M2a,M2b)은 각각 상기 제2 방향(D2)으로 연장된 라인 형태를 가지며, 서로 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 및 제2 상부 비아들(V1a,V1b)은 제1 및 제2 상부 배선 패턴들(M2a,M2b)이 연장되는 제2 방향(D2)에 겹쳐진 복수의 핀 영역들 중 미리 지정된 하나의 영역, 즉 선지정 핀 영역들(AP)에 각각 배치될 수 있다.
구체적으로, 도 4b에 도시된 바와 같이, 상기 제1 상부 비아들(V1a)은, 상기 제1 하부 배선 패턴(M1a)의 핀 영역들(P11,P12) 중 선지정 핀 영역들(AP)에 위치하며, 핀 영역들(AP)과 중첩되어 제2 방향으로 연장된 제1 상부 배선 패턴(M2a)과 연결될 수 있다. 이와 유사하게, 상기 제2 상부 비아들(V1b)은, 상기 제2 하부 배선 패턴(M1b)의 핀 영역들(P21,P22) 중 선지정 핀 영역들(AP)에 위치하며, 핀 영역들(AP)과 중첩되어 제2 방향으로 연장된 제2 상부 배선 패턴(M2b)과 연결될 수 있다. 이와 같이, 본 실시예에 따른 표준 셀 레이아웃에서 상부 배선층은 상기 제1 및 제2 상부 비아들(V1a,V1b)을 통해 상기 하부 배선층과 연결될 수 있다.
도 4a 및 도 4b를 참조하여 설명된 표준 셀 레이아웃의 라우팅은, 다수개의 핀 영역들(P11,P12,P21 또는 P22) 중에서 제1 및 제2 상부 배선 패턴들(M2a,M2b)제1 방향(D1)을 따라 미리 하나의 핀 영역들만 지정되므로 복잡한 라우팅 설계 과정의 런타임을 단축시킬 수 있을 뿐만 아니라, 블럭 레벨에서의 스케일링을 개선할 수 있다.
상기 상부 배선층의 레이아웃은 상제1 및 제2 상부 배선 패턴들(M2a,M2b) 외에도 다른 배선(예, 소스/드레인과 관련된 아웃풋 배선)과의 연결 및/또는 다른 표준 셀 레이아웃과의 연결을 위해 추가적인 설계를 통해서 확장될 수 있다.
구체적으로, 도 4c에 도시된 바와 같이, 제1 및 제2 상부 배선 패턴들 중 일부(M2b')는 연장된 부분(M_E)을 갖거나, 추가적인 상부 배선 패턴(M2c)을 배치될 수 있다. 예를 들어, 추가적인 상부 배선 패턴(M2c)은 다른 인접한 표준 셀과 연결을 위한 배선으로 제공될 수 있다. 이러한 추가적인 상부 배선 패턴(M2c)은 다른 표준 셀과 연결되며 제1 및 제2 하부 배선 패턴들(M1a,M1b)과는 연결되지 않을 수 있다.
이러한 추가적인 설계는 상기 제1 및 제2 상부 비아들(V1a,V1b) 및 상기 제1 및 제2 상부 배선 패턴들(M2a,M2b)의 배치와 동시에, 또는 그 이후에 배치될 수 있다.
도 3의 상술된 일련 과정들은 레이아웃 설계 툴 및/또는 플레이스 앤 라우팅 툴을 이용하여 구현될 수 있다. 본 실시예에서는 상부 배선층의 레이아웃을 단층으로 예시하였으나, 복수개의 층으로 제공되어 순차적으로 적층될 수 있다.
이와 같이, 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다. 예를 들면, 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리에서 제공되는 다양한 셀들을 배치(place)하고 연결하는 라우팅(routing) 절차를 포함할 수 있다.
본 실시예에서, 셀 라이브러리를 이용하여 상부 배선 패턴들(M2a,M2b)과 연결될 핀 영역들을 일방향(예, D2)으로 중첩된 핀 영역들(P11,P12,P21 또는 P22) 중 하나씩 미리 지정함으로써, 집적화된 복잡한 셀에서 라우팅 설계를 간소화시킬 수 있다. 특히, 제1 및 제2 하부 배선 패턴들(M1a,M1b) 사이의 간격이 인접한 경우에 유익할 수 있다. 일부 실시예에서, 제1 및 제2 하부 배선 패턴들 사이의 간격은 100㎚ 이하일 수 있다. 상기 하부 배선층이 상기 추가적인 하부 배선 패턴을 더 포함하는 경우에. 상기 제1 및 제2 하부 배선 패턴들(M1a,M1b)과 상기 추가적인 하부 배선 패턴은 상기 제2 방향을 따라 30㎚ 이하의 피치로 배열될 수 있다.
앞선 실시예에서는, 트랜지스터의 구조를 간략히 도시하여 설명하였으나, 다양한 형태의 트랜지스터들을 갖는 디바이스층의 레이아웃을 상세하게 도시한 도면들을 참조하여 본 개시의 일 실시예에 따른 반도체 장치를 더욱 상세하게 설명한다.
도 5은 본 개시의 일 실시예에 따른 표준 셀을 나타내는 레이아웃이며, 도 6a 내지 도 6c는 각각 도 5의 표준 셀을 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 5에 도시된 표준 셀은 도 2에서 설명한 포토리소그래피 공정을 이용한 반도체 장치의 제조공정(Sd150)을 통하여 반도체 기판(100) 상에 구현된 반도체 장치로, FINFET와 같은 3차원 트랜지스터로 구성된 표준 셀 레이아웃의 일 예일 수 있다.
도 5과 도 6a 내지 도 6c를 참조하면, 표준 셀은 기판(100) 상에 각각 제1 방향(D1)에 따라 연장된 제1 및 제2 활성 패턴을 포함할 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 및 제2 활성 패턴들(FN1,FN2)은 각각 3개의 활성 핀(active fins)을 포함하는 형태로 도시되어 있으나, 1개 또는 다른 복수 개의 활성 핀으로 구성될 수 있다.
상기 기판(100) 상에는 상기 제1 및 제2 활성 패턴들(FN1,FN2)을 분리하며 그 사이를 채우는 제1 소자 분리 패턴들(ST1)이 형성될 수 있다. 상기 제1 소자 분리 패턴들(ST1)은 상기 제1 및 제2 활성 패턴들(FN1,FN2)의 상부들을 노출시키도록 리세스될 수 있다. 상기 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리 패턴(ST2)이 형성될 수 있다. 예를 들어, 상기 PMOSFET 영역(PR)은 상기 제1 활성 패턴들(FN1)에 의해 정의되며, 상기 NMOSFET 영역(NR)은 상기 제2 활성 패턴들(FN2)에 의해 정의될 수 있다.
상기 제1 및 제2 소자 분리 패턴들(ST1,ST2)은 실리콘 산화물과 같은 절연물질을 이용해 형성될 수 있다. 일 예로, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴(ST2)보다 얕은 깊이를 갖도록 형성될 수 있다. 이 경우, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴(ST2)과 별도의 공정에 의하여 형성될 수 있다. 상기 제1 소자 분리 패턴들(ST1)은 STI(shallow trench isolation) 공정에 의하여 형성되며, 상기 제2 소자 분리 패턴(ST2)은 DTI(deep trench isolation) 공정에 의하여 형성될 수 있다.
상기 제1 및 제2 활성 패턴들(FN1,FN2)과 교차하여 제2 방향(D2)으로 연장되는 게이트 라인들(GL)이 형성될 수 있다. 상기 게이트 라인들(GL)은 제1 방향(D2)으로 서로 이격될 수 있다. 도 6a에 도시된 바와 같이, 상기 게이트 라인들(GL)은 각각 제2 방향(D2)을 따라 연장된 게이트 전극(GE)과, 그 게이트 전극(GE) 아래에 게이트 절연 패턴(GI)과, 상기 게이트 전극(GE)의 양 측에 게이트 스페이서들(GS)을 포함할 수 있다. 나아가, 상기 게이트 라인(GL) 각각은 상기 게이트 전극(GE)의 상면을 덮는 캐핑 패턴(CP)이 형성될 수 있다.
예를 들어, 상기 게이트 전극들(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(GE)의 각각의 양 측에 위치하는 상기 제1 및 제2 활성 패턴들(FN1,FN2)의 상기 상부들에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 PMOSFET 영역(PR) 상의 상기 소스/드레인 영역들(SD)은 p형 불순물로 도핑될 수 있고, 상기 NMOSFET 영역(NR) 상의 상기 소스/드레인 영역들(SD)은 n형 불순물로 도핑될 수 있다.
상기 소스/드레인 영역들(SD)은 선택적 에피택셜 재성장층을 포함할 수 있다. 구체적으로, 상기 게이트 전극들(GE) 양 측의 상기 제1 및 제2 활성 패턴들(FN1,FN2)을 일부 리세스시킨 후에, 상기 제1 및 제2 활성 패턴들(FN1,FN2)의 리세스된 영역들 상에 에피택셜 재성장 공정을 수행할 수 있다. 상기 에피택셜 성장 공정은 상기 기판(100)과 다른 반도체 원소를 이용하여 수행될 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소로 형성될 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소로 형성됨으로써, 상기 소스/드레인 영역들(SD) 사이의 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
상기 소스/드레인 영역들(SD) 및 상기 게이트 라인들(GL)을 덮는 층간 절연막(110)이 형성될 수 있다. 상기 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산질화막으로 형성될 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)의 소스/드레인 영역들(SD) 상에 각각 제1 및 제2 콘택 구조체들(CA1,CA2)이 형성될 수 있다.
상기 제1 및 제2 콘택 구조체들(CA1,CA2)은 상기 제2 방향(D1)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있다. 후속 설계 과정에서, 하부 배선층(M1)은 제1 및 제2 하부 배선 패턴들과 함께 제1 및 제2 전원 배선 패턴들(VDD,VSS)를 포함하며, 상기 제1 및 제2 전원 배선 패턴들(VDD,VSS)은 표준 셀의 경계를 따라 제1 방향(D1)으로 연장될 수 있다. 또한, 상기 제1 및 제2 콘택 구조체들(CA1,CA2)의 일부는 연장되어 제1 및 제2 전원 배선 패턴들(VDD,VSS)에 연결될 수 있다. 이에 대해서는 도 5를 참조하여 설명하기로 한다.
상기 제1 및 제2 콘택 구조체들(CA1,CA2) 각각의 일부는 상기 PMOSFET 영역(PR) 또는 상기 NMOSFET 영역(NR)과 인접하는 제2 소자 분리 패턴(ST2) 상에 있을 수 있다. 상기 제1 및 제2 콘택 구조체들(CA1,CA2)의 상면들은 상기 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
구체적으로, 상기 제1 및 제2 콘택 구조체들(CA1,CA2)은, 상기 층간 절연막(110)을 패터닝하여 상기 소스/드레인 영역들(SD)을 노출하는 홀들을 형성하고, 이어 도전성 물질(CN)로 상기 홀들을 충전함으로써 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 노출하는 홀들을 형성하는 과정에서, 상기 소스/드레인 영역들(SD)의 상부들이 제거될 수 있다. 상기 제1 및 제2 콘택 구조체들(CA1,CA2)은 도핑된 반도체, 도전성 금속 질화물, 금속 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 이와 유사하게, 게이트 콘택 구조체(CB)도 상기 층간 절연막(110)을 패터닝하여 상기 게이트 전극(GE)을 노출하는 홀들을 형성하고, 이어 도전성 물질(CN)로 상기 홀들을 충전함으로써 형성될 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 레이아웃이며,도 8a 내지 도 8c는 각각 도 7의 반도체 장치를 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 7은 본 실시예에 따른 하부 배선층(M1)의 레이아웃을 나타내며, 도 8a 내지 도 8c는 레이아웃에 따라 실제 공정에서 형성되는 하부 배선층(M1)의 구조를 나타낸다.
도 7을 참조하면, 제1 및 제2 전원 배선 패턴들(VDD,VSS)은 인접한 표준 셀의 경계에, 즉 상기 PMOSFET 영역(PR)의 외곽 및 상기 NMOSFET 영역(NR)의 외곽에 배치되어 제1 방향(D1)에 따라 연장될 수 있다. 상기 제1 및 제2 콘택 구조체들(CA1,CA2)의 일부는 연장되어 제1 및 제2 전원 배선 패턴들(VDD,VSS)에 연결될 수 있다. 구체적으로, 제1 콘택 구조체들(CA1) 중 하나의 활성 콘택 구조체(CA1')는 제1 전원 배선 패턴(VDD) 아래에 연장된 부분(CA_E)을 가지며, 그 연장된 부분(CA_E)에 위치한 하부 비아(V0)에 의해 연결될 수 있다. 제2 콘택 구조체들(CA2) 중 양단에 위치한 2개의 활성 콘택 구조체들(CA2')은 제2 전원 배선 패턴(VSS) 아래에 연장된 부분(CA_E)을 가지며, 그 연장된 부분(CA_E)에 위치한 하부 비아들(V0)에 의해 연결될 수 있다. 이로써, 상기 PMOSFET 영역(PR)에 제1 전원 배선 패턴(VDD)으로부터 드레인 전압(Vdd), 즉, 파워 전압이 인가될 수 있으며, 상기 NMOSFET 영역(NR)에 제2 전원 배선 패턴(VSS)으로부터 소스 전압(Vss), 즉, 접지 전압이 인가될 수 있다.
도 7과 함께 도 8a 내지 도 8c를 참조하면, 상기 층간 절연막(110) 상에 제1 유전체막(120)이 형성될 수 있다. 예를 들어, 상기 제1 유전체막(120)은 실리콘 산화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 유전체막(120) 내에 하부 배선층(M1)이 형성될 수 있다. 상기 하부 배선층(M1)은 제1 방향(D1)으로 연장된 제1 내지 제4 하부 배선 패턴들(161,162,163a,163b,164)과 상기 제1 내지 제4 하부 배선 패턴들(161,162,163a,163b,164)에 각각 연결된 하부 비아들(V0)을 포함할 수 있다.
상기 제1 및 제2 하부 배선 패턴들(161,162)은 하부 비아(V0)와 게이트 콘택 구조체(CB)를 통해서 제1 및 제2 게이트 라인들(GL1,GL2)의 게이트 전극들(GE)에 각각 연결될 수 있다(도 8a 참조). 상기 제1 및 제2 하부 배선 패턴들(161,162)은 게이트 전극들(GE)에 각각 연결된 입력 배선 패턴일 수 있다. 본 실시예에서, 상기 제1 및 제2 하부 배선 패턴들(161,162)은 상기 제1 방향(D1)으로 2개의 하부 배선 패턴들로 분리하는 절연성 분리 패턴(CT1,CT2)을 포함할 수 있다.
상기 제3 하부 배선 패턴(163a,163b)은 하부 비아(V0) 및 제1 콘택 구조체(CA1)를 통해서 상기 제1 활성 패턴(FN1)의 소스/드레인 영역들(SD)에 연결되고, 상기 제4 하부 배선 패턴(164)은 하부 비아(V0) 및 제2 콘택 구조체(CA2)를 통해서 상기 제2 활성 패턴(FN2)의 소스/드레인 영역들(SD)에 연결될 수 있다(도 8b 및 도 8c 참조). 상기 제3 및 제4 하부 배선 패턴들(163a,163b,164)은 소스/드레인 영역들(SD)에 각각 연결된 출력 배선 패턴일 수 있다. 본 실시예에서, 상기 제3 하부 배선 패턴은 제1 및 제2 하부 배선 패턴들(161,162) 사이에 배치된 2개의 하부 배선 패턴들(163a,163b)을 포함할 수 있다. 필요에 따라, 다른 하부 배선 패턴(161,162,164)도 복수개로 구성될 수 있다.
도 7에 도시된 바와 같이, 상기 게이트 전극들(GE)에 연결된 제1 및 제2 하부 배선 패턴들(161,162)에는 상부 배선층과 연결할 수 있는 핀 영역들(AP,DP)이 다수로 존재할 수 있다. 셀 라이브러리를 이용하여 핀 영역들(AP,DP)은 사용할 핀들을 미리 지정할 수 있다. 구체적으로, 제2 방향(D2)으로 겹쳐진 2개의 핀 영역들 중 하나의 핀 영역을 미리 지정하고, 선지정 핀 영역들(AP)에 상부 배선층과 연결하기 위한 비아의 위치를 형성할 수 있다. 그 결과, 나머지 핀 영역들은 비아 위치로 사용하지 않는 불용 핀 영역(DP)일 수 있다. 도 7에는 일부 핀 영역들에서 특정하여 선지정 핀 영역들(AP)로 표시하였으나, 제1 및 제2 하부 배선 패턴들(161,162)에 연결될 상부 배선 패턴들(도 9의 171,172)은 제2 방향(D2)으로 겹쳐진 복수의 핀 영역들 중 하나에만 연결되는 조건을 만족한다면, 다른 핀 영역들을 선지정 핀 영역들(AP)로 선택할 수도 있다.
이러한 선지정을 이용한 상부 배선층(도 9의 M2)의 라우팅 설계는 복잡한 표준 셀에 대해서 유익하게 적용될 수 있다. 예를 들어, 제1 내지 제4 하부 배선 패턴들(161,162,163a,163b,164)의 피치(P)가 30㎚ 이하로 조밀하게 배열된 경우에 유익하게 적용될 수 있다. 일부 실시예에서, 상기 제1 및 제2 하부 배선 패턴들(161,162) 사이의 간격은 100㎚ 이하일 수 있다.
도 8a 내지 도 8c을 참조하면, 상기 제1 유전체막(120)은 제1 절연막(121)과 제2 절연막(122)을 포함할 수 있다. 예를 들어, 상기 하부 배선층(M1)은 상기 제1 유전체막(120)에 듀얼 다마신 공정을 통해서 형성될 수 있다.
상기 하부 배선층(M1)은 도전성 물질(CN)과, 상기 도전성 물질(CN)과 상기 제1 유전체막(120) 사이에 배치된 배리어막(BL)을 포함할 수 있다. 상기 배리어 막(BL)은, 상기 도전성 물질(CN)의 상면을 제외한 측벽들 및 바닥면을 직접 덮을 수 있다. 예를 들어, 상기 도전성 물질(CN)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 상기 배리어막(BL)은 금속 질화물을 포함할 수 있으며, 일 예로 TiN을 포함할 수 있다. 상기 도전성 물질(CN)의 상면들은 상기 제1 유전체막(120)의 상면과 실질적으로 평탄한 공면을 가질 수 있다.
도 9는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 레이아웃이며, 도 10a 내지 도 10c는 각각 도 9의 반도체 장치를 A-A'선 및 B-B'선에 따른 단면도들이다. 도 9는 본 실시예에 따른 상부 배선층(M2)의 레이아웃을 나타내며, 도 10a 내지 도 10c는 레이아웃에 따라 실제 공정에서 형성되는 상부 배선층(M2)의 구조를 나타낸다.
도 9와 함께 도 10a 내지 도 10c를 참조하면, 상기 제1 유전체막(120) 상에 제2 유전체막(130)이 형성될 수 있다. 예를 들어, 상기 제2 유전체막(130)은 상기 제1 유전체막(120)과 유사하게 실리콘 산화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 제2 유전체막(130) 내에 하부 배선층(M1)과 연결된 상부 배선층(M2)을 형성할 수 있다. 상기 상부 배선층(M2)은 제2 방향(D2)으로 연장된 제1 내지 제4 상부 배선 패턴들(171,172,174,174)과 상기 제1 내지 제4 상부 배선 패턴들(171,172,174,174)에 각각 연결된 상부 비아들(V1)을 포함할 수 있다.
상기 제1 및 제2 상부 배선 패턴들(171,172)은 상기 제2 방향(D2)에 겹쳐진 복수의 핀 영역들 중 하나의 선지정 핀 영역들(AP)을 지나도록 설계되며, 상부 비아(V1)를 통해서 제1 및 제2 하부 배선 패턴들(161,162)에 각각 연결될 수 있다.
구체적으로, 상기 제1 상부 배선 패턴들(171)은 각각 제1 상부 비아(V1a)를 통해서 제1 하부 배선 패턴들(161)의 선지정 핀 영역들(도 8의 APa)에 연결될 수 있으며(도 10a 및 도 10b 참조), 이와 유사하게, 상기 제2 상부 배선 패턴들(172)은 각각 제2 상부 비아(V1b)를 통해서 제2 하부 배선 패턴들(162)의 선지정 핀 영역들(도 8의 APb)에 연결될 수 있다.
이와 같이, 상기 제1 및 제2 상부 배선 패턴들(171,172)은 상기 제1 및 제2 하부 배선 패턴들(161,162)과 함께 게이트 전극들(GE)에 연결되는 입력 배선 구조를 구성할 수 있다. 선지정 핀 영역들(APa,APb)을 이용하여 입력 배선 구조를 구성하는 상부 배선층(M2)의 설계를 용이하게 수행할 수 있다.
상기 제3 상부 배선 패턴(173)은 제3 상부 비아(V1c)를 통해서 상기 제3 하부 배선 패턴(163b)과 제4 하부 배선 패턴(164)에 연결될 수 있다. 상기 제3 상부 배선 패턴(173)은 상기 제3 및 제4 하부 배선 패턴들(163b,164)과 함께 소스/드레인들(SD)에 연결되는 출력 배선 구조를 구성할 수 있다.
한편, 상기 제4 상부 배선 패턴(174)은 상기 제1 및 제2 하부 배선 패턴들에 연결되지 않을 수 있다. 상기 제4 상부 배선 패턴(174)은 인접한 다른 표준 셀과의 연결을 위해서 도 9의 표준 셀을 지나서 연장될 수 있다. 일부 실시예에서, 상기 제4 상부 배선 패턴(174)은 상기 제3 및 제4 하부 배선 패턴들(163a,163b,164)과도 모두 연결되지 않을 수 있다.
본 실시예에서, 상기 게이트 전극들(GE)에 연결된 제1 및 제2 하부 배선 패턴들(161,162)에는 상부 배선층(M2)과 연결할 수 있는 핀 영역들이 다수로 존재하지만, 이들 중에 셀 라이브러리를 이용하여 사용할 핀들을 미리 지정함으로써 상부 배선층의 라우팅 설계를 간소화시킬 수 있다. 구체적으로, 도 7과 함께 도 9를 참조하면, 일 방향(예, D2)으로 겹쳐진 2개의 핀 영역들(APa,DPb과 APb,DPa) 중 하나의 핀 영역(APa,APb)을 미리 지정하고, 선지정 핀 영역들(APa,APb)에 상부 배선층(M2)과 연결하기 위한 제1 및 제2 상부 비아들(V1a,V1b)의 위치를 선택할 수 있다.
상기 제2 유전체막(130)은 상기 제1 유전체막(120)과 유사하게, 제1 절연막(131)과 제2 절연막(132)을 포함할 수 있다. 예를 들어, 상기 상부 배선층(M2)은 상기 하부 배선층(M1)과 유사하게 상기 제2 유전체막(130)에 듀얼 다마신 공정을 통해서 형성될 수 있다. 상기 상부 배선층(M2)은 도전성 물질(CN)과, 상기 도전성 물질(CN)과 상기 제1 유전체막(120) 사이에 배치된 배리어막(BL)을 포함할 수 있다.
본 실시예에서는 상부 배선층(M2)의 레이아웃을 단층으로 예시하였으나, 복수의 배선층으로 제공될 수 있으며, 복수의 배선층은 상기 하부 및 상부 배선층들(M1,M2)의 형성공정과 동일하거나 유사한 공정으로 상부 배선층(M2) 상에 순차적으로 적층될 수 있다.
본 실시예에 따른 반도체 장치의 라우팅 설계 방안은 다양한 형태의 반도체 장치에 유익하게 적용될 수 있다. 예를 들어, 다른 형태의 3차원 반도체 장치인 나노 시트를 구비한 트랜지스터(즉, MBCFET®)를 포함한 반도체 장치에도 유익하게 적용될 수 있다. 도 11은 나노 시트를 구비한 트랜지스터를 구비한 반도체 장치를 나타내는 단면도이다.
도 11을 참조하면, 본 실시예에 따른 반도체 장치는, 나노 시트를 구비한 트랜지스터(즉, MBCFET®)를 포함할 수 있다. 상기 반도체 장치의 활성 패턴(FN)은 나노 시트를 이용한 다중 채널 구조로 구현된 점을 제외하고 도 10a 내지 도 10c에 도시된 반도체 장치와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 10a 내지 도 10c에 도시된 반도체 장치의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 11에 도시된 바와 같이, 상기 기판(100)의 상면과 수직한 방향(D3)으로 서로 이격되어 배치되며 각각 나노 시트 구조로 이루어진 복수의 채널층들(CH)과, 상기 복수의 채널층들(CH)을 둘러싸며 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 게이트 전극(GE)을 포함할 수 있다. 이와 같이, 본 실시예에 채용된 게이트 전극(GE)은 게이트 절연막(GI) 사이뿐만 아니라 복수의 채널층들(CH) 사이에도 개재되도록 형성될 수 있다.
상기 반도체 장치는 상기 게이트 전극(GE)의 양측에 위치한 상기 활성 패턴(FN)에 배치되어 복수의 채널층들(CH)에 연결된 소스/드레인 영역들(SD)을 포함할 수 있다. 본 실시예에서, 소스/드레인 영역들(SD)은 게이트 전극(GE)의 양측에 위치한 상기 활성 패턴(FN)에 배치되며, 복수의 채널층들(CH)의 제1 방향(D1)에 따른 양측에 각각 연결될 수 있다.
본 실시예에서, 상기 채널층들(CH)은 3개로 예시되어 있으나, 이들의 개수는 특별히 한정되지 않는다. 상기 채널층들(CH)은 반도체 패턴들로 이루어질 수 있다. 예를 들어, 상기 반도체 패턴들은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 복수의 채널층들(CH)과 상기 활성 영역(AR)을 시드로 이용하여 형성된 에피택셜층을 포함할 수 있다. 예를 들어, 상기 소스/드레인 영역들(SD)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역들(SD)의 각각과 상기 게이트 전극(GE) 사이에 제공된 내부 스페이서들(IS)을 포함할 수 있다. 상기 내부 스페이서들(IS)은 상기 게이트 전극(145)의 일 측에 제공될 수 있다. 상기 내부 스페이서들(IS) 및 상기 채널층들(CH)은 상기 기판(100)의 상기 상면에 수직한 상기 방향을 따라 교대로 위치할 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 채널층들(CH)과 접할 수 있고, 상기 내부 스페이서들(IS)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)와 상기 채널층들(CH)의 각각 사이에 개재되되, 상기 게이트 전극(GE)과 상기 내부 스페이서들(IS)의 각각 사이로 연장될 수 있다.
본 실시예에 따른 반도체 장치는, 앞선 실시예(도7 및 도 9 참조)와 유사하게, 제1 및 제2 하부 배선 패턴들(161,162)는 상기 게이트 전극들(GE)에 연결되며, 제1 및 제2 하부 배선 패턴들(161,162)에 위치한 다수의 사용 가능한 핀 영역들 중에 셀 라이브러리를 이용하여 실제 사용할 핀들을 미리 지정한다. 구체적으로, 도 7 및 도 9에 도시된 바와 같이, 일 방향(예, D2)으로 겹쳐진 2개의 핀 영역들(APa,DPb과 APb,DPa) 중 하나의 핀 영역(APa,APb)을 미리 지정하고, 선지정 핀 영역들(APa,APb)에 상부 배선층(M2)과 연결하기 위한 제1 및 제2 상부 비아들(V1a,V1b)의 위치를 선택할 수 있다. 이로써, 복잡한 표준 셀에서 상부 배선층(M2)의 라우팅 설계를 효율화시킬 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 기판 상에서 각각 제1 방향으로 연장되며 서로 인접한 제1 및 제2 활성 패턴들과, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 및 제2 활성 패턴들을 가로지는 복수의 게이트 전극들을 포함하는 디바이스층;
    상기 디바이스층 상에 배치되며, 상기 제1 방향으로 연장되며 상기 제1 및 제2 활성 패턴들 상에 각각 위치하며 상기 복수의 게이트 전극들에 연결된 제1 및 제2 하부 배선 패턴들을 포함하는 하부 배선층; 및
    상기 하부 배선층 상에 배치되며, 상기 제1 및 제2 하부 배선 패턴들 상에 각각 배치된 제1 및 제2 상부 비아들과, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 및 제2 상부 배선 패턴들을 갖는 상부 배선층을 포함하고,
    상기 제1 및 제2 상부 배선 패턴들은 각각 상기 제1 및 제2 상부 비아들 중 어느 하나에 연결되고 다른 하나에는 연결되지 않는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 하부 배선 패턴들 사이의 간격은 100㎚ 이하인 반도체 장치.
  3. 제1항에 있어서,
    상기 기판 상에서 상기 제1 방향으로 연장되며, 상기 제1 및 제2 하부 배선 패턴들과 이격되어 상기 제2 방향을 따라 배열되는 추가적인 하부 배선 패턴을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 디바이스층은, 상기 제1 및 제2 활성 패턴에서 상기 복수의 게이트 전극들 각각의 양측에 배치된 소스/드레인 영역들을 더 포함하며,
    상기 추가적인 하부 배선 패턴은, 상기 제1 활성 패턴의 소스/드레인 영역들에 연결된 제3 하부 배선 패턴과, 상기 제2 활성 패턴의 소스/드레인 영역들에 연결된 제4 하부 배선 패턴을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제3 및 제4 하부 배선 패턴들에 연결된 제3 상부 배선 패턴을 더 포함하며,
    상기 상부 배선층은 상기 제3 상부 배선 패턴을 상기 제3 및 제4 하부 배선 패턴들에 각각 연결하는 제3 및 제4 상부 비아들을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 하부 배선 패턴들에 모두 연결되지 않는 제4 상부 배선 패턴을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 하부 배선 패턴들 중 적어도 하나는 상기 제1 방향으로 2개의 하부 배선 패턴들로 분리하기 위한 절연성 분리 패턴을 포함하는 반도체 장치.
  8. 기판 상에서 각각 제1 방향으로 연장되며, 서로 인접한 제1 및 제2 활성 패턴들;
    상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 및 제2 게이트 전극들;
    상기 제1 및 제2 활성 패턴들과 상기 복수의 제1 및 제2 게이트 전극들을 덮는 층간 절연막;
    상기 층간 절연막 상에서 상기 제1 방향으로 연장되며, 상기 복수의 제1 및 제2 게이트 전극들에 각각 연결되는 제1 및 제2 하부 배선 패턴들;
    상기 층간 절연막 상에 배치되며, 상기 제1 및 제2 하부 배선 패턴들을 덮는 유전체막;
    상기 유전체막 내에 배치되며, 상기 제1 및 제2 하부 배선 패턴들에 각각 연결되는 복수의 제1 및 제2 상부 비아들;
    상기 유전체막 상에서 상기 제1 방향으로 연장되며, 상기 복수의 제1 상부 비아들에는 각각 연결되고 상기 복수의 제2 상부 비아들에는 연결되지 않는 복수의 제1 상부 배선 패턴들; 및
    상기 유전체막 상에서 상기 제2 방향으로 연장되며, 상기 복수의 제2 상부 비아에는 각각 연결되고 상기 복수의 제1 상부 비아에는 연결되지 않는 복수의 제2 상부 배선 패턴들;을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2 하부 배선 패턴들 사이에서 상기 제1 방향으로 연장된 추가적인 하부 배선 패턴을 더 포함하며,
    상기 제1 및 제2 하부 배선 패턴들과 상기 추가적인 하부 배선 패턴은 상기 제2 방향을 따라 30㎚ 이하의 피치로 배열되는 반도체 장치.
  10. 표준 셀 레이아웃을 포함하는 집적 회로의 레이아웃을 구성하는 단계;
    상기 레이아웃을 이용하여 포토마스크를 제조하는 단계; 및
    상기 포토마스크를 이용하여, 기판 상에 금속 배선들 및 이들을 수직으로 연결하는 비아들을 형성하는 단계를 포함하고,
    상기 레이아웃을 구성하는 단계는,
    집적 회로를 정의하는 설계 데이터들에 따라 표준 셀들을 배치하는 단계 - 여기서, 상기 표준 셀들 중 적어도 하나의 표준 셀은 제1 방향으로 연장되며 인접한 제1 및 제2 활성 패턴들과 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 및 제2 활성 패턴들을 가로지는 복수의 게이트 전극들을 포함함 - 와,
    상기 적어도 하나의 표준 셀에서 상기 복수의 게이트 전극에 연결된 제1 및 제2 하부 배선 패턴들을 라우팅하는 단계 - 상기 제1 및 제2 하부 배선 패턴들은 복수의 사용 가능한 핀 영역들을 가지며, 상기 복수의 사용 가능한 핀 영역들은 상기 제2 방향으로 겹쳐진 핀 영역들이 존재함 - 와,
    상기 제2 방향으로 겹쳐진 핀 영역들 중 하나의 핀 영역만을 선지정하는 단계와,
    상기 선지정된 핀 영역에 상부 비아를 배치하고, 상기 상부 비아에 연결되며 상기 제2 방향으로 연장된 상부 배선 패턴을 라우팅하는 단계를 포함하는 반도체 장치의 제조방법.
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