KR20220078124A - Opc 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 레이아웃의 디자인 패턴에 광 근접 보정(OPC)을 수행하는 것; 및 보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함한다. 상기 광 근접 보정은: 상기 디자인 패턴에 대해 타겟 패턴을 생성하는 것; 상기 타겟 패턴을 바탕으로 제1 OPC를 수행하여 제1 보정 패턴을 생성하는 것; 상기 제1 보정 패턴의 제1 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 측정하는 것; 상기 타겟 오차를 바탕으로 상기 타겟 패턴으로부터 리타겟 패턴을 생성하는 것; 및 상기 리타겟 패턴을 바탕으로 제2 OPC를 수행하여 제2 보정 패턴을 생성하는 것을 포함한다.

Description

OPC 방법 및 이를 이용한 반도체 소자의 제조 방법{Method for OPC and method for manufacturing semiconductor device using the same}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 OPC 방법을 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 극한의 정밀도를 갖는 OPC 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 집적도 및 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃의 디자인 패턴에 광 근접 보정(OPC)을 수행하는 것; 및 보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 상기 광 근접 보정은: 상기 디자인 패턴에 대해 타겟 패턴을 생성하는 것; 상기 타겟 패턴을 바탕으로 제1 OPC를 수행하여 제1 보정 패턴을 생성하는 것; 상기 제1 보정 패턴의 제1 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 측정하는 것; 상기 타겟 오차를 바탕으로 상기 타겟 패턴으로부터 리타겟 패턴을 생성하는 것; 및 상기 리타겟 패턴을 바탕으로 제2 OPC를 수행하여 제2 보정 패턴을 생성하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃에 광 근접 보정(OPC)을 수행하는 것; 및 보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 상기 광 근접 보정은: 제1 내지 제4 엣지들을 포함하는 타겟 패턴을 생성하는 것; 상기 타겟 패턴을 바탕으로 제1 OPC를 수행하여 제1 보정 패턴을 생성하는 것; 상기 제1 보정 패턴의 제1 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 측정하는 것; 상기 타겟 오차를 바탕으로 상기 타겟 패턴의 제1 내지 제4 엣지들 각각을 보상하여 리타겟 패턴을 생성하는 것; 및 상기 리타겟 패턴을 바탕으로 제2 OPC를 수행하여 제2 보정 패턴을 생성하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 상에 주변 트랜지스터들 및 그 위의 하부 배선들을 포함하는 주변 회로 구조체를 형성하는 것, 상기 기판은 셀 어레이 영역 및 연결 영역을 포함하고; 상기 주변 회로 구조체 상에 반도체 막을 형성하는 것; 상기 반도체 막 상에 절연막들 및 희생막들을 번갈아 적층하여 적층 구조체를 형성하는 것; 상기 연결 영역 상의 상기 적층 구조체를 패터닝하여, 계단식 구조를 형성하는 것; 상기 셀 어레이 영역 상의 상기 적층 구조체를 관통하는 채널 홀들을 형성하는 것; 상기 연결 영역 상의 상기 계단식 구조를 관통하는 더미 홀들을 형성하는 것; 상기 채널 홀들 내에 수직 채널 구조체들을 각각 형성하는 것, 상기 수직 채널 구조체들 각각은 전하 저장막을 포함하는 수직 절연 패턴, 상기 반도체 막과 연결되는 수직 반도체 패턴, 및 매립 절연 패턴을 포함하며; 상기 더미 홀들 내에 더미 구조체들을 각각 형성하는 것; 상기 희생막들을 전극들로 각각 교체하는 것; 상기 수직 채널 구조체들과 각각 전기적으로 연결되는 비트 라인들을 형성하는 것; 및 상기 계단식 구조를 통해 노출된 상기 전극들에 각각 전기적으로 연결되는 상부 배선들을 형성하는 것을 포함할 수 있다. 상기 채널 홀들을 형성하는 것은: 상기 채널 홀들을 정의하는 레이아웃을 설계하는 것; 설계된 상기 레이아웃에 광 근접 보정(OPC)을 수행하는 것; 및 보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 포토리소그래피 공정을 수행하는 것을 포함할 수 있다. 상기 광 근접 보정은: 제1 내지 제4 엣지들을 포함하는 타겟 패턴을 생성하는 것; 상기 타겟 패턴을 바탕으로 제1 OPC를 수행하여 제1 보정 패턴을 생성하는 것; 상기 제1 보정 패턴의 제1 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 측정하는 것; 상기 타겟 오차를 바탕으로 상기 타겟 패턴의 제1 내지 제4 엣지들 각각을 보상하여 리타겟 패턴을 생성하는 것; 및 상기 리타겟 패턴을 바탕으로 제2 OPC를 수행하여 제2 보정 패턴을 생성하는 것을 포함할 수 있다.
본 발명에 따른 OPC 방법은, 타겟 패턴과 그에 대응하는 시뮬레이션 패턴 사이에 타겟 오차가 실질적으로 발생하지 않을 때까지 OPC를 반복 수행할 수 있다. 이로써, 극한의 정밀도를 갖는 OPC 결과물을 얻을 수 있다. 본 발명에 따른 OPC 방법은, 기판의 셀 영역 상의 미세 패턴들을 포토리소그래피를 통해 보다 정밀하게 구현할 수 있으므로, 반도체 소자의 집적도 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 광 근접 보정의 구체적인 과정들을 개략적으로 보여주는 순서도이다.
도 5, 6, 7, 9, 11 및 13은 도 4의 광 근접 보정을 설명하기 위한 레이아웃 평면도들이다.
도 8, 10, 12 및 14는 각각 도 7, 9, 11 및 13의 M 영역을 확대한 평면도들이다.
도 15는 본 발명의 실시예들에 따른 포토마스크를 나타낸 평면도이다.
도 16은 도 15의 포토마스크를 이용해 기판 상에 포토레지스트 패턴들을 형성하는 것을 보여주는 개념도이다.
도 17, 19, 21, 23, 25, 27, 29 및 31은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 18a, 20a, 22a, 24a, 26a, 28a, 30a 및 32a는 각각 도 17, 19, 21, 23, 25, 27, 29 및 31의 A-A'선에 따른 단면도들이다.
도 18b, 20b, 22b, 24b, 26b, 28b, 30b 및 32b는 각각 도 17, 19, 21, 23, 25, 27, 29 및 31의 B-B'선에 따른 단면도들이다.
도 18c, 20c, 22c, 24c, 26c, 28c, 30c 및 32c는 각각 도 17, 19, 21, 23, 25, 27, 29 및 31의 C-C'선에 따른 단면도들이다.
도 18d, 20d, 22d, 24d, 26d, 28d, 30d 및 32d는 각각 도 17, 19, 21, 23, 25, 27, 29 및 31의 D-D'선에 따른 단면도들이다.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 제조하는 방법을 설명하기 위한 평면도이다.
도 34 내지 도 39는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 33의 I-I'선을 따라 자른 단면도들이다.
도 40, 42 및 44는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 41a, 도 43a 및 도 45a는 각각 도 40, 42 및 44의 A-A'선에 따른 단면도들이다.
도 41b, 도 43b 및 도 45b는 각각 도 40, 42 및 44의 B-B'선에 따른 단면도들이다.
도 41c, 도 43c 및 도 45c는 각각 도 40, 42 및 44의 C-C'선에 따른 단면도들이다.
도 41d, 도 43d 및 도 45d는 각각 도 40, 42 및 44의 D-D'선에 따른 단면도들이다.
도 46은 본 실시예에 따른 비아 홀들을 형성하기 위한 포토 마스크를 나타낸 평면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 상기 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. CPU(10)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)을 실행할 수 있다.
워킹 메모리(30)에는 운영 체제(OS)나 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 보조 기억 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(30)에 로드될 수 있다. 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. OPC 툴(34)은 레이아웃 디자인 툴(32)에서 출력된 레이아웃 데이터에 대해서 광 근접 보정(Optical Proximity Correction: OPC)을 수행할 수 있다. 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 입출력 장치(50)를 통해서 OPC 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해서 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S20). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 이러한 일련의 과정들은 대부분 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S30). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 내의 패턴들의 형태 및 위치가 변경(바이어스)될 수 있다. 광 근접 보정에 관한 보다 구체적인 설명은, 도 4 내지 도 14를 참조하여 후술한다.
광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S50). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다. 포토리소그래피 시스템(1000)은 광원(1200), 포토마스크(1400), 축소 투영 장치(1600), 및 기판 스테이지(Substrate Stage, 1800)를 포함할 수 있다. 다만, 포토리소그래피 시스템(1000)은 도 3에 나타내지 않은 구성 요소들을 더 포함할 수 있다. 일 예로, 포토리소그래피 시스템(1000)은 기판(SUB)의 표면의 높이 및 기울기를 측정하기 위해 이용되는 센서를 더 포함할 수 있다.
광원(1200)은 광을 방출할 수 있다. 광원(1200)으로부터 방출된 광은 포토마스크(1400)로 조사될 수 있다. 일 예로, 광 초점을 조절하기 위해, 광원(1200)과 포토마스크(1400) 사이에 렌즈가 제공될 수 있다. 광원(1200)은 자외선 광원(예를 들어, 234nm의 파장을 갖는 KrF 광원, 193nm의 파장을 갖는 ArF 광원 등) 또는 극자외선(extreme ultraviolet, EUV) 광원을 포함할 수 있다. 바람직하기로, 본 발명의 실시예에 따른 광원(1200)은 EUV 광원일 수 있다. 광원(1200)은 하나의 점 광원(P1)을 포함할 수 있으나, 본 발명은 이에 의해 한정되지 않는다. 다른 실시예들에 있어서, 광원(1200)은 복수의 점 광원들을 포함할 수 있다.
설계된 레이아웃을 기판(SUB) 상에 인쇄(구현)하기 위하여, 포토마스크(1400)는 이미지 패턴들을 포함할 수 있다. 이미지 패턴들은 앞서 설명한 레이아웃 설계 및 광 근접 보정을 통해서 얻어진 레이아웃 패턴들을 기반으로 형성될 수 있다. 이미지 패턴들은 투명 영역 및 불투명 영역에 의해 정의될 수 있다. 투명 영역은 포토마스크(1400) 상의 금속 층(일 예로, 크롬 막)을 식각함으로써 형성될 수 있다. 투명 영역은 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 반면, 불투명 영역은 광을 통과시키지 않고 차단할 수 있다.
축소 투영 장치(1600)는 포토마스크(1400)의 투명 영역을 통과한 광을 제공받을 수 있다. 축소 투영 장치(1600)는 기판(SUB) 상에 인쇄될 패턴들을 포토마스크(1400)의 이미지 패턴들과 매칭시킬 수 있다. 상기 광은 축소 투영 장치(1600)를 통해 기판(SUB)으로 조사될 수 있다. 이로써, 포토마스크(1400)의 이미지 패턴들에 대응하는 패턴들이 기판(SUB) 상에 인쇄될 수 있다.
기판 스테이지(1800)는 기판(SUB)를 지지할 수 있다. 일 예로, 기판(SUB)은 실리콘 웨이퍼를 포함할 수 있다. 축소 투영 장치(1600)는 애퍼쳐(Aperture)를 포함할 수 있다. 애퍼쳐는 광원(1200)으로부터 방출된 자외선 광의 초점 심도를 높이기 위해 이용될 수 있다. 일 예로, 애퍼쳐는 다이폴 애퍼처(Dipole Aperture) 또는 쿼드러플 애퍼처(Quadruple Aperture)를 포함할 수 있다. 축소 투영 장치(1600)는 광 초점을 조절하기 위해 렌즈를 더 포함할 수 있다.
한편, 반도체 소자의 집적도가 높아짐에 따라, 포토마스크(1400)의 이미지 패턴들 사이의 거리가 상대적으로 매우 작을 수 있다. 이러한 "근접성(Proximity)" 때문에 빛의 간섭 및 회절이 발생하고, 기판(SUB) 상에 왜곡된 패턴이 인쇄될 수 있다. 왜곡된 패턴이 기판(SUB) 상에 인쇄되는 경우, 설계된 회로가 비정상적으로 동작할 수 있다.
패턴의 왜곡을 방지하기 위해, 해상도 향상 기법(Resolution Enhancement Technology)이 이용될 수 있다. 광 근접 보정(도 2의 S30 참조)은 해상도 향상 기법의 한 예이다. 광 근접 보정에 따르면, 빛의 간섭 및 회절과 같은 왜곡의 정도가 OPC 모델의 시뮬레이션에 의하여 미리 예측될 수 있다. 예측된 결과에 기초하여, 설계된 레이아웃이 변경(바이어스)될 수 있다. 변경된 레이아웃에 기초하여 포토마스크(1400)에 이미지 패턴들이 형성되고, 이로써 기판(SUB) 상에 원하는 패턴이 인쇄될 수 있다.
반도체 소자의 레이아웃은 복수개의 레이어들을 포함할 수 있다. 일 예로, 광 근접 보정은 단일 레이어(Layer)의 레이아웃을 조정하도록 수행될 수 있다. 다시 말하면, 광 근접 보정은 복수개의 레이어들 각각에 대해 독립적으로 수행될 수 있다. 복수개의 레이어들이 반도체 공정을 통해 기판 상에 순차적으로 구현됨으로써 반도체 소자가 형성될 수 있다. 일 예로, 반도체 소자는 특정 회로를 구현하기 위해, 적층된 복수의 금속 레이어들(Metal Layers)을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 광 근접 보정의 구체적인 과정들을 개략적으로 보여주는 순서도이다. 도 5, 6, 7, 9, 11 및 13은 도 4의 광 근접 보정을 설명하기 위한 레이아웃 평면도들이다. 도 8, 10, 12 및 14는 각각 도 7, 9, 11 및 13의 M 영역을 확대한 평면도들이다.
도 4 및 도 5를 참조하면, 앞서 도 2를 참조하여 설명한 레이아웃 설계 단계(S20)를 통해 생성된 레이아웃(LO)이 제공될 수 있다. 레이아웃(LO)은 단일 레이어의 레이아웃일 수 있다. 예를 들어, 도 5의 레이아웃(LO)은 3차원 반도체 메모리 소자(예를 들어, VNAND)의 채널 홀들을 정의하는 레이아웃일 수 있다.
레이아웃(LO)은 복수개의 디자인 패턴들(DP)을 포함할 수 있다. 일 예로, 디자인 패턴들(DP)은 서로 동일한 형태 및 서로 동일한 크기를 가질 수 있다. 다른 예로, 도시되진 않았지만, 디자인 패턴들(DP)은 서로 다른 형태 및 서로 다른 크기를 가질 수도 있다.
도 4 및 도 6을 참조하면, 디자인 패턴들(DP)에 대해 각각 타겟 패턴들(DTP)이 생성될 수 있다 (S31). 타겟 패턴(DTP)은, TDLO(Table Driven Layout Operation) 절차를 통해 그에 대응하는 디자인 패턴으로부터 생성될 수 있다. 타겟 패턴(DTP)은, 포토리소그래피 공정을 통해 포토레지스트로부터 현상될 패턴(즉 포토레지스트 패턴)의 크기를 정의할 수 있다. 즉 타겟 패턴(DTP)은, 실제 현상될 포토레지스트 패턴의 목적하는 크기를 의미할 수 있다.
본 발명의 실시예에 따르면, 디자인 패턴(DP)은 포토레지스트 아래의 식각 타겟 층에 형성될 최종 패턴의 크기를 의미할 수 있다. 식각 타겟 층에 형성되는 최종 패턴은, 포토리소그래피 공정으로 형성된 포토레지스트 패턴의 크기에 비해 더 작게 형성될 수 있다. 이는 포토레지스트 패턴을 식각 마스크로하여 식각 타겟 층을 패터닝 하는 동안, 식각 프로파일이 기울어지기 때문이다. 정리하면, 타겟 패턴(DTP)을 생성하는 것(S31)은, 포토레지스트로부터 현상되는 패턴의 크기와 식각 타겟 층에서 형성되는 패턴의 크기 차이를 보정해 주는 과정이다.
도 4 및 도 7을 참조하면, 디자인 패턴들(DP)에 대해 제1 OPC를 수행하여, 제1 보정 패턴들(COP1)이 생성될 수 있다 (S32). 제1 OPC는 마스크 룰(Mask Rule) 하에서 수행될 수 있다. 마스크 룰은, 도 3의 포토마스크(1400)에 형성될 이미지 패턴들간의 최소 이격 거리를 정의할 수 있다.
구체적으로, 디자인 패턴들(DP) 각각에 대해, 앞서 생성된 타겟 패턴(DTP)을 기준으로 하여 제1 보정 패턴(COP1)이 생성될 수 있다. 제1 보정 패턴(COP1)은, OPC 모델을 통한 시뮬레이션으로 생성된 제1 시뮬레이션 이미지(DIM1)를 가질 수 있다. 제1 시뮬레이션 이미지(DIM1)가 타겟 패턴(DTP)의 크기 및 위치에 최대한 일치하도록 제1 보정 패턴(COP1)이 상기 OPC 시뮬레이션을 통해 생성될 수 있다. 이러한 제1 OPC 과정 동안, 제1 보정 패턴들(COP1)은 서로간의 최소 이격 거리가 마스크 룰을 만족하도록 생성될 수 있다.
제1 보정 패턴들(COP1) 각각의 제1 시뮬레이션 이미지(DIM1)와 그에 대응하는 타겟 패턴(DTP)을 서로 비교하여, 타겟 오차가 측정될 수 있다 (S33). 구체적으로, 도 8을 참조하면, 타겟 패턴(DTP)은 제1 엣지(ED1), 제2 엣지(ED2), 제3 엣지(ED3) 및 제4 엣지(ED4)를 포함할 수 있다. 제1 엣지(ED1) 및 제2 엣지(ED2)는 제2 방향(D2)으로 서로 대향할 수 있고, 제3 엣지(ED3) 및 제4 엣지(ED4)는 제1 방향(D1)으로 서로 대향할 수 있다. 제1 내지 제4 엣지들(ED1, ED2, ED3, ED4)이 서로 연결되어, 타겟 패턴(DTP)은 직사각형 형태를 가질 수 있다.
각각의 제1 내지 제4 엣지들(ED1, ED2, ED3, ED4) 상에서 타겟 오차가 측정될 수 있다. 예를 들어, 타겟 패턴(DTP)과 그에 인접하는 타겟 패턴(DTP)간의 거리 및 타겟 패턴(DTP)과 그에 인접하는 라인 엔드간의 거리를 고려하여 마스크 룰 하에서 제1 OPC가 수행될 수 있다. 이로 인해, 마스크 룰을 만족시키는 조건에서 제1 시뮬레이션 이미지(DIM1)는 그에 대응하는 타겟 패턴(DTP)의 중심으로부터 오프셋되어 생성될 수 있다. 또한 제1 시뮬레이션 이미지(DIM1)는 그에 대응하는 타겟 패턴(DTP)보다 크거나 작게 생성될 수 있다.
제1 시뮬레이션 이미지(DIM1)가 타겟 패턴(DTP)으로부터 오프셋되거나 제1 시뮬레이션 이미지(DIM1)가 타겟 패턴(DTP)보다 크거나 작아짐으로써, 각각의 제1 내지 제4 엣지들(ED1, ED2, ED3, ED4) 상에서 타겟 오차가 발생할 수 있다. 타겟 오차는, 엣지 위치 오차(Edge Placement Error)일 수 있다. 타겟 오차는, 제1 내지 제4 엣지들(ED1, ED2, ED3, ED4) 상에 각각 발생된 제1 내지 제4 타겟 오차들(EPE1, EPE2, EPE3, EPE4)을 포함할 수 있다.
제1 타겟 오차(EPE1)는, 타겟 패턴(DTP)의 제1 엣지(ED1)와 제1 시뮬레이션 이미지(DIM1) 사이의 최소 이격 거리를 의미할 수 있다. 제2 타겟 오차(EPE2)는, 타겟 패턴(DTP)의 제2 엣지(ED2)와 제1 시뮬레이션 이미지(DIM1) 사이의 최소 이격 거리를 의미할 수 있다. 제3 타겟 오차(EPE3)는, 타겟 패턴(DTP)의 제3 엣지(ED3)와 제1 시뮬레이션 이미지(DIM1) 사이의 최소 이격 거리를 의미할 수 있다. 제4 타겟 오차(EPE4)는, 타겟 패턴(DTP)의 제4 엣지(ED4)와 제1 시뮬레이션 이미지(DIM1) 사이의 최소 이격 거리를 의미할 수 있다.
타겟 오차(EPE1, EPE2, EPE3 또는 EPE4)는 양의 값 또는 음의 값을 가질 수 있다. 제1 시뮬레이션 이미지(DIM1)가 타겟 패턴(DTP)의 엣지를 벗어날 경우, 타겟 오차는 양의 값을 가질 수 있다. 제1 시뮬레이션 이미지(DIM1)가 타겟 패턴(DTP)의 엣지를 벗어나지 못할 경우, 타겟 오차는 음의 값을 가질 수 있다. 예를 들어, 제1 타겟 오차(EPE1)는 1.7nm이고, 제2 타겟 오차(EPE2)는 1.4nm이며, 제3 타겟 오차(EPE3)는 -1.4nm이고, 제4 타겟 오차(EPE4)는 -1.5nm일 수 있다.
도 4 및 도 9를 참조하면, 측정된 타겟 오차를 바탕으로 타겟 패턴들(DTP)로부터 리타겟 패턴들(RTP)이 생성될 수 있다 (S34). 리타겟 패턴(RTP)은, 앞서 측정된 타겟 오차를 반영하여 보정된 임의의 타겟일 수 있다.
구체적으로, 도 10을 참조하면, 타겟 패턴(DTP)의 각각의 제1 내지 제4 엣지들(ED1, ED2, ED3, ED4)이 바이어스되어, 리타겟 패턴(RTP)이 생성될 수 있다. 타겟 패턴(DTP)의 제1 엣지(ED1)는 제1 타겟 오차(EPE1)만큼 보상되어, 리타겟 패턴(RTP)의 제1 리타겟 엣지(ED1')를 생성할 수 있다. 제1 리타겟 엣지(ED1')는 제1 엣지(ED1)로부터 제1 보상값(CP1)만큼 이격되며, 이때 제1 보상값(CP1)은 제1 타겟 오차(EPE1)의 반대 값을 가질 수 있다. 앞서 측정된 제1 타겟 오차(EPE1)가 1.7nm였으므로 제1 보상값(CP1)은 -1.7nm이고, 이로써 제1 리타겟 엣지(ED1')는 제1 엣지(ED1)로부터 -1.7nm만큼 이격된 것이다.
제1 엣지(ED1) 및 제1 리타겟 엣지(ED1')와 동일하게, 제2 엣지(ED2)가 제2 보상값(CP2)만큼 보상되어, 제2 리타겟 엣지(ED2')가 생성될 수 있다. 제2 보상값(CP2)은 제2 타겟 오차(EPE2)의 반대 값인 -1.4nm일 수 있다.
제3 엣지(ED3)가 제3 보상값(CP3)만큼 보상되어, 제3 리타겟 엣지(ED3')가 생성될 수 있다. 제3 보상값(CP3)은 제3 타겟 오차(EPE3)의 반대 값인 1.4nm일 수 있다.
제3 엣지(ED3)가 제3 보상값(CP3)만큼 보상되어, 제3 리타겟 엣지(ED3')가 생성될 수 있다. 제3 보상값(CP3)은 제3 타겟 오차(EPE3)의 반대 값인 1.4nm일 수 있다.
제4 엣지(ED4)가 제4 보상값(CP4)만큼 보상되어, 제4 리타겟 엣지(ED4')가 생성될 수 있다. 제4 보상값(CP4)은 제4 타겟 오차(EPE4)의 반대 값인 1.5nm일 수 있다.
제1 내지 제4 리타겟 엣지들(ED1', ED2', ED3', ED4')이 서로 연결되어, 리타겟 패턴(RTP)을 구성할 수 있다. 리타겟 패턴(RTP)은 직사각형 형태를 가질 수 있다. 리타겟 패턴(RTP)은 타겟 패턴(DTP)의 중심으로부터 오프셋될 수 있다. 리타겟 패턴(RTP)은 타겟 패턴(DTP)과 다른 크기를 가질 수 있다.
도 4 및 도 11을 참조하면, 디자인 패턴들(DP)에 대해 제2 OPC를 수행하여, 제2 보정 패턴들(COP2)이 생성될 수 있다 (S35). 단 앞서 설명한 제1 OPC와는 다르게, 상기 제2 OPC는 타겟 패턴(DTP)이 아닌 리타겟 패턴(RTP)을 기준으로 하여 제2 보정 패턴(COP2)을 생성할 수 있다.
구체적으로, 도 12를 참조하면, 제2 보정 패턴(COP2)은, OPC 모델을 통한 시뮬레이션으로 생성된 제2 시뮬레이션 이미지(DIM2)를 가질 수 있다. 제2 시뮬레이션 이미지(DIM2)가 리타겟 패턴(RTP)의 크기 및 위치에 최대한 일치하도록 제2 보정 패턴(COP2)이 상기 OPC 시뮬레이션을 통해 생성될 수 있다. 이러한 제2 OPC 과정 동안, 제2 보정 패턴들(COP2)은 서로간의 최소 이격 거리가 마스크 룰을 만족하도록 생성될 수 있다.
도 4 및 도 13을 참조하면, 제2 보정 패턴들(COP2) 각각의 제2 시뮬레이션 이미지(DIM2)와 그에 대응하는 타겟 패턴(DTP)을 서로 비교하여, 타겟 오차가 측정될 수 있다 (S36).
구체적으로, 도 14를 참조하면, 타겟 패턴(DTP)의 제1 내지 제4 엣지들(ED1, ED2, ED3, ED4) 상에서 제1 내지 제4 타겟 오차들(EPE1, EPE2, EPE3, EPE4)이 각각 측정될 수 있다. 타겟 오차는, 엣지(ED1, ED2, ED3 또는 ED4)와 제2 시뮬레이션 이미지(DIM2)간의 최소 이격 거리로 측정될 수 있다. 예를 들어, 제1 타겟 오차(EPE1)는 0.015nm이고, 제2 타겟 오차(EPE2)는 0.015nm이며, 제3 타겟 오차(EPE3)는 -0.020nm이고, 제4 타겟 오차(EPE4)는 -0.008nm일 수 있다.
상기 측정된 각각의 제1 내지 제4 타겟 오차들(EPE1-EPE4)이 오차 허용 범위 내인지 판단할 수 있다 (S37). 타겟 오차가 허용 가능한지의 판단은, 타겟 오차 값이 OPC 툴(34, 도 1 참조)의 최소단위인 layout dbu(database unit)보다 작은지 여부로 판단할 수 있다.
예를 들어, 사용하는 OPC 툴의 최소단위(dbu)가 0.05nm인 경우, 앞서 측정된 제1 내지 제4 타겟 오차들(EPE1-EPE4) 각각은 모두 0.05nm보다 작음을 확인할 수 있다. 따라서 제1 내지 제4 타겟 오차들(EPE1-EPE4)은 모두 오차 허용 범위를 만족한다고 판단할 수 있다. 도 13에 나타난 모든 제2 시뮬레이션 이미지들(DIM2)의 엣지들이 오차 허용 범위를 만족할 경우, OPC 절차는 종료되고 현 제2 보정 패턴들(COP2)이 최종적인 OPC 패턴으로 결정될 수 있다.
다른 예로, 사용하는 OPC 툴의 최소단위(dbu)가 0.01nm인 경우, 앞서 측정된 제1 내지 제4 타겟 오차들(EPE1-EPE4) 중 제1 내지 제3 타겟 오차들(EPE1, EPE2, EPE3)은 그 값이 최소단위인 0.01nm보다 크다. 이 경우, 측정된 타겟 오차를 바탕으로 리타겟 패턴(RTP)으로부터 추가 리타겟 패턴이 생성될 수 있다 (S34). 이후 제3 OPC를 통한 제3 보정 패턴 생성(S35) 및 타겟 오차 측정(S36)이 재차 수행될 수 있다. 상기 과정은 모든 엣지들에 대한 타겟 오차가 dbu보다 작아질 때까지 반복 수행될 수 있다. 다시 말하면, 모든 엣지들에 대한 타겟 오차가 dbu보다 작아질 때까지 앞서 설명한 단계들(S34 내지 S36)이 반복(Iterative) 수행될 수 있다. dbu보다 작은 오차안 중 최적안(Best EPE RMS)을 Cell retarget DB로 추출할 수 있다.
도 15는 본 발명의 실시예들에 따른 포토마스크를 나타낸 평면도이다. 도 2 및 도 15를 참조하면, 최종적인 OPC 패턴들, 즉 도 11의 제2 보정 패턴들(COP2)을 바탕으로 포토마스크(1400)가 제작될 수 있다 (S40). 포토마스크(1400)는 이미지 패턴들(IM)을 포함할 수 있다. 이미지 패턴들(IM)은 앞서 설명한 도 11의 제2 보정 패턴들(COP2)을 따라 형성된 것일 수 있다.
포토마스크(1400)는 투명 영역 및 불투명 영역을 포함할 수 있다. 불투명 영역은 광을 통과시키지 않고 차단할 수 있다. 반면, 투명 영역은 도 3의 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 포토마스크(1400)를 통과한 광은 도 3의 기판(SUB) 상으로 조사될 수 있다. 예를 들어, 음의 포토레지스트(negative photoresist)를 사용하는 포토리소그래피 공정의 경우, 이미지 패턴들(IM)은 포토마스크(1400)의 투명 영역일 수 있다.
도 16은 도 15의 포토마스크를 이용해 기판 상에 포토레지스트 패턴들을 형성하는 것을 보여주는 개념도이다. 도 16을 참조하면, 도 3의 광원(1200)은 포토마스크(1400)로 광을 방출할 수 있다. 방출된 광은 이미지 패턴들(IM)의 투명 영역을 통과하여 기판(SUB) 상의 포토레지스트 층(PRL)으로 조사될 수 있다(노광 공정). 포토레지스트 층(PRL)에서 광이 조사된 영역은 포토레지스트 패턴(PRP)이 될 수 있다. 포토레지스트 패턴들(PRP)은, 앞서 도 11 및 도 13에서 설명한 제2 시뮬레이션 이미지들(DIM2)과 동일한 모양 및 크기로 형성될 수 있다.
추후 현상 공정을 수행하여, 포토레지스트 패턴들(PRP)은 잔류하고 나머지 포토레지스트 층(PRL)은 제거될 수 있다. 잔류하는 포토레지스트 패턴들(PRP)을 식각 마스크로 기판(SUB) 상의 식각 타겟 층(TGL)을 패터닝할 수 있다. 이로써, 기판(SUB) 상에 목적하는 타겟 패턴들을 구현할 수 있다. 결과적으로, 이와 같은 방법으로 각 레이어마다 타겟 패턴들을 구현함으로써, 반도체 소자가 제조될 수 있다 (도 2의 S50).
본 발명에 따른 OPC 방법은, 모든 타겟 패턴들과 그에 대응하는 모든 시뮬레이션 패턴들 사이에 타겟 오차가 실질적으로 발생하지 않을 때까지(즉, 타겟 오차가 dbu보다 작아질 때까지) OPC를 반복 수행할 수 있다. 이로써, 극한의 정밀도를 갖는 OPC 결과물을 얻을 수 있다.
반도체 소자가 고집적화 되면서, 기판의 셀 영역 상에 형성되는 패턴들은 그들 사이의 피치가 매우 미세할 수 있다. 만약 OPC 과정에서 미세한 타겟 오차가 존재할 경우, 셀 영역 상의 패턴들은 정확히 형성되지 못하고 심각한 공정 결함으로 이어질 수 있다. 본 발명에 따른 OPC 방법은, 기판의 셀 영역 상의 미세 패턴들을 포토리소그래피를 통해 보다 정밀하게 구현할 수 있으므로, 반도체 소자의 집적도 및 신뢰성을 향상시킬 수 있다.
도 17, 19, 21, 23, 25, 27, 29 및 31은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 18a, 20a, 22a, 24a, 26a, 28a, 30a 및 32a는 각각 도 17, 19, 21, 23, 25, 27, 29 및 31의 A-A'선에 따른 단면도들이다. 도 18b, 20b, 22b, 24b, 26b, 28b, 30b 및 32b는 각각 도 17, 19, 21, 23, 25, 27, 29 및 31의 B-B'선에 따른 단면도들이다. 도 18c, 20c, 22c, 24c, 26c, 28c, 30c 및 32c는 각각 도 17, 19, 21, 23, 25, 27, 29 및 31의 C-C'선에 따른 단면도들이다. 도 18d, 20d, 22d, 24d, 26d, 28d, 30d 및 32d는 각각 도 17, 19, 21, 23, 25, 27, 29 및 31의 D-D'선에 따른 단면도들이다.
도 17 및 도 18a 내지 도 18d를 참조하면, 기판(SUB)의 상부를 패터닝하여, 활성 패턴들(ACT)이 형성될 수 있다. 활성 패턴들(ACT) 각각은, 기판(SUB)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 활성 패턴들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원 적으로 배열될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다.
활성 패턴들(ACT)은 포토리소그래피 공정을 이용해 구현될 수 있다. 활성 패턴들(ACT)을 구현하기 위한 포토리소그래피 공정에 사용되는 포토마스크는, 앞서 도 4 내지 도 15를 참조하여 설명한 본 발명에 따른 OPC 방법을 통해 제작될 수 있다.
본 발명의 일 실시예에 따르면, 활성 패턴들(ACT)을 형성하기 위한 패터닝 공정은 EUV 리소그래피 공정을 포함할 수 있다. EUV 리소그래피 공정은, 포토레지스트 막 상에 조사되는 EUV를 이용한 노광 및 현상 공정을 포함할 수 있다. 일 예로, 상기 포토레지스트 막은 폴리하이드록시스티렌(Polyhydroxystyrene)과 같은 유기 고분자를 함유하는 유기 포토레지스트일 수 있다. 상기 유기 포토레지스트는 EUV에 반응하는 감광성 화합물(photosensitive compound)을 더 포함할 수 있다. 상기 유기 포토레지스트는 EUV 흡수율이 높은 물질, 예를 들어, 유기 금속 물질(Organometallic material), 아이오딘 함유 물질(Iodine-containing material) 또는 불소 함유 물질(Fluorine-containing material)을 추가로 포함할 수 있다. 다른 예로, 상기 포토레지스트 막은 주석 산화물(tin oxide)과 같은 무기 물질을 함유하는 무기 포토레지스트일 수 있다.
상기 포토레지스트 막은 비교적 얇은 두께로 형성될 수 있다. EUV에 노광된 포토레지스트 막을 현상하여 포토레지스트 패턴들이 형성될 수 있다. 평면적 관점에서, 포토레지스트 패턴들은, 일 방향으로 연장된 라인 형태, 아일랜드 형태, 지그재그 형태, 벌집(honeycomb) 형태, 또는 원 형태를 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다.
상기 포토레지스트 패턴들을 식각 마스크로 그들 아래에 적층된 하나 이상의 마스크 층들을 패터닝하여, 마스크 패턴들이 형성될 수 있다. 상기 마스크 패턴들을 식각 마스크로 타겟 층을 패터닝하여, 웨이퍼 상에 목적하는 패턴들이 형성될 수 있다.
예를 들어, 본 실시예의 EUV 리소그래피 공정으로 구현되는 활성 패턴들(ACT) 사이의 최소 피치는 45nm 이하일 수 있다. 즉, EUV 리소그래피 공정을 수행함에 따라, 한 장의 포토 마스크로도 정교하고 미세한 활성 패턴들(ACT)을 구현할 수 있다.
활성 패턴들(ACT) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 완전히 채우면서 활성 패턴들(ACT)을 덮도록 형성될 수 있다. 활성 패턴들(ACT)의 상면들이 노출될 때까지 소자 분리막(ST) 상에 평탄화 공정이 수행될 수 있다.
도 19 및 도 20a 내지 도 20d를 참조하면, 활성 패턴들(ACT) 및 소자 분리막(ST)을 패터닝하여, 제3 트렌치들(TR3)이 형성될 수 있다. 평면적 관점에서, 제3 트렌치들(TR3) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
제3 트렌치들(TR3)을 형성하는 것은, 개구부들을 포함하는 하드 마스크 패턴을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 노출된 활성 패턴들(ACT) 및 소자 분리막(ST)을 식각하는 것을 포함할 수 있다. 제3 트렌치(TR3)는 제1 트렌치(TR1)보다 얕게 형성될 수 있다.
도 21 및 도 22a 내지 도 22d를 참조하면, 각각의 제3 트렌치들(TR3) 내에 게이트 절연막(GI), 게이트 전극(GE) 및 게이트 캐핑막(GP)이 순차적으로 형성될 수 있다. 구체적으로, 제3 트렌치(TR3) 내에 게이트 절연막(GI)이 컨포멀하게 형성될 수 있다. 게이트 절연막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다.
게이트 절연막(GI) 상에 제3 트렌치(TR3)를 채우는 도전막을 형성하여, 게이트 전극(GE)이 형성될 수 있다. 상기 도전막은 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.
게이트 절연막(GI) 및 게이트 전극(GE)을 리세스하고, 리세스된 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 형성될 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다
활성 패턴들(ACT) 상에 이온 주입 공정을 수행하여, 활성 패턴(ACT)의 상부에 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SD2)은 제1 소스/드레인 영역(SD1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 동일한 불순물로 도핑될 수 있다.
게이트 전극(GE)의 아래에 위치하는 활성 패턴(ACT)에 채널 영역(CH)이 정의될 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 상면 및 양 측벽들 상에 제공될 수 있다 (도 22b 참조).
도 23 및 도 24a 내지 도 24d를 참조하면, 기판(SUB)의 전면 상에 절연막(IL)이 형성될 수 있다. 일 예로, 절연막(IL)은 실리콘 산화막 및 실리콘 산질화막이 적층된 멀티 레이어 구조일 수 있다. 절연막(IL)을 패터닝하여, 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)을 각각 노출하는 제1 콘택홀들(CNH1)이 형성될 수 있다. 제1 콘택홀(CNH1)이 형성될 때, 제1 소스/드레인 영역(SD1)의 상부가 리세스될 수 있다. 제1 콘택홀(CNH1)이 형성될 때, 제1 소스/드레인 영역(SD1) 주변의 소자 분리막(ST)의 상부가 리세스될 수 있다.
도 25 및 도 26a 내지 도 26d를 참조하면, 절연막(IL) 상에 제1 도전막(CL1), 배리어 막(BAL) 및 제2 도전막(CL2)이 순차적으로 형성될 수 있다. 제1 도전막(CL1)은 제1 콘택홀들(CNH1)을 채울 수 있다. 다시 말하면, 제1 도전막(CL1)은 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)과 접촉할 수 있다. 제1 도전막(CL1)은 절연막(IL)에 의해 활성 패턴들(ACT)의 제2 소스/드레인 영역들(SD2)과는 수직적으로 이격될 수 있다. 제1 도전막(CL1)은 도핑된 반도체 물질을 포함할 수 있다.
배리어 막(BAL)은 제1 도전막(CL1)과 제2 도전막(CL2) 사이에 개재되도록 형성될 수 있다. 배리어 막(BAL)은 도전성 금속질화물을 포함할 수 있다. 제2 도전막(CL2)은 금속 물질을 포함할 수 있다. 배리어 막(BAL)은 제2 도전막(CL2) 내의 금속 물질이 제1 도전막(CL1)으로 확산되는 것을 억제할 수 있다.
도 27 및 도 28a 내지 도 28d를 참조하면, 절연막(IL) 상에 제1 방향(D1)으로 서로 평행하게 연장되는 라인 구조체들(LST)이 형성될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로, 제2 도전막(CL2) 상에 마스크 패턴들(MP)이 형성될 수 있다. 마스크 패턴들(MP)은 제1 방향(D1)으로 연장되는 라인 형태를 갖도록 형성될 수 있다. 일 예로, 마스크 패턴들(MP)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
마스크 패턴들(MP)을 마스크로 제2 도전막(CL2), 배리어 막(BAL) 및 제1 도전막(CL1)을 순차적으로 패터닝하여, 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)이 각각 형성될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 서로 수직적으로 중첩될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 라인 구조체(LST)를 구성할 수 있다. 평면적 관점에서, 비트 라인들(BL)은 게이트 전극들(GE)과 교차하며 연장될 수 있다.
도전 패턴(CP)은 제1 콘택홀들(CNH1)을 각각 채우는 콘택부들(CNP)을 포함할 수 있다. 도전 패턴(CP)은 콘택부(CNP)를 통해 제1 소스/드레인 영역(SD1)과 연결될 수 있다. 다시 말하면, 비트 라인(BL)은 도전 패턴(CP)을 통해 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다.
라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 형성될 수 있다. 스페이서들(SP)을 형성하는 것은, 기판(SUB)의 전면 상에 스페이서막을 컨포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
스페이서들(SP) 및 마스크 패턴들(MP)을 마스크로 기판(SUB)의 전면 상에 식각 공정을 수행하여, 제2 소스/드레인 영역들(SD2)을 각각 노출하는 제2 콘택홀들(CNH2)이 형성될 수 있다. 구체적으로, 제2 콘택 홀(CNH2)은 절연막(IL)을 관통하여 기판(SUB)의 상면보다 더 아래로 연장될 수 있다. 제2 콘택 홀(CNH2)이 형성될 때, 제2 소스/드레인 영역(SD2)의 상부가 리세스될 수 있다. 제2 콘택 홀(CNH2)이 형성될 때, 제2 소스/드레인 영역(SD2) 주변의 소자 분리막(ST)의 상부가 리세스될 수 있다.
도 29 및 도 30a 내지 도 30d를 참조하면, 게이트 캐핑막(GP) 상에 복수개의 절연 펜스들(IFS)이 형성될 수 있다. 절연 펜스들(IFS)은 제2 콘택 홀들(CNH2)과 중첩되지 않고, 이들을 노출할 수 있다.
제2 콘택홀들(CNH2)에 도전 물질을 채워, 제2 콘택홀들(CNH2) 내에 콘택들(CNT)이 각각 형성될 수 있다. 콘택들(CNT)은 제2 소스/드레인 영역들(SD2)에 연결될 수 있다. 구체적으로, 기판(SUB)의 전면 상에 상기 도전 물질을 형성한 후, 상기 도전 물질의 상면이 절연 펜스들(IFS)의 상면들보다 낮아지도록 상기 도전 물질을 리세스할 수 잇다. 이로써, 도전 물질이 절연 펜스들(IFS)에 의해 분리되어, 제2 콘택홀들(CNH2)에 각각 콘택들(CNT)이 형성될 수 있다. 콘택들(CNT) 및 절연 펜스들(IFS)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
제2 콘택홀들(CNH2)에 채워지는 도전 물질은 도핑된 반도체 물질일 수 있다. 제2 콘택홀들(CNH2)에 도핑된 반도체를 채우고, 반도체 내의 불순물을 제2 소스/드레인 영역들(SD2)로 확산시킬 수 있다.
도 31 및 도 32a 내지 도 32d를 참조하면, 콘택들(CNT) 상에 랜딩 패드들(LP)이 각각 형성될 수 있다. 구체적으로, 콘택들(CNT) 및 절연 펜스들(IFS) 상에 금속막이 형성될 수 있다. 상기 금속막을 패터닝하여 복수개의 랜딩 패드들(LP)이 형성될 수 있다.
상기 금속막을 패터닝하는 것은, 앞서 도 15 및 도 16을 참조하여 설명한 본 발명에 따른 포토리소그래피 공정을 이용할 수 있다. 랜딩 패드들(LP)을 형성하기 위한 포토마스크는, 앞서 도 15를 참조하여 설명한 포토마스크(1400)가 이용될 수 있다. 다시 말하면, 랜딩 패드들(LP)을 형성하기 위한 포토마스크는, 앞서 도 4 내지 도 15를 참조하여 설명한 본 발명에 따른 OPC 방법을 통해 제작될 수 있다.
본 발명에 따른 OPC 방법을 통해 구현된 포토마스크를 이용하여 랜딩 패드들(LP)을 형성하기 때문에, 랜딩 패드들(LP)은 미세한 크기 및 미세한 피치를 가짐에도 불구하고 정밀하게 형성될 수 있다. 이로써, 공정 결함 없이 랜딩 패드들(LP)이 콘택들(CNT) 상에 각각 정확히 형성될 수 있다.
복수개의 랜딩 패드들(LP) 사이의 공간에 절연 물질을 채워, 절연 패턴(INP)이 형성될 수 있다. 랜딩 패드들(LP) 상에 제1 전극들(LEL)이 각각 형성될 수 있다. 제1 전극들(LEL)을 형성하기 위한 패터닝 공정 역시 본 발명에 따른 포토리소그래피 공정을 이용할 수 있다.
제1 전극들(LEL) 상에 유전막(HDL)이 콘포멀하게 형성될 수 있다. 유전막(HDL) 상에 제2 전극(TEL)이 형성될 수 있다. 제1 전극(LEL), 유전막(HDL) 및 제2 전극(TEL)은 정보 저장 요소(DS), 예를 들어, 캐패시터를 구성할 수 있다. 도시되진 않았지만, 제2 전극(TEL) 상에 적층된 금속 층들(예를 들어, M1, M2, M3, M4...)이 형성될 수 있다.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 제조하는 방법을 설명하기 위한 평면도이다. 도 34 내지 도 39는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 33의 I-I'선을 따라 자른 단면도들이다.
도 33 및 도 34를 참조하면, 기판(SUB) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 기판(SUB) 상에 주변 트랜지스터들(PTR)을 형성하는 것, 및 주변 트랜지스터들(PTR) 상에 하부 배선들(INL)을 형성하는 것을 포함할 수 있다. 예를 들어, 주변 트랜지스터들(PTR)을 형성하는 것은, 기판(SUB) 상에 활성 영역들을 정의하는 소자 분리막(ST)을 형성하는 것, 활성 영역들 상에 게이트 절연막 및 게이트 전극을 형성하는 것, 및 활성 영역들 상에 불순물을 주입하여 소스/드레인 영역을 형성하는 것을 포함할 수 있다. 주변 트랜지스터들(PTR) 및 하부 배선들(INL)을 덮는 제1 층간 절연막(ILD1)이 형성될 수 있다.
제1 층간 절연막(ILD1) 상에 하부 반도체 막(LSL)이 형성될 수 있다. 예를 들어, 하부 반도체 막(LSL)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 하부 반도체 막(LSL) 상에 하부 절연막(LIL)이 형성될 수 있다. 하부 절연막(LIL)을 형성하는 것은, 하부 반도체 막(LSL) 상에 제3 절연막(IL3), 하부 희생막(LHL) 및 제4 절연막(IL4)을 순차적으로 형성하는 것을 포함할 수 있다. 제3 및 제4 절연막들(IL3, IL4)은 실리콘 산화막을 포함할 수 있고, 하부 희생막(LHL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 하부 희생막(LHL) 상에 상부 반도체 막(USL)이 콘포멀하게 형성될 수 있다. 예를 들어, 상부 반도체 막(USL)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
도 33 및 도 35를 참조하면, 상부 반도체 막(USL) 상에 적층 구조체(MO)가 형성될 수 있다. 구체적으로, 상부 반도체 막(USL) 상에 제1 절연막들(IL1) 및 희생막들(HL)을 번갈아 적층하여, 적층 구조체(MO)가 형성될 수 있다. 적층 구조체(MO)의 최상부에 제2 절연막(IL2)이 형성될 수 있다.
제1 절연막들(IL1), 희생막들(HL), 및 제2 절연막(IL2)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 및 제2 절연막들(IL1, IL2)은 실리콘 산화막을 포함할 수 있고, 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
연결 영역(CNR) 상의 적층 구조체(MO)에 계단식 구조(STS)가 형성될 수 있다. 구체적으로, 적층 구조체(MO)에 사이클 공정을 수행하여 연결 영역(CNR) 상에 계단식 구조(STS)가 형성될 수 있다. 계단식 구조(STS)를 형성하는 것은, 적층 구조체(MO) 상에 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 이용한 사이클을 복수 회 반복 수행하는 것을 포함할 수 있다. 하나의 사이클은, 상기 마스크 패턴을 식각 마스크로 적층 구조체(MO)의 일부를 식각하는 공정, 및 상기 마스크 패턴을 축소시키는 트리밍 공정을 포함할 수 있다.
적층 구조체(MO) 상에 제2 층간 절연막(ILD2)이 형성될 수 있다. 제2 층간 절연막(ILD2)을 형성하는 것은, 적층 구조체(MO)를 덮는 절연막을 형성하는 것, 및 제2 절연막(IL2)이 노출될 때까지 상기 절연막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 33 및 도 36을 참조하면, 셀 어레이 영역(CAR) 상에 적층 구조체(MO)를 관통하는 채널 홀들(CHO)이 형성될 수 있다. 연결 영역(CNR) 상에 적층 구조체(MO)를 관통하는 더미 홀들(DHO)이 형성될 수 있다. 더미 홀들(DHO)은 적층 구조체(MO)의 계단식 구조(STS)를 관통할 수 있다. 채널 홀들(CHO) 및 더미 홀들(DHO) 각각은 하부 반도체 막(LSL)을 노출할 수 있다.
구체적으로, 채널 홀들(CHO)을 형성하기 위한 패터닝 공정은, 앞서 도 15 및 도 16을 참조하여 설명한 본 발명에 따른 포토리소그래피 공정을 이용할 수 있다. 채널 홀들(CHO)을 형성하기 위한 포토마스크는, 앞서 도 15를 참조하여 설명한 포토마스크(1400)가 이용될 수 있다. 다시 말하면, 채널 홀들(CHO)을 형성하기 위한 포토마스크는, 앞서 도 4 내지 도 15를 참조하여 설명한 본 발명에 따른 OPC 방법을 통해 제작될 수 있다.
본 발명에 따른 OPC 방법을 통해 구현된 포토마스크를 이용하여 채널 홀들(CHO)을 형성하기 때문에, 채널 홀들(CHO)은 미세한 크기 및 미세한 피치를 가짐에도 불구하고 정밀하게 형성될 수 있다. 이로써, 공정 결함 없이 채널 홀들(CHO)이 적층 구조체(MO)를 정확히 관통하도록 형성될 수 있다.
평면적 관점에서, 채널 홀들(CHO)은 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 채널 홀들(CHO) 각각의 최대 직경은, 더미 홀들(DHO) 각각의 최대 직경보다 작을 수 있다.
도 33 및 도 37을 참조하면, 채널 홀들(CHO) 내에 수직 채널 구조체들(VS)이 각각 형성될 수 있다. 더미 홀들(DHO) 내에 더미 구조체들(DS)이 각각 형성될 수 있다. 수직 채널 구조체들(VS) 및 더미 구조체들(DS) 각각의 상부에 도전 패드(PAD)가 형성될 수 있다.
구체적으로, 채널 홀(CHO)의 내벽 상에 수직 절연 패턴(VP)이 콘포멀하게 형성될 수 있다. 수직 절연 패턴(VP)을 형성하는 것은, 채널 홀(CHO) 내에 블록킹 절연막, 전하 저장막, 및 터널 절연막을 순차적으로 형성하는 것을 포함할 수 있다. 채널 홀(CHO) 내의 수직 절연 패턴(VP) 상에 수직 반도체 패턴(SP)이 형성될 수 있다. 수직 반도체 패턴(SP)을 형성하는 것은, 채널 홀(CHO) 내에 폴리실리콘 막을 형성하는 것을 포함할 수 있다. 이후, 채널 홀(CHO) 내에 매립 절연 패턴(VI)이 형성될 수 있다.
더미 홀(DHO) 내의 더미 구조체(DS)는 수직 채널 구조체(VS)와 동시에 형성될 수 있다.
도 33 및 도 38을 참조하면, 적층 구조체(MO) 및 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 적층 구조체(MO)를 패터닝하여, 적층 구조체(MO)을 관통하는 커팅 홀들(SPS)이 형성될 수 있다 (도 33 참조). 커팅 홀(SPS)은 하부 희생막(LHL)을 노출할 수 있다. 커팅 홀(SPS)에 의해 노출된 하부 희생막(LHL)이 소스 반도체 막(SSL)으로 교체될 수 있다. 소스 반도체 막(SSL)은, 노출된 수직 반도체 패턴(SP)과 직접 접촉할 수 있다. 한편, 연결 영역(CNR) 상의 하부 희생막(LHL)은 제거되지 않을 수 있다. 이로써, 연결 영역(CNR) 상에 소스 반도체 막(SSL)이 형성되지 않을 수 있다.
도 33 및 도 39를 참조하면, 커팅 홀(SPS)에 의해 노출된 희생막들(HL)이 전극들(EL)로 각각 교체되어, 전극 구조체(EST)가 형성될 수 있다. 구체적으로, 커팅 홀(SPS)을 통해 노출된 희생막들(HL)이 선택적으로 제거될 수 있다. 희생막들(HL)이 제거된 공간들 내에 전극들(EL)이 각각 형성될 수 있다. 이후 커팅 홀(SPS)을 절연 물질로 채울 수 있다.
셀 어레이 영역(CAR) 상에서, 제3 층간 절연막(ILD3)을 관통하여 도전 패드들(PAD)에 각각 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 연결 영역(CNR) 상에서, 제2 및 제3 층간 절연막들(ILD2, ILD3)을 관통하여 계단식 구조(STS)의 전극들(EL)에 각각 접속하는 셀 콘택 플러그들(PLG)이 형성될 수 있다. 제3 층간 절연막(ILD3) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL) 및 셀 콘택 플러그들(PLG)과 전기적으로 연결되는 상부 배선들(UIL)이 형성될 수 있다.
도 40, 42 및 44는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 41a, 도 43a 및 도 45a는 각각 도 40, 42 및 44의 A-A'선에 따른 단면도들이다. 도 41b, 도 43b 및 도 45b는 각각 도 40, 42 및 44의 B-B'선에 따른 단면도들이다. 도 41c, 도 43c 및 도 45c는 각각 도 40, 42 및 44의 C-C'선에 따른 단면도들이다. 도 41d, 도 43d 및 도 45d는 각각 도 40, 42 및 44의 D-D'선에 따른 단면도들이다. 도 46은 본 실시예에 따른 비아 홀들을 형성하기 위한 포토 마스크를 나타낸 평면도이다.
도 40 및 도 41a 내지 도 41d를 참조하면, 기판(SUB) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다.
기판(SUB)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(SUB)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(SUB)은 실리콘 기판일 수 있다.
기판(SUB)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(SUB)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 41d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 영역들(SD1)이 제공될 수 있다. 제1 소스/드레인 영역들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 제1 채널 영역(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 영역들(SD2)이 제공될 수 있다. 제2 소스/드레인 영역들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 제2 채널 영역(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 영역들(SD1)은 기판(SUB)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 기판(SUB)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 41d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 영역(CH1)의 제1 상면(TS1) 및 제1 채널 영역(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 영역(CH2)의 제2 상면(TS2) 및 제2 채널 영역(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 40 및 도 41a 내지 도 41d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(ILD1)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(ILD1, ILD2)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 영역(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 영역(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 41d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 영역들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(SUB) 상에 제1 층간 절연막(ILD1)이 제공될 수 있다. 제1 층간 절연막(ILD1)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(ILD1)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(ILD1) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(ILD2)이 제공될 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 영역(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 영역(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 영역(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(ILD2) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 43b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
도 42 및 도 43a 내지 도 43d를 참조하면, 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3)을 패터닝하여, 비아 홀들(VIH)이 형성될 수 있다. 각각의 비아 홀들(VIH)은, 제3 층간 절연막(ILD3)을 관통하여 활성 콘택(AC)의 상면 또는 게이트 콘택(GC)의 상면을 노출할 수 있다.
도 46을 참조하면, 비아 홀들(VIH)은 도 46의 포토 마스크(1400)를 이용한 포토리소그래피 공정을 이용하여 형성될 수 있다. 도 46의 포토 마스크(1400)를 형성하는 것은, 앞서 도 4 내지 도 14를 참조하여 설명한 본 발명에 따른 OPC 방법을 포함할 수 있다.
도 44 및 도 45a 내지 도 45d를 참조하면, 비아 홀들(VIH) 내에 도전 물질을 채워 제1 비아들(VI1)이 형성될 수 있다. 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 형성될 수 있다. 제4 층간 절연막(ILD4) 내에 배선들(M1_R1, M1_R2, M1_I)이 형성될 수 있다. 배선들(M1_R1, M1_R2, M1_I)은, 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 및 하부 배선들(M1_I)을 포함할 수 있다.
도 44를 참조하면, 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 복수개의 하부 배선들(M1_I)은, 제1 및 제2 하부 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 복수개의 하부 배선들(M1_I)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
배선들(M1_R1, M1_R2, M1_I) 및 이들 아래의 제1 비아들(VI1)은 제1 금속 층(M1)을 구성할 수 있다. 제1 비아(VI1)는 배선과 활성 콘택(AC) 또는 게이트 콘택(GC) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 도시되진 않았지만, 제1 금속 층(M1) 상에 금속 층들(M2, M3, M4...)이 추가로 형성될 수 있다.
본 발명에 따른 광 근접 보정 방법은, 앞서 도 31의 랜딩 패드들(LP), 도 36의 채널 홀들(CHO) 및 도 42의 비아 홀들(VIH)과 같은 아일랜드 패턴들을 형성하는 방법에 적용될 수 있다. 추가적으로, 본 발명에 따른 광 근접 보정 방법은, 도 44와 같이 라인 패턴들(예를 들어, 배선)을 형성하는 방법에 적용될 수도 있다. 특히, 라인 엔드와 라인 엔드간의 거리가 가까워 마스크 룰 제약이 존재할 경우, 본 발명에 따른 광 근접 보정 방법이 효과적으로 사용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 레이아웃의 디자인 패턴에 광 근접 보정(OPC)을 수행하는 것; 및
    보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함하되,
    상기 광 근접 보정은:
    상기 디자인 패턴에 대해 타겟 패턴을 생성하는 것;
    상기 타겟 패턴을 바탕으로 제1 OPC를 수행하여 제1 보정 패턴을 생성하는 것;
    상기 제1 보정 패턴의 제1 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 측정하는 것;
    상기 타겟 오차를 바탕으로 상기 타겟 패턴으로부터 리타겟 패턴을 생성하는 것; 및
    상기 리타겟 패턴을 바탕으로 제2 OPC를 수행하여 제2 보정 패턴을 생성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 타겟 패턴은 제1 엣지, 제2 엣지, 제3 엣지 및 제4 엣지를 포함하고,
    상기 타겟 오차를 측정하는 것은:
    상기 제1 엣지와 상기 제1 시뮬레이션 이미지 사이의 제1 타겟 오차를 측정하는 것;
    상기 제2 엣지와 상기 제1 시뮬레이션 이미지 사이의 제2 타겟 오차를 측정하는 것;
    상기 제3 엣지와 상기 제1 시뮬레이션 이미지 사이의 제3 타겟 오차를 측정하는 것; 및
    상기 제4 엣지와 상기 제1 시뮬레이션 이미지 사이의 제4 타겟 오차를 측정하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 내지 제4 타겟 오차들 각각은, 상기 제1 내지 제4 엣지들 중 그에 대응하는 엣지와 상기 제1 시뮬레이션 이미지 사이의 최소 이격 거리인 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 리타겟 패턴을 생성하는 것은:
    상기 제1 엣지를 상기 제1 타겟 오차의 반대 값만큼 보상하는 것;
    상기 제2 엣지를 상기 제2 타겟 오차의 반대 값만큼 보상하는 것;
    상기 제3 엣지를 상기 제3 타겟 오차의 반대 값만큼 보상하는 것; 및
    상기 제4 엣지를 상기 제4 타겟 오차의 반대 값만큼 보상하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 리타겟 패턴의 중심은 상기 타겟 패턴의 중심으로부터 오프셋되고,
    상기 리타겟 패턴의 크기는 상기 타겟 패턴의 크기와 다른 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 타겟 패턴은 제1 엣지, 제2 엣지, 제3 엣지 및 제4 엣지를 포함하고,
    상기 리타겟 패턴은 제1 리타겟 엣지, 제2 리타겟 엣지, 제3 리타겟 엣지 및 제4 리타겟 엣지를 포함하며,
    상기 리타겟 패턴을 생성하는 것은:
    상기 타겟 오차를 바탕으로 상기 제1 엣지를 보상하여 상기 제1 리타겟 엣지를 생성하는 것;
    상기 타겟 오차를 바탕으로 상기 제2 엣지를 보상하여 상기 제2 리타겟 엣지를 생성하는 것;
    상기 타겟 오차를 바탕으로 상기 제3 엣지를 보상하여 상기 제3 리타겟 엣지를 생성하는 것; 및
    상기 타겟 오차를 바탕으로 상기 제4 엣지를 보상하여 상기 제2 리타겟 엣지를 생성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 광 근접 보정은:
    상기 제2 보정 패턴의 제2 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 다시 측정하는 것; 및
    상기 타겟 오차가 허용 범위 내인지를 판단하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 타겟 오차가 허용 범위 내인지를 판단하는 것은, OPC 툴의 최소단위인 database unit(dbu)보다 작은지 여부를 판단하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 광 근접 보정은, 상기 타겟 오차가 허용 범위를 벗어날 경우:
    추가 리타겟 패턴을 생성하는 것; 및
    추가 OPC를 수행하는 것을 더 포함하되,
    상기 추가 리타겟 패턴을 생성하는 것 및 상기 추가 OPC를 수행하는 것은, 상기 타겟 오차가 OPC 툴의 최소단위인 database unit(dbu)보다 작아질 때까지 반복(iterative) 수행되는 것인 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 기판 상에 절연막들 및 희생막들을 번갈아 적층하여 적층 구조체를 형성하는 것;
    상기 적층 구조체를 관통하는 채널 홀들을 형성하는 것;
    상기 채널 홀들 내에 수직 채널 구조체들을 각각 형성하는 것; 및
    상기 희생막들을 전극들로 각각 교체하는 것을 더 포함하되,
    상기 포토레지스트 패턴은, 상기 채널 홀들을 형성하기 위한 마스크를 정의하는 반도체 소자의 제조 방법.
  11. 레이아웃에 광 근접 보정(OPC)을 수행하는 것; 및
    보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함하되,
    상기 광 근접 보정은:
    제1 내지 제4 엣지들을 포함하는 타겟 패턴을 생성하는 것;
    상기 타겟 패턴을 바탕으로 제1 OPC를 수행하여 제1 보정 패턴을 생성하는 것;
    상기 제1 보정 패턴의 제1 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 측정하는 것;
    상기 타겟 오차를 바탕으로 상기 타겟 패턴의 제1 내지 제4 엣지들 각각을 보상하여 리타겟 패턴을 생성하는 것; 및
    상기 리타겟 패턴을 바탕으로 제2 OPC를 수행하여 제2 보정 패턴을 생성하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 타겟 오차를 측정하는 것은:
    상기 제1 엣지와 상기 제1 시뮬레이션 이미지 사이의 제1 타겟 오차를 측정하는 것;
    상기 제2 엣지와 상기 제1 시뮬레이션 이미지 사이의 제2 타겟 오차를 측정하는 것;
    상기 제3 엣지와 상기 제1 시뮬레이션 이미지 사이의 제3 타겟 오차를 측정하는 것; 및
    상기 제4 엣지와 상기 제1 시뮬레이션 이미지 사이의 제4 타겟 오차를 측정하는 것을 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 리타겟 패턴을 생성하는 것은:
    상기 제1 엣지를 상기 제1 타겟 오차의 반대 값만큼 보상하는 것;
    상기 제2 엣지를 상기 제2 타겟 오차의 반대 값만큼 보상하는 것;
    상기 제3 엣지를 상기 제3 타겟 오차의 반대 값만큼 보상하는 것; 및
    상기 제4 엣지를 상기 제4 타겟 오차의 반대 값만큼 보상하는 것을 포함하는 반도체 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 리타겟 패턴의 중심은 상기 타겟 패턴의 중심으로부터 오프셋되고,
    상기 리타겟 패턴의 크기는 상기 타겟 패턴의 크기와 다른 반도체 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 기판 상에 활성 패턴을 정의하는 소자 분리막을 형성하는 것;
    상기 활성 패턴을 가로지르는 게이트 전극을 형성하는 것;
    상기 활성 패턴의 상부에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 것, 상기 제1 소스/드레인 영역은 상기 게이트 전극의 일 측에 인접하고, 상기 제2 소스/드레인 영역은 상기 게이트 전극의 타 측에 인접하며;
    상기 제1 소스/드레인 영역에 전기적으로 접속하는 비트 라인을 형성하는 것;
    상기 제2 소스/드레인 영역에 전기적으로 접속하는 콘택을 형성하는 것;
    상기 콘택 상에 금속막을 형성하는 것;
    상기 금속막을 상기 포토레지스트 패턴을 이용하여 패터닝하여, 랜딩 패드를 형성하는 것; 및
    상기 랜딩 패드 상에 정보 저장 요소를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  16. 기판의 상에 주변 트랜지스터들 및 그 위의 하부 배선들을 포함하는 주변 회로 구조체를 형성하는 것, 상기 기판은 셀 어레이 영역 및 연결 영역을 포함하고;
    상기 주변 회로 구조체 상에 반도체 막을 형성하는 것;
    상기 반도체 막 상에 절연막들 및 희생막들을 번갈아 적층하여 적층 구조체를 형성하는 것;
    상기 연결 영역 상의 상기 적층 구조체를 패터닝하여, 계단식 구조를 형성하는 것;
    상기 셀 어레이 영역 상의 상기 적층 구조체를 관통하는 채널 홀들을 형성하는 것;
    상기 연결 영역 상의 상기 계단식 구조를 관통하는 더미 홀들을 형성하는 것;
    상기 채널 홀들 내에 수직 채널 구조체들을 각각 형성하는 것, 상기 수직 채널 구조체들 각각은 전하 저장막을 포함하는 수직 절연 패턴, 상기 반도체 막과 연결되는 수직 반도체 패턴, 및 매립 절연 패턴을 포함하며;
    상기 더미 홀들 내에 더미 구조체들을 각각 형성하는 것;
    상기 희생막들을 전극들로 각각 교체하는 것;
    상기 수직 채널 구조체들과 각각 전기적으로 연결되는 비트 라인들을 형성하는 것; 및
    상기 계단식 구조를 통해 노출된 상기 전극들에 각각 전기적으로 연결되는 상부 배선들을 형성하는 것을 포함하되,
    상기 채널 홀들을 형성하는 것은:
    상기 채널 홀들을 정의하는 레이아웃을 설계하는 것;
    설계된 상기 레이아웃에 광 근접 보정(OPC)을 수행하는 것; 및
    보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 포토리소그래피 공정을 수행하는 것을 포함하고,
    상기 광 근접 보정은:
    제1 내지 제4 엣지들을 포함하는 타겟 패턴을 생성하는 것;
    상기 타겟 패턴을 바탕으로 제1 OPC를 수행하여 제1 보정 패턴을 생성하는 것;
    상기 제1 보정 패턴의 제1 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 측정하는 것;
    상기 타겟 오차를 바탕으로 상기 타겟 패턴의 제1 내지 제4 엣지들 각각을 보상하여 리타겟 패턴을 생성하는 것; 및
    상기 리타겟 패턴을 바탕으로 제2 OPC를 수행하여 제2 보정 패턴을 생성하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 타겟 오차를 측정하는 것은:
    상기 제1 엣지와 상기 제1 시뮬레이션 이미지 사이의 제1 타겟 오차를 측정하는 것;
    상기 제2 엣지와 상기 제1 시뮬레이션 이미지 사이의 제2 타겟 오차를 측정하는 것;
    상기 제3 엣지와 상기 제1 시뮬레이션 이미지 사이의 제3 타겟 오차를 측정하는 것; 및
    상기 제4 엣지와 상기 제1 시뮬레이션 이미지 사이의 제4 타겟 오차를 측정하는 것을 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 리타겟 패턴을 생성하는 것은:
    상기 제1 엣지를 상기 제1 타겟 오차의 반대 값만큼 보상하는 것;
    상기 제2 엣지를 상기 제2 타겟 오차의 반대 값만큼 보상하는 것;
    상기 제3 엣지를 상기 제3 타겟 오차의 반대 값만큼 보상하는 것; 및
    상기 제4 엣지를 상기 제4 타겟 오차의 반대 값만큼 보상하는 것을 포함하는 반도체 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 리타겟 패턴의 중심은 상기 타겟 패턴의 중심으로부터 오프셋되고,
    상기 리타겟 패턴의 크기는 상기 타겟 패턴의 크기와 다른 반도체 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 광 근접 보정은:
    상기 제2 보정 패턴의 제2 시뮬레이션 이미지와 상기 타겟 패턴을 비교하여 타겟 오차를 다시 측정하는 것; 및
    상기 타겟 오차가 허용 범위 내인지를 판단하는 것을 더 포함하는 반도체 소자의 제조 방법.
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