KR20240080060A - Opc 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 레이아웃의 디자인 패턴에 광 근접 보정(OPC) 절차를 수행하는 것; 및 보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함한다. 상기 OPC 절차를 수행하는 것은: 상기 디자인 패턴을 복수개의 세그먼트들로 분할하는 것; 상기 복수개의 세그먼트들 각각에 대한 해시값을 생성하는 것; 및 상기 복수개의 세그먼트들 중 동일한 해시값을 갖는 세그먼트들에 동일한 정정 바이어스를 적용하여 보정 패턴을 생성하는 것을 포함한다. 상기 해시값을 생성하는 것은: 타겟 세그먼트 내에 키 세그먼트를 생성하는 것; 상기 키 세그먼트를 중심으로 하는 커리 영역을 생성하는 것; 및 상기 커리 영역 내의 패턴 이미지를 바탕으로 상기 해시값을 생성하는 것을 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 OPC 방법을 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, OPC의 일관성을 유지할 수 있는 OPC 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 집적도 및 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃의 디자인 패턴에 광 근접 보정(OPC) 절차를 수행하는 것; 및 보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 상기 OPC 절차를 수행하는 것은: 상기 디자인 패턴을 복수개의 세그먼트들로 분할하는 것; 상기 복수개의 세그먼트들 각각에 대한 해시값을 생성하는 것; 및 상기 복수개의 세그먼트들 중 동일한 해시값을 갖는 세그먼트들에 동일한 정정 바이어스를 적용하여 보정 패턴을 생성하는 것을 포함할 수 있다. 상기 해시값을 생성하는 것은: 타겟 세그먼트 내에 키 세그먼트를 생성하는 것; 상기 키 세그먼트를 중심으로 하는 커리 영역을 생성하는 것; 및 상기 커리 영역 내의 패턴 이미지를 바탕으로 상기 해시값을 생성하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃의 라인-앤 스페이스 패턴에 광 근접 보정(OPC) 절차를 수행하는 것; 및 보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 상기 OPC 절차를 수행하는 것은: 상기 라인-앤 스페이스 패턴을 복수개의 세그먼트들로 분할하는 것; 상기 복수개의 세그먼트들 각각에 대한 해시값을 생성하는 것; 및 상기 복수개의 세그먼트들 중 동일한 해시값을 갖는 세그먼트들에 동일한 정정 바이어스를 적용하여 보정 패턴을 생성하는 것을 포함할 수 있다. 상기 해시값을 생성하는 것은, 커리 영역 내의 패턴 이미지가 동일한 세그먼트들에 대해서는 동일한 해시값을 생성하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃의 디자인 패턴에 광 근접 보정(OPC) 절차를 수행하는 것; 보정된 상기 레이아웃으로 포토마스크를 제작하는 것; 기판 상에 식각 타겟 층 및 포토레지스트 층을 형성하는 것; 상기 포토마스크로 상기 포토레지스트 층을 노광 및 현상하여 포토레지스트 패턴들을 형성하는 것; 및 상기 포토레지스트 패턴들을 이용하여 상기 식각 타겟 층을 패터닝하는 것을 포함할 수 있다. 상기 OPC 절차를 수행하는 것은: 상기 디자인 패턴을 복수개의 세그먼트들로 분할하는 것, 상기 복수개의 세그먼트들은 일반 세그먼트 및 상기 일반 세그먼트와 다른 길이를 갖는 기형 세그먼트를 포함하고; 상기 일반 세그먼트의 제1 커리 영역을 생성하는 것; 상기 기형 세그먼트의 제2 커리 영역을 생성하는 것, 상기 제2 커리 영역은 상기 제1 커리 영역과 동일한 패턴 이미지를 갖고; 상기 일반 세그먼트와 상기 기형 세그먼트에 동일한 해시값을 생성하는 것; 및 동일한 해시값을 갖는 상기 일반 세그먼트와 상기 기형 세그먼트에 동일한 정정 바이어스를 적용하여 보정 패턴을 생성하는 것을 포함할 수 있다.
본 발명에 따른 OPC 방법은, 주변 환경이 동일한 세그먼트들에 대해 동일한 해시값을 생성할 수 있다. 이로써 주변 환경이 동일한 세그먼트들에 대해서는 일괄적으로 동일한 정정 바이어스가 인가될 수 있다. 결과적으로 본 발명은 OPC의 일관성을 유지시키고 OPC의 정확도를 향상시킬 수 있으며 OPC 수행 시간을 단축할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다.
도 5는 광 근접 보정에서 도 4의 설계된 레이아웃의 컨투어를 복수의 세그먼트들로 분할하는 과정을 보여주는 개념도이다.
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다.
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다.
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 포토리소그래피 공정의 개념도이다.
도 9는 본 발명의 실시예들에 따른 광 근접 보정의 구체적인 과정들을 개략적으로 보여주는 순서도이다.
도 10은 본 발명의 실시예들에 따른 타겟 세그먼트의 해시값을 생성하는 과정들을 나타낸 순서도이다.
도 11은 설계된 레이아웃을 나타낸 평면도이다.
도 12 내지 도 20은 본 발명의 비교예에 따른 광 근접 보정을 설명하기 위한 레이아웃 평면도들이다.
도 21 내지 도 23은 본 발명의 실시예들에 따른 타겟 세그먼트에 대한 해시값을 생성하는 방법을 설명하기 위한 레이아웃 평면도들이다.
도 24는 본 발명의 실시예들에 따른 광 근접 보정을 설명하기 위한 레이아웃 평면도이다.
도 25 내지 도 28은 본 발명의 다른 실시예들에 따른 키 세그먼트의 생성 방법 및 해시값의 생성 방법을 설명하기 위한 레이아웃 평면도들이다.
도 29 및 31은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 30a, 30b, 30c 및 30d는 각각 도 29의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 32a, 32b, 32c 및 32d는 각각 도 31의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다.
도 5는 광 근접 보정에서 도 4의 설계된 레이아웃의 컨투어를 복수의 세그먼트들로 분할하는 과정을 보여주는 개념도이다.
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다.
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다.
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 포토리소그래피 공정의 개념도이다.
도 9는 본 발명의 실시예들에 따른 광 근접 보정의 구체적인 과정들을 개략적으로 보여주는 순서도이다.
도 10은 본 발명의 실시예들에 따른 타겟 세그먼트의 해시값을 생성하는 과정들을 나타낸 순서도이다.
도 11은 설계된 레이아웃을 나타낸 평면도이다.
도 12 내지 도 20은 본 발명의 비교예에 따른 광 근접 보정을 설명하기 위한 레이아웃 평면도들이다.
도 21 내지 도 23은 본 발명의 실시예들에 따른 타겟 세그먼트에 대한 해시값을 생성하는 방법을 설명하기 위한 레이아웃 평면도들이다.
도 24는 본 발명의 실시예들에 따른 광 근접 보정을 설명하기 위한 레이아웃 평면도이다.
도 25 내지 도 28은 본 발명의 다른 실시예들에 따른 키 세그먼트의 생성 방법 및 해시값의 생성 방법을 설명하기 위한 레이아웃 평면도들이다.
도 29 및 31은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 30a, 30b, 30c 및 30d는 각각 도 29의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 32a, 32b, 32c 및 32d는 각각 도 31의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 상기 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. CPU(10)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)을 실행할 수 있다.
워킹 메모리(30)에는 운영 체제(OS)나 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 보조 기억 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(30)에 로드될 수 있다. 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. OPC 툴(34)은 레이아웃 디자인 툴(32)에서 출력된 레이아웃 데이터에 대해서 광 근접 보정(Optical Proximity Correction: OPC)을 수행할 수 있다. 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 입출력 장치(50)를 통해서 OPC 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해서 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S20). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 이러한 일련의 과정들은 대부분 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S30). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 내의 패턴들의 형태 및 위치가 변경(바이어스)될 수 있다. 광 근접 보정에 관한 보다 구체적인 설명은, 도 3 내지 도 8을 참조하여 후술한다.
광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S50). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다. 포토리소그래피 시스템(1000)은 광원(1200), 포토마스크(1400), 축소 투영 장치(1600), 및 기판 스테이지(Substrate Stage, 1800)를 포함할 수 있다. 다만, 포토리소그래피 시스템(1000)은 도 3에 나타내지 않은 구성 요소들을 더 포함할 수 있다. 일 예로, 포토리소그래피 시스템(1000)은 기판(100)의 표면의 높이 및 기울기를 측정하기 위해 이용되는 센서를 더 포함할 수 있다.
광원(1200)은 광을 방출할 수 있다. 광원(1200)으로부터 방출된 광은 포토마스크(1400)로 조사될 수 있다. 일 예로, 광 초점을 조절하기 위해, 광원(1200)과 포토마스크(1400) 사이에 렌즈가 제공될 수 있다. 광원(1200)은 자외선 광원(예를 들어, 234nm의 파장을 갖는 KrF 광원, 193nm의 파장을 갖는 ArF 광원 등) 또는 극자외선(extreme ultraviolet, EUV) 광원을 포함할 수 있다. 바람직하기로, 본 발명의 실시예에 따른 광원(1200)은 EUV 광원일 수 있다. 광원(1200)은 하나의 점 광원(P1)을 포함할 수 있으나, 본 발명은 이에 의해 한정되지 않는다. 다른 실시예들에 있어서, 광원(1200)은 복수의 점 광원들을 포함할 수 있다.
설계된 레이아웃을 기판(100) 상에 인쇄(구현)하기 위하여, 포토마스크(1400)는 이미지 패턴들을 포함할 수 있다. 이미지 패턴들은 앞서 설명한 레이아웃 설계 및 광 근접 보정을 통해서 얻어진 레이아웃 패턴들을 기반으로 형성될 수 있다. 이미지 패턴들은 투명 영역 및 불투명 영역에 의해 정의될 수 있다. 투명 영역은 포토마스크(1400) 상의 금속 층(일 예로, 크롬 막)을 식각함으로써 형성될 수 있다. 투명 영역은 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 반면, 불투명 영역은 광을 통과시키지 않고 차단할 수 있다.
축소 투영 장치(1600)는 포토마스크(1400)의 투명 영역을 통과한 광을 제공받을 수 있다. 축소 투영 장치(1600)는 기판(100) 상에 인쇄될 패턴들을 포토마스크(1400)의 이미지 패턴들과 매칭시킬 수 있다. 상기 광은 축소 투영 장치(1600)를 통해 기판(100)으로 조사될 수 있다. 이로써, 포토마스크(1400)의 이미지 패턴들에 대응하는 패턴들이 기판(100) 상에 인쇄될 수 있다.
기판 스테이지(1800)는 기판(100)를 지지할 수 있다. 일 예로, 기판(100)은 실리콘 웨이퍼를 포함할 수 있다. 축소 투영 장치(1600)는 애퍼쳐(Aperture)를 포함할 수 있다. 애퍼쳐는 광원(1200)으로부터 방출된 자외선 광의 초점 심도를 높이기 위해 이용될 수 있다. 일 예로, 애퍼쳐는 다이폴 애퍼처(Dipole Aperture) 또는 쿼드러플 애퍼처(Quadruple Aperture)를 포함할 수 있다. 축소 투영 장치(1600)는 광 초점을 조절하기 위해 렌즈를 더 포함할 수 있다.
한편, 반도체 소자의 집적도가 높아짐에 따라, 포토마스크(1400)의 이미지 패턴들 사이의 거리가 상대적으로 매우 작을 수 있다. 이러한 "근접성(Proximity)" 때문에 빛의 간섭 및 회절이 발생하고, 기판(100) 상에 왜곡된 패턴이 인쇄될 수 있다. 왜곡된 패턴이 기판(100) 상에 인쇄되는 경우, 설계된 회로가 비정상적으로 동작할 수 있다.
패턴의 왜곡을 방지하기 위해, 해상도 향상 기법(Resolution Enhancement Technology)이 이용될 수 있다. 광 근접 보정(도 2의 S30 참조)은 해상도 향상 기법의 한 예이다. 광 근접 보정에 따르면, 빛의 간섭 및 회절과 같은 왜곡의 정도가 OPC 모델의 시뮬레이션에 의하여 미리 예측될 수 있다. 예측된 결과에 기초하여, 설계된 레이아웃이 변경(바이어스)될 수 있다. 변경된 레이아웃에 기초하여 포토마스크(1400)에 이미지 패턴들이 형성되고, 이로써 기판(100) 상에 원하는 패턴이 인쇄될 수 있다.
반도체 소자의 레이아웃은 복수개의 레이어들을 포함할 수 있다. 일 예로, 광 근접 보정은 단일 레이어(Layer)의 레이아웃을 조정하도록 수행될 수 있다. 다시 말하면, 광 근접 보정은 복수개의 레이어들 각각에 대해 독립적으로 수행될 수 있다. 복수개의 레이어들이 반도체 공정을 통해 기판 상에 순차적으로 구현됨으로써 반도체 소자가 형성될 수 있다. 일 예로, 반도체 소자는 특정 회로를 구현하기 위해, 적층된 복수의 금속 레이어들(Metal Layers)을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다. 도 4의 실선은 도 3의 기판(100) 상에 인쇄하고자 하는 타겟 패턴들을 나타낸다. 반면, 도 4의 점선은 도 3의 기판(100) 상에 실제로 인쇄되는 실제 패턴들을 나타낸다.
설계된 레이아웃(LO)은 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)을 포함할 수 있다. 도 4에 나타낸 설계된 레이아웃(LO)의 형태는 본 발명의 이해를 돕기 위한 예이고, 본 발명이 이에 한정되는 것은 아니다. 설계된 레이아웃(LO)은 최초의(Initial) 설계 레이아웃으로서 제공될 수 있다. 도 4에 나타난 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)의 실선들은 기판(100) 상에 구현하고자 하는 타겟 패턴들을 나타낼 수 있다.
앞서 설명한 바와 같이 기판(100) 상에 패턴을 구현할 때 빛의 간섭 및 회절과 같은 왜곡이 발생할 수 있다. 포토마스크(1400)의 이미지 패턴들이 도 4에 나타난 실선들을 기초로 하여 형성될 경우, 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)이 도 4의 점선으로 표시되는 패턴들의 형태로 기판(100) 상에 구현될 수 있다. 도 4의 점선으로 표시되는 왜곡된 패턴들이 기판(100) 상에 인쇄되는 경우, 설계된 회로는 비정상적으로 동작할 수 있다.
패턴의 왜곡을 방지하기 위해, 광 근접 보정이 수행될 수 있다. 실제 패턴(도 4의 점선)과 타겟 패턴(도 4의 실선) 사이의 오차를 줄이기 위해, 광 근접 보정을 통하여 설계된 레이아웃(LO)이 변경(바이어스)될 수 있다. 포토마스크(1400)의 이미지 패턴들은 바이어스된 레이아웃을 기초로 형성될 수 있다. 이러한 포토마스크(1400)를 이용하여 포토리소그래피 공정을 수행할 경우, 설계된 레이아웃(LO)의 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)과 실질적으로 동일한 형태의 실제 패턴들이 기판(100) 상에 인쇄될 수 있다.
도 5는 광 근접 보정에서 도 4의 설계된 레이아웃의 컨투어(Contour)를 복수의 세그먼트들(Segment)로 분할하는 과정을 보여주는 개념도이다. 도 5를 참조하면, 설계된 레이아웃의 컨투어 상에 복수의 분할 지점들(Division Points)이 설정될 수 있다. 일 예로, 설계된 레이아웃의 컨투어 상에 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)이 설정될 수 있다. 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)에 기초하여, 하나의 세그먼트(SEG)가 얻어질 수 있다. 유사한 방식으로, 복수의 분할 지점에 기초하여, 설계된 레이아웃의 컨투어가 복수의 세그먼트들로 분할될 수 있다.
본 발명의 명세서에서 사용된 용어 "분할"은 물리적인 분할을 의미하지 않을 수 있다. 도 5에서 복수의 세그먼트가 물리적으로 분할된 것으로 표현되었으나, 이는 이해를 돕기 위해 개념적으로 제공된 것이다.
광 근접 보정에서, 분할된 세그먼트들(SEG) 각각은 바이어스의 대상이 될 수 있다. 분할된 세그먼트들(SEG) 각각은 독립적으로 바이어스될 수 있다. 예로서, 하나의 세그먼트(SEG)는 다른 세그먼트들(SEG)과 독립적으로 제1 방향(일 예로, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(일 예로, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 분할된 세그먼트들(SEG) 각각은 기판(100) 상에 구현되는 실제 패턴과 목표 패턴 사이의 오차를 줄이기 위해 바이어스될 수 있다. 분할된 세그먼트들(SEG)을 바이어스 하는 것은, 도 1의 OPC 툴(34)을 통해 수행될 수 있다. 바이어스된 세그먼트들에 기초하여 얻어지는 보정된 레이아웃의 예시가 도 6에 나타나 있다.
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다. 도 6을 참조하면, 도 4의 제1 회로 패턴(R1)으로부터 보정된 제1 보정 패턴(R1')이 제공될 수 있다. 설명의 편의를 위해, 도 4의 제2 내지 제4 회로 패턴들(R2, R3, R4)에 관한 설명들은 생략한다. 앞서 도 5를 참조하여 설명된 것과 같이, 도 4의 제1 회로 패턴(R1)의 컨투어가 여러 세그먼트들로 분할되고, 분할된 세그먼트들 각각이 바이어스될 수 있다. 도 6에 나타낸 것과 같이, 세그먼트들 각각은 제1 방향(일 예로, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(일 예로, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 이때, 어떤 세그먼트는 바이어스되지 않을 수 있다. 이에 따라, 제1 보정 패턴(R1')이 얻어질 수 있다.
도 6의 점선은 보정된 레이아웃을 통해 도 3의 기판(100) 상에 실제로 인쇄될 실제 패턴을 나타낸다. 분할된 세그먼트들 각각을 바이어스시킴으로써, 실제 패턴과 타겟 패턴 사이의 오차가 줄어들 수 있다.
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다. 도 6의 보정된 레이아웃에 대해 마스크 룰 체크(MRC) 절차가 수행된 이후 마스크 데이터가 생성될 수 있다. 마스크 데이터를 바탕으로 포토마스크가 제작될 수 있다.
일 예로, 도 7을 참조하면, 포토마스크(1400)는 도 6의 제1 보정 패턴(R1')에 대응하는 이미지 패턴(IM)을 포함할 수 있다. 포토마스크(1400)는 투명 영역 및 불투명 영역을 포함할 수 있다. 불투명 영역은 광을 통과시키지 않고 차단할 수 있다. 반면, 투명 영역은 도 3의 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 포토마스크(1400)를 통과한 광은 도 3의 기판(100) 상으로 조사될 수 있다. 예를 들어, 음의 포토레지스트(negative photoresist)를 사용하는 포토리소그래피 공정의 경우, 이미지 패턴(IM)은 포토마스크(1400)의 투명 영역일 수 있다.
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 포토리소그래피 공정의 개념도이다. 도 3의 광원(1200)의 점 광원(P1)은 포토마스크(1400)로 광을 방출할 수 있다. 방출된 광은 이미지 패턴(IM)의 투명 영역을 통과하여 기판(100) 상의 음의 포토레지스트로 조사될 수 있다 (노광 공정). 음의 포토레지스트 상에서 광이 조사된 영역은 잔류하고, 광이 조사되지 않은 영역은 제거될 수 있다 (현상 공정). 이에 따라, 이미지 패턴(IM)에 대응하는 제1 회로 패턴(R1)이 기판(100) 상에 인쇄될 수 있다.
기판(100) 상에 점선으로 나타난 실제 패턴이 인쇄될 수 있다. 실제 패턴은 실선으로 나타난 타겟 패턴과 실질적으로 동일한 형태 및 크기를 가질 수 있다. 결론적으로, 광 근접 보정을 통하여 실제 패턴과 타겟 패턴 사이의 오차가 최소화될 수 있다.
도 9는 본 발명의 실시예들에 따른 광 근접 보정의 구체적인 과정들을 개략적으로 보여주는 순서도이다. 도 10은 본 발명의 실시예들에 따른 타겟 세그먼트의 해시값을 생성하는 과정들을 나타낸 순서도이다. 도 11은 설계된 레이아웃을 나타낸 평면도이다. 도 12 내지 도 20은 본 발명의 비교예에 따른 광 근접 보정을 설명하기 위한 레이아웃 평면도들이다.
도 9 및 도 11을 참조하면, 앞서 도 2를 참조하여 설명한 레이아웃 설계 단계(S20)를 통해 생성된 레이아웃(LO)이 제공될 수 있다. 레이아웃(LO)은 단일 레이어의 레이아웃일 수 있다. 레이아웃(LO)은 서로 인접하는 복수개의 디자인 패턴들(LIP1-LIP5)을 포함할 수 있다. 일 예로, 복수개의 디자인 패턴들(LIP1-LIP5)은 앞서 도 4를 참조하여 설명한 회로 패턴들(R1-R4)에 대응할 수 있다.
본 실시예에 따른 복수개의 디자인 패턴들(LIP1-LIP5)은 라인-앤 스페이스 패턴일 수 있다. 즉 복수개의 디자인 패턴들(LIP1-LIP5)은 제2 방향(D2)으로 연장되는 라인 형태의 제1 내지 제5 디자인 패턴들(LIP1-LIP5)을 포함할 수 있다. 제1 내지 제5 디자인 패턴들(LIP1-LIP5)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 내지 제5 디자인 패턴들(LIP1-LIP5)은 서로 동일한 선폭을 가질 수 있다. 제1 내지 제5 디자인 패턴들(LIP1-LIP5)은 일정한 피치로 배열될 수 있다.
제1 내지 제5 디자인 패턴들(LIP1-LIP5)을 포함하는 레이아웃(LO)에 대해 데이터 준비 절차가 수행될 수 있다. 데이터 준비 절차는, 설계된 레이아웃에 광 근접 보정(Optical Proximity Correction: OPC) 절차를 수행하는 것(S30), 및 OPC 결과물에 대해 마스크 룰 체크(Mask Rule Check: MRC) 절차를 수행하는 것(S34)을 포함할 수 있다. 이하, 본 실시예에 따른 OPC 절차를 수행하는 절차에 대해 보다 상세히 설명한다.
각각의 제1 내지 제5 디자인 패턴들(LIP1-LIP5)을 복수개의 세그먼트들(SEG)로 분할할 수 있다 (S31). 제1 내지 제5 디자인 패턴들(LIP1-LIP5) 각각의 컨투어 상에 복수개의 분할 지점들(PD)이 생성될 수 있다. 예를 들어, 제1 디자인 패턴(LIP1)의 컨투어 상에 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)이 생성될 수 있다.
분할 지점들(PD)에 기초하여, 상기 컨투어가 복수개의 세그먼트들(SEG)로 분할될 수 있다. 디자인 패턴(LIP1-LIP5))을 복수개의 세그먼트들(SEG)로 분할하는 것은, 앞서 도 5를 참조하여 설명한 것과 동일할 수 있다. 예를 들어, 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)에 의해, 제1 디자인 패턴(LIP1)의 컨투어 내에 일반 세그먼트(NSG)가 생성될 수 있다. 일반 세그먼트(NSG)는 제1 길이(LE1)를 가질 수 있다.
세그먼트들(SEG)의 대부분은 제1 길이(LE1)를 갖는 일반 세그먼트(NSG)일 수 있다. 그러나 세그먼트들(SEG) 중 일부는 제1 길이(LE1)와는 다른 제2 길이(LE2)를 갖는 기형 세그먼트(ASG)일 수 있다. 제2 길이(LE2)는 제1 길이(LE1)보다 작거나 또는 제1 길이(LE1)보다 클 수 있다.
제1 내지 제5 디자인 패턴들(LIP1-LIP5) 각각은 일반 세그먼트들(NSG) 및 기형 세그먼트들(ASG)을 포함할 수 있다. 본 발명의 일 실시예로, 기형 세그먼트(ASG)는 디자인 패턴(LIP1-LIP5)의 일 단(EN)에 인접할 수 있다. 본 발명의 다른 실시예로, 기형 세그먼트(ASG)는 디자인 패턴(LIP1-LIP5)의 일 부분 상에 위치할 수 있다. 예를 들어, 상기 일 부분은 OPC 병렬 수행을 위한 패치들 사이의 경계(BND)에 인접할 수 있다.
분할 지점들(PD)은 일정한 간격(즉, 제1 길이(LE1))으로 생성될 수 있다. 디자인 패턴(LIP1-LIP5)의 일 단(EN)의 모서리에는 반드시 분할 지점(PD_F)이 생성되어야 한다. 또한 패치들 사이의 경계(BND) 상에도 반드시 분할 지점(PD_F)이 생성되어야 한다. 생성 위치가 고정된 분할 지점들(PD_F)에 의해, 분할 지점들(PD)이 제1 길이(LE1)의 간격을 유지해야 하는 규칙이 깨질 수 있다. 고정된 분할 지점들(PD_F)에 의해 제2 길이(LE2)를 갖는 기형 세그먼트(ASG)가 생성될 수 있다.
이후 각각의 세그먼트들(SEG)에 대한 해시값이 생성될 수 있다 (S32). 구체적으로, 세그먼트들(SEG) 중 타겟 세그먼트에 대한 해시값이 생성될 수 있다. 이하, 본 발명의 비교예에 따른 해시값의 생성 방법을 설명한다.
도 12를 참조하면, 세그먼트들(SEG) 중 제1 타겟 세그먼트(TSG1)의 해시값을 구할 수 있다. 구체적으로, 제1 타겟 세그먼트(TSG1)를 기준으로 하는 제1 커리 영역(QR1, query region)이 생성될 수 있다. 제1 커리 영역(QR1)은 제1 타겟 세그먼트(TSG1)에 광학적으로 영향을 미칠 수 있는 주변 영역일 수 있다.
도 13은 제1 커리 영역(QR1)을 커팅한 평면도이다. 제1 커리 영역(QR1) 내에는 제1 타겟 세그먼트(TSG1)뿐만 아니라 제1 타겟 세그먼트(TSG1) 주변의 주변 세그먼트들(ASEG)이 위치할 수 있다. 예를 들어, 제1 커리 영역(QR1) 내의 주변 세그먼트들(ASEG)은 일반 세그먼트들(NSG)만을 포함할 수 있다.
제1 타겟 세그먼트(TSG1)의 길이, 주변 세그먼트(ASEG)의 길이 및 주변 세그먼트(ASEG)와 제1 타겟 세그먼트(TSG1)간의 거리를 바탕으로 제1 해시값이 생성될 수 있다. 제1 타겟 세그먼트(TSG1)의 제1 해시값은 Hash Value 1(도 13 참조)일 수 있다. 제1 해시값은 제1 타겟 세그먼트(TSG1)의 길이, 주변 세그먼트(ASEG)의 길이 및 주변 세그먼트(ASEG)와 제1 타겟 세그먼트(TSG1)간의 거리를 포함하는 정보가 반영된 값일 수 있다. 예를 들어, 제1 해시값은 64비트의 고유의 값으로 생성될 수 있다.
도 14를 참조하면, 세그먼트들(SEG) 중 제2 타겟 세그먼트(TSG2)의 해시값을 구할 수 있다. 구체적으로, 제2 타겟 세그먼트(TSG2)를 기준으로 하는 제2 커리 영역(QR2)이 생성될 수 있다.
도 15는 제2 커리 영역(QR2)을 커팅한 평면도이다. 제2 커리 영역(QR2) 내에는 제2 타겟 세그먼트(TSG2)뿐만 아니라 제2 타겟 세그먼트(TSG2) 주변의 주변 세그먼트들(ASEG)이 위치할 수 있다. 예를 들어, 제2 커리 영역(QR2) 내의 주변 세그먼트들(ASEG)은 일반 세그먼트들(NSG)만을 포함할 수 있다.
제2 커리 영역(QR2) 내의 정보를 바탕으로 제2 해시값이 생성될 수 있다. 제2 타겟 세그먼트(TSG2)의 제2 해시값은 Hash Value 1(도 15 참조)일 수 있다. 다시 말하면, 제2 타겟 세그먼트(TSG2)의 제2 해시값은 앞서 설명한 제1 타겟 세그먼트(TSG1)의 제1 해시값과 동일할 수 있다. 이는 제2 타겟 세그먼트(TSG2)의 길이가 제1 타겟 세그먼트(TSG1)의 길이와 동일하고, 제2 커리 영역(QR2) 내의 주변 세그먼트들(ASEG) 역시 제1 커리 영역(QR1) 내의 주변 세그먼트들(ASEG)과 일치하기 때문이다.
도 16을 참조하면, 세그먼트들(SEG) 중 제3 타겟 세그먼트(TSG3)의 해시값을 구할 수 있다. 구체적으로, 제3 타겟 세그먼트(TSG3)를 기준으로 하는 제3 커리 영역(QR3)이 생성될 수 있다.
도 17은 제3 커리 영역(QR3)을 커팅한 평면도이다. 제3 커리 영역(QR3) 내에는 제3 타겟 세그먼트(TSG3)뿐만 아니라 제3 타겟 세그먼트(TSG3) 주변의 주변 세그먼트들(ASEG)이 위치할 수 있다. 예를 들어, 제3 커리 영역(QR3) 내의 주변 세그먼트들(ASEG)은 일반 세그먼트들(NSG)뿐만 아니라 기형 세그먼트들(ASG)도 포함할 수 있다.
제3 커리 영역(QR3) 내의 정보를 바탕으로 제3 해시값이 생성될 수 있다. 제3 타겟 세그먼트(TSG3)의 제3 해시값은 Hash Value 2(도 17 참조)일 수 있다. 다시 말하면, 제3 타겟 세그먼트(TSG3)의 제3 해시값은 앞서 설명한 제1 타겟 세그먼트(TSG1)의 제1 해시값과 다를 수 있다.
한편 도 13의 제1 커리 영역(QR1)과 도 17의 제3 커리 영역(QR3)을 서로 비교하면, 영역 내의 패턴 이미지는 서로 동일할 수 있다. 그러나 제3 커리 영역(QR3)의 주변 세그먼트(ASEG)는 기형 세그먼트(ASG)를 포함하기 때문에, OPC 툴(34, 도 1)이 제3 커리 영역(QR3)에는 Hash Value 1과는 다른 Hash Value 2를 부여할 수 있다.
도 18을 참조하면, 세그먼트들(SEG) 중 제4 타겟 세그먼트(TSG4)의 해시값을 구할 수 있다. 구체적으로, 제4 타겟 세그먼트(TSG4)를 기준으로 하는 제4 커리 영역(QR4)이 생성될 수 있다.
도 19는 제4 커리 영역(QR4)을 커팅한 평면도이다. 제4 커리 영역(QR4) 내에는 제4 타겟 세그먼트(TSG4)뿐만 아니라 제4 타겟 세그먼트(TSG4) 주변의 주변 세그먼트들(ASEG)이 위치할 수 있다. 한편 앞서 설명한 제1 내지 제3 타겟 세그먼트들(TSG1-TSG3) 각각은 제1 길이(LE1)를 갖는 일반 세그먼트(NSG)였으나, 제4 타겟 세그먼트(TSG4)는 제2 길이(LE2)를 갖는 기형 세그먼트(ASG)이다. 또한 제4 커리 영역(QR4) 내의 주변 세그먼트들(ASEG)은 일반 세그먼트들(NSG)뿐만 아니라 기형 세그먼트들(ASG)도 포함할 수 있다.
제4 커리 영역(QR4) 내의 정보를 바탕으로 제4 해시값이 생성될 수 있다. 제4 타겟 세그먼트(TSG4)의 제4 해시값은 Hash Value 3(도 19 참조)일 수 있다. 다시 말하면, 제4 타겟 세그먼트(TSG4)의 제4 해시값은 앞서 설명한 제1 타겟 세그먼트(TSG1)의 제1 해시값과 다를 수 있다.
한편 도 13의 제1 커리 영역(QR1)과 도 19의 제4 커리 영역(QR4)을 서로 비교하면, 영역 내의 패턴 이미지는 서로 동일할 수 있다. 그러나 제4 커리 영역(QR4)의 제4 타겟 세그먼트(TSG4)가 기형 세그먼트(ASG)이며, 또한 주변 세그먼트(ASEG)는 기형 세그먼트(ASG)를 포함하기 때문에, OPC 툴(34, 도 1)이 제4 커리 영역(QR4)에는 Hash Value 1과는 다른 Hash Value 3를 부여할 수 있다.
결론적으로 본 발명의 비교예에 따른 OPC 툴(34, 도 1)은 제1 타겟 세그먼트(TSG1)와 제2 타겟 세그먼트(TSG2)는 서로 동일한 해시값(Hash Value 1)을 가진다 판독하고 이들을 동일한 세그먼트로 분류할 수 있다. 따라서 OPC 수행 시 제1 타겟 세그먼트(TSG1)와 제2 타겟 세그먼트(TSG2)에는 동일한 정정 바이어스가 적용될 수 있다.
반면 본 발명의 비교예에 따른 OPC 툴(34, 도 1)은 제1 타겟 세그먼트(TSG1)와 제3 타겟 세그먼트(TSG3)를 서로 다른 세그먼트로 분류할 수 있다. 따라서 OPC 수행 시 제3 타겟 세그먼트(TSG3)에는 제1 타겟 세그먼트(TSG1)와 다른 정정 바이어스가 적용될 수 있다.
본 발명의 비교예에 따른 OPC 툴(34, 도 1)은 제1 타겟 세그먼트(TSG1)와 제4 타겟 세그먼트(TSG4)를 서로 다른 세그먼트로 분류할 수 있다. 따라서 OPC 수행 시 제4 타겟 세그먼트(TSG4)에는 제1 타겟 세그먼트(TSG1)와 다른 정정 바이어스가 적용될 수 있다.
구체적으로 도 20을 참조하면, 제3 및 제4 디자인 패턴들(LIP3, LIP4)의 세그먼트들(SEG)을 바이어스(또는 변경)하여, 제1 보정 패턴(COP1) 및 제2 보정 패턴(COP2)이 각각 생성될 수 있다.
구체적으로, 제1 타겟 세그먼트(TSG1)와 제2 타겟 세그먼트(TSG2) 각각은 제1 방향(D1)으로 제1 정정 바이어스(BI1)만큼 변경될 수 있다. 이는 제1 타겟 세그먼트(TSG1)와 제2 타겟 세그먼트(TSG2)가 서로 동일한 Hash Value 1 (#1)을 갖기 때문에, OPC 툴이 이들에 대해서는 동일한 정정 바이어스를 적용한 것이다.
반면 제3 타겟 세그먼트(TSG3)는 제1 방향(D1)으로 제2 정정 바이어스(BI2)만큼 변경될 수 있다. 제2 정정 바이어스(BI2)는 제1 정정 바이어스(BI1)와 다를 수 있다. 제3 타겟 세그먼트(TSG3)가 제1 타겟 세그먼트(TSG1)와는 다른 Hash Value 2 (#2)를 갖기 때문에, OPC 툴이 제3 타겟 세그먼트(TSG3)에 대해서는 다른 정정 바이어스를 적용한 것이다.
그러나 앞서 설명한 바와 같이, 제1 내지 제3 타겟 세그먼트들(TSG1-TSG3)에 기초한 제1 내지 제3 커리 영역들(QR1-QR3)은 서로 동일한 패턴 이미지를 갖는다. 즉, 제1 내지 제3 타겟 세그먼트들(TSG1-TSG3)은 주변 환경이 서로 동일한 세그먼트들이기 때문에, 이들 모두에게는 동일한 정정 바이어스가 인가됨이 OPC의 일관성(Consistency) 측면에서 바람직하다.
그러나 본 발명의 비교예에 따른 OPC 절차(또는 OPC 툴)는, 커리 영역의 이미지가 아닌 커리 영역 내의 세그먼트들 각각의 길이를 바탕으로 해시값을 생성하기 때문에, 제3 타겟 세그먼트(TSG3)의 해시값(#2)이 제1 타겟 세그먼트(TSG1)의 해시값(#1)과 달라지게 된 것이다. 위에서 설명한 비교예에 따른 OPC 방법은, 최종적으로 생성되는 보정 패턴(COP1, COP2)이 부정확할 뿐만 아니라 OPC 절차를 지연시키는 문제를 발생시킬 수 있다.
도 21 내지 도 23은 본 발명의 실시예들에 따른 타겟 세그먼트에 대한 해시값을 생성하는 방법을 설명하기 위한 레이아웃 평면도들이다. 도 24는 본 발명의 실시예들에 따른 광 근접 보정을 설명하기 위한 레이아웃 평면도이다.
도 10 및 도 21을 참조하면, 제1 타겟 세그먼트(TSG1)에 대해 키 세그먼트(KSG)가 생성될 수 있다 (S321). 키 세그먼트(KSG)는 제1 타겟 세그먼트(TSG1)의 중심에 생성될 수 있다. 일 예로, 키 세그먼트(KSG)는 1 타겟 세그먼트(TSG1)의 중심을 기준으로 -1 DBU 및 +1 DBU의 범위로 생성될 수 있다. 따라서 키 세그먼트(KSG)의 제3 길이(LE3)는 2 DBU일 수 있다. 키 세그먼트(KSG)의 중심은 제1 타겟 세그먼트(TSG1)의 중심에 정렬될 수 있다. 본 발명에서 사용되는 용어 "DBU"는 database unit으로, OPC 툴(34)에서 사용되는 최소 길이 단위일 수 있다.
제1 타겟 세그먼트(TSG1)의 키 세그먼트(KSG)를 중심으로 하는 제1 커리 영역(QR1)이 생성될 수 있다 (S322). 제1 커리 영역(QR1) 내에는 제2 디자인 패턴(LIP2)의 일부, 제3 디자인 패턴(LIP3)의 일부 및 제4 디자인 패턴(LIP4)의 일부가 포함될 수 있다. 제1 커리 영역(QR1) 내에 나타난 패턴 이미지를 바탕으로 제1 해시값이 생성될 수 있다 (S323). 제1 타겟 세그먼트(TSG1)의 제1 해시값으로 Hash Value 1(도 21 참조)가 생성될 수 있다.
본 실시예에 따른 제1 해시값은, 앞서 도 13을 참조하여 설명한 주변 세그먼트(ASEG)를 고려하지 않고, 키 세그먼트(KSG) 주변의 패턴들의 이미지 정보 바탕으로 산출된 값일 수 있다. 예를 들어, 제1 해시값은 제1 정보 및 제2 정보를 바탕으로 산출될 수 있다. 상기 제1 정보는 제1 타겟 세그먼트(TSG1)의 키 세그먼트(KSG)의 길이 및 방향에 관한 것일 수 있다. 상기 제2 정보는 키 세그먼트(KSG) 주변의 패턴 이미지에 관한 것일 수 있다.
도 10 및 도 22를 참조하면, 제3 타겟 세그먼트(TSG3)에 대해 키 세그먼트(KSG)가 생성될 수 있다 (S321). 제3 타겟 세그먼트(TSG3)의 키 세그먼트(KSG)의 길이(LE3)는, 앞서 설명한 제1 타겟 세그먼트(TSG1)의 키 세그먼트(KSG)의 길이와 동일할 수 있다.
제3 타겟 세그먼트(TSG3)의 키 세그먼트(KSG)를 중심으로 하는 제3 커리 영역(QR3)이 생성될 수 있다 (S322). 제3 커리 영역(QR3) 내에는 제2 디자인 패턴(LIP2)의 일부, 제3 디자인 패턴(LIP3)의 일부 및 제4 디자인 패턴(LIP4)의 일부가 포함될 수 있다. 제3 커리 영역(QR3) 내에 나타난 패턴 이미지를 바탕으로 제3 해시값이 생성될 수 있다 (S323). 제3 타겟 세그먼트(TSG3)의 제3 해시값으로 Hash Value 1(도 22 참조)이 생성될 수 있다.
본 실시예에 따르면, 제3 타겟 세그먼트(TSG3)의 제3 해시값은 제1 타겟 세그먼트(TSG1)의 제1 해시값과 Hash Value 1으로 동일할 수 있다. 이는 커리 영역 내의 주변 세그먼트가 아닌 커리 영역 내의 패턴 이미지만을 바탕으로 해시값이 산출되었기 때문이다. 따라서 주변의 패턴 모양(또는 이미지)이 동일한 제1 타겟 세그먼트(TSG1)와 제3 타겟 세그먼트(TSG3)는 서로 동일한 해시값을 가질 수 있다.
도 10 및 도 23을 참조하면, 제4 타겟 세그먼트(TSG4)에 대해 키 세그먼트(KSG)가 생성될 수 있다 (S321). 제4 타겟 세그먼트(TSG4)의 키 세그먼트(KSG)의 길이(LE3)는, 앞서 설명한 제1 타겟 세그먼트(TSG1)의 키 세그먼트(KSG)의 길이와 동일할 수 있다.
상술한 바와 같이, 제4 타겟 세그먼트(TSG4)의 길이(LE2)는 제1 타겟 세그먼트(TSG1)의 길이(LE1)와 다르다. 그러나 키 세그먼트(KSG)를 생성함으로써 제4 타겟 세그먼트(TSG4)의 키 세그먼트(KSG)의 길이(LE3)는 제1 타겟 세그먼트(TSG1)의 키 세그먼트(KSG)의 길이(LE3)와 동일해질 수 있다.
제4 타겟 세그먼트(TSG4)의 키 세그먼트(KSG)를 중심으로 하는 제4 커리 영역(QR4)이 생성될 수 있다 (S322). 제4 커리 영역(QR4) 내에는 제2 디자인 패턴(LIP2)의 일부, 제3 디자인 패턴(LIP3)의 일부 및 제4 디자인 패턴(LIP4)의 일부가 포함될 수 있다. 제4 커리 영역(QR4) 내에 나타난 패턴 이미지를 바탕으로 제4 해시값이 생성될 수 있다 (S323). 제4 타겟 세그먼트(TSG4)의 제4 해시값으로 Hash Value 1(도 23 참조)가 생성될 수 있다.
본 실시예에 따르면, 제4 타겟 세그먼트(TSG4)의 제4 해시값은 제1 타겟 세그먼트(TSG1)의 제1 해시값과 Hash Value 1으로 동일할 수 있다. 이는 커리 영역 내의 주변 세그먼트가 아닌 커리 영역 내의 패턴 이미지만을 바탕으로 해시값이 산출되었기 때문이다. 또한 제4 타겟 세그먼트(TSG4)의 키 세그먼트(KSG)의 길이(LE3)가 제1 타겟 세그먼트(TSG1)의 키 세그먼트(KSG)의 길이(LE3)와 동일하기 때문이다. 본 실시예에 따른 OPC 툴은, 위와 같은 이유로 제3 타겟 세그먼트(TSG3)에 제1 타겟 세그먼트(TSG1)과 동일한 해시값(Hash Value 1)을 생성할 수 있다.
도 9 및 도 24를 참조하면, 구체적으로 제3 및 제4 디자인 패턴들(LIP3, LIP4)의 세그먼트들(SEG)을 바이어스(또는 변경)하여, 제1 보정 패턴(COP1) 및 제2 보정 패턴(COP2)이 각각 생성될 수 있다.
앞서 도 20을 참조하여 설명한 바와 같이, 제1 타겟 세그먼트(TSG1)와 제2 타겟 세그먼트(TSG2) 각각은 제1 방향(D1)으로 제1 정정 바이어스(BI1)만큼 변경될 수 있다. 이는 제1 타겟 세그먼트(TSG1)와 제2 타겟 세그먼트(TSG2)가 서로 동일한 Hash Value 1 (#1)을 갖기 때문에, OPC 툴이 이들에 대해서는 동일한 정정 바이어스를 적용한 것이다.
나아가 본 발명의 실시예들에 따르면, 제3 타겟 세그먼트(TSG3) 역시 제1 방향(D1)으로 제1 정정 바이어스(BI1)만큼 변경될 수 있다. 앞서 설명한 바와 같이 본 발명에 따른 해시값의 생성 방법에 따르면, 제3 타겟 세그먼트(TSG3)는 제1 타겟 세그먼트(TSG1)와 동일한 Hash Value 1 (#1)을 가질 수 있다. 따라서 OPC 툴이 제3 타겟 세그먼트(TSG3)에 대해서도 제1 타겟 세그먼트(TSG1)와 동일한 제1 정정 바이어스(BI1)를 적용할 수 있다.
본 발명에 따르면, 제1 내지 제3 타겟 세그먼트들(TSG1-TSG3)은 서로 주변 환경이 동일한 세그먼트들이기 때문에, 주변 세그먼트의 정보에 구애받지 않고 이들에게 동일한 해시값을 생성할 수 있다. 이로써 이들에게 동일한 정정 바이어스(BI1)가 인가될 수 있다.
디자인 패턴(LIP)에 대해 보정 패턴(COP)이 생성되면, 생성된 보정 패턴(COP)에 대해 마스크 룰 체크(MRC) 절차가 수행될 수 있다 (S34). MRC 절차를 통해 보정 패턴(COP)이 추가적으로 보정되어, 마스크 룰을 위배하는 오류들이 모두 해소될 수 있다. 이로써 데이터 준비 절차는 종결되고 최종 결과물이 마스크 데이터로 출력될 수 있다.
앞서 도 2, 도 7 및 도 8을 참조하여 설명한 바와 같이, 마스크 데이터를 바탕으로 포토마스크(1400)가 제작될 수 있다. 포토마스크(1400)를 이용한 포토리소그래피 공정이 기판(100) 상에 수행될 수 있다. 이로써, 기판(100) 상에 목적하는 패턴들을 구현할 수 있다. 패턴들은, 앞서 도 11에서 설명한 제1 내지 제5 디자인 패턴들(LIP1-LIP5)과 동일한 모양 및 크기로 형성될 수 있다. 결과적으로, 이와 같은 방법으로 각 레이어마다 타겟 패턴들을 구현함으로써, 반도체 소자가 제조될 수 있다 (도 2의 S50).
앞서 도 20을 참조하여 설명한 비교예에 따른 OPC 절차는, 제3 타겟 세그먼트(TSG3)에 제1 및 제2 타겟 세그먼트들(TSG1, TSG2)과는 다른 정정 바이어스가 인가되는 문제가 있었다. 다시 말하면, 앞서 설명한 비교예의 경우 OPC의 일관성(Consistency)이 저해되고 OPC의 정확도를 낮추는 문제가 발생할 수 있다. 또한 제3 타겟 세그먼트(TSG3)에 별도의 정정 바이어스가 인가되어야 하므로, OPC 수행 시간이 길어지는 문제가 발생할 수 있다.
반면 도 10 및 도 21 내지 24를 참조하여 설명한 본 발명의 실시예에 따른 OPC 절차는, 주변 환경이 동일한 세그먼트들에 대해 동일한 해시값을 생성할 수 있다. 따라서 제3 타겟 세그먼트(TSG3)에도 제1 및 제2 타겟 세그먼트들(TSG1, TSG2)과 동일한 정정 바이어스(BI1)가 인가될 수 있다. 결과적으로 본 발명은 OPC의 일관성을 유지시키고 OPC의 정확도를 향상시킬 수 있으며 OPC 수행 시간을 단축할 수 있다.
도 25 내지 도 28은 본 발명의 다른 실시예들에 따른 키 세그먼트의 생성 방법 및 해시값의 생성 방법을 설명하기 위한 레이아웃 평면도들이다. 본 실시예에서는, 앞서 설명한 OPC 절차와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 25를 참조하면, 제1 타겟 세그먼트(TSG1)의 제1 길이(LE1)는 (2 X N)+1 DBU일 수 있다. 여기서 N은 1 이상의 정수일 수 있다. 다시 말하면, 본 실시예에 따른 제1 길이(LE1)는 홀수일 수 있다.
제1 길이(LE1)가 홀수일 경우, 앞서 도 21을 참조하여 설명한 키 세그먼트(KSG)가 제1 타겟 세그먼트(TSG1)의 정중앙에 정렬되어 생성될 수 없다. 예를 들어, 제1 길이(LE1)가 11 DBU일 경우, 키 세그먼트(KSG)의 중심은 제1 타겟 세그먼트(TSG1)의 5.5 DBU의 지점에 정렬되어야 한다. 그러나 5.5 DBU는 OPC 툴에서 인식할 수 없는 좌표이므로, 키 세그먼트(KSG)가 제1 타겟 세그먼트(TSG1)의 중앙에 정확히 생성될 수 없는 문제가 발생할 수 있다.
따라서 본 실시예에 따른 키 세그먼트(KSG)는, 제1 길이(LE1)를 반으로 나눈 값을 내림한 지점을 시작 포인트로 하여 제4 길이(LE4)로 생성될 수 있다. 상기 지점은 N DBU 일 수 있다. 예를 들어, 상기 제4 길이(LE4)는 1 DBU일 수 있다. 예를 들어, 제1 길이(LE1)가 11 DBU일 경우, 키 세그먼트(KSG)는 5 DBU를 시작 지점으로 하여 생성될 수 있다. 이로써 제1 타겟 세그먼트(TSG1)의 길이가 홀수이던 짝수이던 관계 없이, 키 세그먼트(KSG)는 일정한 규칙에 따라 생성될 수 있다.
도 26을 참조하면, 도 25에서 생성된 키 세그먼트(KSG)를 중심으로 하는 제1 커리 영역(QR1)이 생성될 수 있다. 제1 커리 영역(QR1) 내의 패턴 이미지에 대한 정보를 바탕으로 제1 타겟 세그먼트(TSG1)에 대한 제1 해시값이 생성될 수 있다.
도 27을 참조하면, 제1 타겟 세그먼트(TSG1)의 일 단(EDP)을 중심으로 하는 키 세그먼트(KSG)가 생성될 수 있다. 예를 들어, 키 세그먼트(KSG)는 일 단(EDP)을 중심으로 -1 DBU 및 +1 DBU의 범위로 생성될 수 있다. 다시 말하면, 키 세그먼트(KSG)의 길이(LE3)는 2 DBU일 수 있다. 본 실시예에 따른 키 세그먼트(KSG)의 생성 방법은, 앞서 도 25에서 설명한 문제점인 제1 타겟 세그먼트(TSG1)의 길이가 홀수일 경우의 문제점을 해결할 수 있다. 즉 제1 타겟 세그먼트(TSG1)의 길이가 홀수이던 짝수이던 관계 없이, 키 세그먼트(KSG)는 일정한 규칙에 따라 생성될 수 있다.
도 28을 참조하면, 도 27에서 생성된 키 세그먼트(KSG)를 중심으로 하는 제1 커리 영역(QR1)이 생성될 수 있다. 제1 커리 영역(QR1) 내의 패턴 이미지에 대한 정보를 바탕으로 제1 타겟 세그먼트(TSG1)에 대한 제1 해시값이 생성될 수 있다.
도 29 및 31은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 30a, 30b, 30c 및 30d는 각각 도 29의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 32a, 32b, 32c 및 32d는 각각 도 31의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 29 및 도 30a 내지 도 30d를 참조하면, 기판(SUB) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 형성될 수 있다.
기판(SUB)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 형성될 수 있다. 본 발명의 일 실시예로, 제1 활성 패턴(AP1)은 NMOSFET 영역일 수 있고, 제2 활성 패턴(AP2)은 PMOSFET 영역일 수 있다. 기판(SUB)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(SUB)은 실리콘 기판일 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 형성하는 것은, 기판(SUB)의 상부에 제1 및 제2 활성 패턴들(AP1, AP2)을 정의하는 트렌치(TR)를 형성하는 것을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 트렌치(TR)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 라인-앤 스페이스 패턴일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(SUB) 상에 하드 마스크 막을 형성하는 것, 하드 마스크 막 상에 라인 형태의 복수개의 포토레지스트 패턴들을 형성하는 것, 상기 포토레지스트 패턴들을 식각 마스크로 하여 하드 마스크 막을 패터닝하는 것, 패터닝된 하드 마스크막 막을 식각 마스크로 하여 기판(SUB)을 식각하는 것을 포함할 수 있다. 이때 상기 포토레지스트 패턴들은 앞서 도 7 및 도 8을 참조하여 설명한 본 발명에 따른 포토리소그래피 공정을 이용할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하기 위한 포토마스크는, 앞서 도 9 내지 도 24를 참조하여 설명한 본 발명에 따른 OPC 절차(S30)를 통해 제작될 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 채널 패턴들(CH1) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 소스/드레인 패턴들(SD1) 각각은, 제1 도전형(예를 들어, n형)의 불순물 영역을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 소스/드레인 패턴(SD1)은 기판(SUB)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제2 활성 패턴(AP2) 상에 제2 채널 패턴들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 채널 패턴들(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 제3 방향(D3)으로 서로 이격될 수 있다.
제2 소스/드레인 패턴들(SD2) 각각은, 제2 도전형(예를 들어, p형)의 불순물 영역을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제2 소스/드레인 패턴(SD2)은 기판(SUB)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제2 소스/드레인 패턴(SD2)은 제2 채널 패턴(CH2)에 압축 응력(compressive stress)을 제공할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극들(GE)은 라인-앤 스페이스 패턴일 수 있다. 게이트 전극들(GE)을 형성하는 것은, 앞서 설명한 본 발명에 따른 라인-앤 스페이스 패턴을 형성하기 위한 포토리소그래피 공정을 이용할 수 있다. 다시 말하면, 게이트 전극들(GE)을 형성하기 위한 포토마스크는, 앞서 도 9 내지 도 24를 참조하여 설명한 본 발명에 따른 OPC 절차(S30)를 통해 제작될 수 있다.
게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 내측 전극(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 내측 전극(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 내측 전극(PO3), 및 제3 반도체 패턴(SP3) 위의 외측 전극(PO4)을 포함할 수 있다.
게이트 전극(GE)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 둘러쌀 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서(GS)는 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서(GS)의 상면은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서(GS)의 상면은 후술할 제1 층간 절연막(ILD1)의 상면과 공면을 이룰 수 있다. 게이트 스페이서(GS)는 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(ILD1, ILD2)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 직접 덮을 수 있다 (도 30d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 내측 전극들(PO1, PO2, PO3)을 구성할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
외측 전극(PO4)은 제1 금속 패턴 및 제2 금속 패턴을 포함할 수 있다. 제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(SUB) 상에 제1 층간 절연막(ILD1)이 형성될 수 있다. 제1 층간 절연막(ILD1)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮도록 형성될 수 있다. 제1 층간 절연막(ILD1)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(ILD1) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(ILD2)이 형성될 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 형성될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 활성 영역을 인접하는 다른 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택들(AC)을 형성하는 것은, 층간 절연막(ILD1, ILD2)을 패터닝하여 콘택 홀들을 형성하는 것 및 상기 콘택 홀들 내에 도전 물질을 채우는 것을 포함할 수 있다.
활성 콘택들(AC)은 라인-앤 스페이스 패턴일 수 있다. 활성 콘택들(AC), 다시 말하면 상기 콘택 홀들을 형성하는 것은, 앞서 설명한 본 발명에 따른 라인-앤 스페이스 패턴을 형성하기 위한 포토리소그래피 공정을 이용할 수 있다. 다시 말하면, 활성 콘택들(AC)을 형성하기 위한 포토마스크는, 앞서 도 9 내지 도 24를 참조하여 설명한 본 발명에 따른 OPC 절차(S30)를 통해 제작될 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 형성될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(ILD2) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다. 일 예로, 도 30b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부에 상부 절연 패턴(UIP)이 형성될 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
도 31 및 도 32a 내지 도 32d를 참조하면, 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3) 내에 제1 비아들(VI1)이 형성될 수 있다. 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 형성될 수 있다. 제4 층간 절연막(ILD4) 내에 배선들(M1_R1, M1_R2, M1_I)이 형성될 수 있다. 배선들(M1_R1, M1_R2, M1_I)은, 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 및 하부 배선들(M1_I)을 포함할 수 있다.
도 31을 다시 참조하면, 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 복수개의 하부 배선들(M1_I)은, 제1 및 제2 하부 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 복수개의 하부 배선들(M1_I)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
배선들(M1_R1, M1_R2, M1_I) 및 이들 아래의 제1 비아들(VI1)은 제1 금속 층(M1)을 구성할 수 있다. 제1 비아(VI1)는 배선과 활성 콘택(AC) 또는 게이트 콘택(GC) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 도시되진 않았지만, 제1 금속 층(M1) 상에 금속 층들(M2, M3, M4...)이 추가로 형성될 수 있다.
배선들(M1_R1, M1_R2, M1_I)은 라인-앤 스페이스 패턴일 수 있다. 배선들(M1_R1, M1_R2, M1_I)을 형성하는 것은, 앞서 설명한 본 발명에 따른 라인-앤 스페이스 패턴을 형성하기 위한 포토리소그래피 공정을 이용할 수 있다. 다시 말하면, 배선들(M1_R1, M1_R2, M1_I)을 형성하기 위한 포토마스크는, 앞서 도 9 내지 도 24를 참조하여 설명한 본 발명에 따른 OPC 절차(S30)를 통해 제작될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (10)
- 레이아웃의 디자인 패턴에 광 근접 보정(OPC) 절차를 수행하는 것; 및
보정된 상기 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함하되,
상기 OPC 절차를 수행하는 것은:
상기 디자인 패턴을 복수개의 세그먼트들로 분할하는 것;
상기 복수개의 세그먼트들 각각에 대한 해시값을 생성하는 것; 및
상기 복수개의 세그먼트들 중 동일한 해시값을 갖는 세그먼트들에 동일한 정정 바이어스를 적용하여 보정 패턴을 생성하는 것을 포함하고,
상기 해시값을 생성하는 것은:
타겟 세그먼트 내에 키 세그먼트를 생성하는 것;
상기 키 세그먼트를 중심으로 하는 커리 영역을 생성하는 것; 및
상기 커리 영역 내의 패턴 이미지를 바탕으로 상기 해시값을 생성하는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 디자인 패턴은 라인-앤 스페이서 패턴인 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 키 세그먼트는, 상기 타겟 세그먼트의 중심에 소정의 길이로 생성되는 반도체 소자의 제조 방법. - 제3항에 있어서,
상기 키 세그먼트는 1 DBU 또는 2 DBU의 길이를 갖는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 키 세그먼트는, 상기 타겟 세그먼트의 일 단을 중심으로 하여 생성되는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 해시값은, 상기 키 세그먼트의 길이 및 방향에 관한 제1 정보 및 상기 키 세그먼트 주변의 상기 패턴 이미지에 관한 제2 정보를 바탕으로 생성되는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 복수개의 세그먼트들은, 일반 세그먼트 및 상기 일반 세그먼트와 다른 길이를 갖는 기형 세그먼트를 포함하고,
상기 일반 세그먼트 주변의 패턴 이미지와 상기 기형 세그먼트 주변의 패턴 이미지는 서로 동일하고,
상기 일반 세그먼트의 제1 해시값과 상기 기형 세그먼트의 제2 해시값은 서로 동일한 반도체 소자의 제조 방법. - 제7항에 있어서,
상기 보정 패턴을 생성하는 것은:
상기 일반 세그먼트에 대해 제1 정정 바이어스를 적용하는 것; 및
상기 기형 세그먼트에 대해 상기 제1 정정 바이어스를 적용하는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 OPC 절차를 수행하는 것은, 상기 보정 패턴에 대해 마스크 룰 체크 절차를 수행하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 기판 상에 트랜지스터들을 형성하는 것;
상기 트랜지스터들 상에 층간 절연막을 형성하는 것; 및
상기 층간 절연막 내에 배선들을 형성하는 것을 더 포함하되,
상기 포토레지스트 패턴은, 상기 배선들을 형성하기 위한 식각 마스크로 사용되는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18/330,729 US20240176227A1 (en) | 2022-11-29 | 2023-06-07 | Optical proximity correction method and photomask fabrication method using the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202263385221P | 2022-11-29 | 2022-11-29 | |
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