KR20230028647A - Euv 리소그래피의 결함 예측 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 EUV 리소그래피의 결함 예측 방법을 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 제1 레이아웃 내의 중복되는 패턴 영역들을 그룹으로 그룹화하는 것, 상기 패턴 영역들 각각은 무작위 결함이 발생할 수 있는 취약 영역을 포함하고; 상기 패턴 영역들의 결함 확률들을 각각 산출하는 것; 상기 패턴 영역들의 상기 결함 확률들을 이용하여, 상기 그룹의 결함 빈도 및 결함률을 산출하는 것; 상기 결함 확률을 이용하여 상기 그룹의 결함 빈도 및 결함률을 산출하는 것; 상기 결함 빈도 및 상기 결함률을 바탕으로 제2 레이아웃의 결함 정도를 예측하는 것; 및 상기 제2 레이아웃을 바탕으로 기판 상에 EUV 리소그래피 공정을 수행하는 것을 포함한다.
Description
본 발명은 EUV 리소그래피의 결함 예측 방법을 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, EUV 리소그래피 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 제1 레이아웃 내의 중복되는 패턴 영역들을 그룹으로 그룹화하는 것, 상기 패턴 영역들 각각은 무작위 결함이 발생할 수 있는 취약 영역을 포함하고; 상기 패턴 영역들의 결함 확률들을 각각 산출하는 것; 상기 패턴 영역들의 상기 결함 확률들을 이용하여, 상기 그룹의 결함 빈도 및 결함률을 산출하는 것; 상기 결함 확률을 이용하여 상기 그룹의 결함 빈도 및 결함률을 산출하는 것; 상기 결함 빈도 및 상기 결함률을 바탕으로 제2 레이아웃의 결함 정도(degree of defects)를 예측하는 것; 및 상기 제2 레이아웃을 바탕으로 기판 상에 EUV 리소그래피 공정을 수행하는 것을 포함할 수 있다. 상기 패턴 영역들 각각의 상기 결함 확률을 산출하는 것은: 상기 패턴 영역에 OPC 시뮬레이션을 수행하는 것; 상기 취약 영역 내의 시뮬레이션 패턴의 선폭의 확률적 변동을 가우스 분포로 산출하는 것; 및 상기 가우스 분포에, 상기 무작위 결함의 기준이 되는 문턱 선폭을 정의하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 제1 레이아웃 내에서 무작위 결함이 발생할 수 있는 취약 영역을 포함하는 패턴 영역을 탐색하는 것; 상기 패턴 영역에 OPC 시뮬레이션을 수행하는 것; 상기 취약 영역 내의 시뮬레이션 패턴의 선폭의 확률적 변동을 가우스 분포로 산출하는 것; 상기 무작위 결함의 기준이 되는 문턱 선폭을 정의하는 것; 상기 가우스 분포에 상기 문턱 선폭을 적용하여, 상기 패턴 영역의 결함 확률을 산출하는 것; 제2 레이아웃 내의 상기 패턴 영역을 탐색하여, 상기 제2 레이아웃의 결함 정도를 예측하는 것; 및 상기 제2 레이아웃을 바탕으로 기판 상에 EUV 리소그래피 공정을 수행하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, EUV 리소그래피의 결함 예측 방법은, 제1 레이아웃 내에서 중복되는 제1 패턴 영역들을 제1 그룹으로 및 중복되는 제2 패턴 영역들을 제2 그룹으로 그룹화하는 것; 상기 제1 패턴 영역들의 결함 확률들을 각각 산출하는 것; 상기 제2 패턴 영역들의 결함 확률들을 각각 산출하는 것; 상기 제1 패턴 영역들의 상기 결함 확률들을 이용하여 상기 제1 그룹의 제1 결함 빈도 및 제1 결함률을 산출하는 것; 및 상기 제2 패턴 영역들의 상기 결함 확률들을 이용하여 상기 제2 그룹의 제2 결함 빈도 및 제2 결함률을 산출하는 것을 포함할 수 있다.
본 발명에 따른 EUV 리소그래피의 결함 예측 방법은, DMS (Dose Mask Sensitivity) 모델을 바탕으로 유니크 패턴의 취약 영역의 확률적 변동 밴드(stochastic variation band, SVB)를 산출할 수 있다. SVB의 가우스 분포를 이용하여 EUV 리소그래피의 결함 발생 정도를 효과적으로 예측할 수 있다. 예측된 결함의 정도를 통하여, 실제 레이아웃의 결함 발생이 최소화되도록 그 디자인을 적절히 변경할 수 있다. 예측된 결함의 정도를 통하여, 웨이퍼 상에서 검출된 EUV 리소그래피의 결함이 무작위 결함인지 또는 시스템적 결함(systematic defect)인지를 효과적으로 판단할 수 있다. 결과적으로 본 발명은 반도체 소자의 신뢰성을 높이고 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 설계 방법을 설명하기 위한 순서도이다.
도 5 내지 도 11은, 본 발명의 일 실시예에 따른 도 4의 방법을 설명하기 위한 도면들이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 설계 방법을 설명하기 위한 레이아웃 평면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 15a 내지 도 15d는 각각 도 14의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 16a 내지 도 16d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 14의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 설계 방법을 설명하기 위한 순서도이다.
도 5 내지 도 11은, 본 발명의 일 실시예에 따른 도 4의 방법을 설명하기 위한 도면들이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 설계 방법을 설명하기 위한 레이아웃 평면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 15a 내지 도 15d는 각각 도 14의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 16a 내지 도 16d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 14의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 상기 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. CPU(10)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)을 실행할 수 있다.
워킹 메모리(30)에는 운영 체제(OS)나 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 보조 기억 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(30)에 로드될 수 있다. 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. OPC 툴(34)은 레이아웃 디자인 툴(32)에서 출력된 레이아웃 데이터에 대해서 광 근접 보정(Optical Proximity Correction: OPC)을 수행할 수 있다. 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 입출력 장치(50)를 통해서 OPC 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해서 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다. 도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S20). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 본 발명의 일 실시예로, 이러한 일련의 과정들은 대부분 레이아웃 디자인 툴(32)에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 다른 실시예로, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electrical Rule Check), 및 레이아웃이 게이트 수준 넷리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S30). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉 광 근접 보정을 통하여, 설계된 패턴을 이용한 노광 시 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 내의 패턴들의 형태 및 위치가 변경(바이어스)될 수 있다. 광 근접 보정은 OPC 툴(34)을 이용하여 수행될 수 있다. 광 근접 보정에 관한 보다 구체적인 설명은, 도 3을 참조하여 후술한다.
광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S50). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다. 구체적으로, 도 3은 극자외선(extreme ultraviolet: EUV) 리소그래피(lithography) 장치(1000)를 설명하기 위한 도면이다.
본 발명의 실시예들에 있어서, EUV는 4 nm and 124 nm의 파장을, 상세하게는 4 nm and 20 nm의 파장을, 더욱 상세하게는 13.5 nm의 파장을 갖는 자외선일 수 있다. EUV는 6.21 eV 내지 124 eV, 상세하게 90 eV 내지 95 eV의 에너지를 갖는 빛을 의미할 수 있다.
일반적으로 EUV는 단위 부피 당 광자(photon)의 양이, 기존의 KrF 광원 또는 ArF 광원과 비교하여, 상대적으로 매우 적다. EUV는 광자 하나의 세기(intensity)는 크나 광자의 양이 적기 때문에, 웨이퍼 상의 EUV 레지스트 막의 적어도 일부가 EUV와 충분히 반응하지 못할 수도 있다. 이러한 공정 결함은 EUV 리소그래피에서 무작위하게 발생할 수 있다.
도 3을 참조하면, EUV 리소그래피 장치(1000)는 빔 쉐이핑 시스템(beam shaping system, 1100), 조명 시스템(illumination system, 1200), 포토마스크(photo mask, 1300) 및 투영 시스템(projection system, 1400)을 포함할 수 있다. 빔 쉐이핑 시스템(1100), 조명 시스템(1200) 및 투영 시스템(1400)은 각각의 하우징 내에 배치될 수 있다. 다른 예로, 빔 쉐이핑 시스템(1100)의 일부 또는 전체는 조명 시스템(1200) 내에 통합될 수 있다.
빔 쉐이핑 시스템(1100)은, 광 소스(light source, 1110), 컬렉터(collector, 1120) 및 모노크로메이터(monochromator, 1130)를 포함할 수 있다. 광 소스(1110)는 레이저 플라즈마원, 가스 방전원 또는 싱크로트론(synchrotron) 기반 방사선 원일 수 있다. 광 소스(1110)로부터 발생된 광은 약 5nm 내지 약 20nm 범위의 파장을 가질 수 있다. 조명 시스템(1200) 및 투영 시스템(1400)은 상기 파장 범위에서 작동할 수 있도록 구성될 수 있다. 광 소스(1110)로부터 출사된 EUV는 컬렉터(1120)에 의해 집광될 수 있다. 모노크로메이터(1130)은 원하지 않는 파장의 광을 필터링할 수 있다.
빔 쉐이핑 시스템(1100)에서 파장 및 공간 분포에 대해 조정된 EUV가 조명 시스템(1200) 내로 도입될 수 있다. 도 3에는 조명 시스템(1200)이 2개의 거울들(1210, 1220)을 포함하는 것이 예시되어 있다. 그러나, 본 발명의 실시예들에 있어서, 거울들(1210, 1220)의 개수가 도시된 대로 한정되는 것은 아니다. 거울들(1210, 1220) 각각은 다층 거울(multilayer mirrors)일 수 있다.
조명 시스템(1200) 내 거울들(1210, 1220)에 의해, EUV가 포토마스크(1300)로 입사될 수 있다. 설계된 레이아웃을 기판(100) 상에 인쇄(구현)하기 위하여, 포토마스크(1300)는 이미지 패턴들을 포함할 수 있다. 이미지 패턴들은 앞서 설명한 레이아웃 설계 및 광 근접 보정을 통해서 얻어진 레이아웃 패턴들을 기반으로 형성될 수 있다. 이미지 패턴들은 EUV를 반사하는 반사 영역 및 EUV를 흡수하는 흡수 영역에 의해 정의될 수 있다. 보다 구체적으로, 이미지 패턴들은 포토마스크(1300)의 반사층 상의 흡수 패턴들을 포함할 수 있다. 흡수 패턴들은 EUV를 반사하지 않고 흡수하는 금속 화합물, 예를 들어 TaN, TaBN 또는 TaBON을 포함할 수 있다.
입사된 EUV가 포토마스크(1300)에 의해 반사될 수 있다. 반사된 EUV은, 포토레지스트 조성물이 도포된 기판(100) 상에 투영 시스템(1400)을 통해 투영될 수 있다. 투영 시스템(1400)은 포토마스크(1300)로부터 반사된 EUV을 포토레지스트 조성물이 도포된 기판(100) 상에 조사할 수 있다. 기판(100) 상에 조사된 EUV에 의해, 포토레지스트 조성물에 패턴 구조가 이미지화될 수 있다. 도 3에는 투영 시스템(1400)이 2개의 거울들(1410, 1420)을 포함하는 것이 예시되어 있다. 그러나, 본 발명의 실시예들에 있어서, 거울들(1410, 1420)의 개수가 도시된 대로 한정되는 것은 아니다. 거울들(1410, 1420) 각각은 다층 거울일 수 있다.
반도체 소자의 집적도가 높아짐에 따라, 포토마스크(1300)의 이미지 패턴들 사이의 거리가 상대적으로 매우 작을 수 있다. 이러한 "근접성(Proximity)" 때문에 빛의 간섭 및 회절이 발생하고, 기판(100) 상에 왜곡된 패턴이 인쇄될 수 있다. 왜곡된 패턴이 기판(100) 상에 인쇄되는 경우, 설계된 회로가 비정상적으로 동작할 수 있다.
패턴의 왜곡을 방지하기 위해, 해상도 향상 기법(Resolution Enhancement Technology)이 이용될 수 있다. 광 근접 보정(도 2의 S30 참조)은 해상도 향상 기법의 한 예이다. 광 근접 보정에 따르면, 빛의 간섭 및 회절과 같은 왜곡의 정도가 OPC 모델의 시뮬레이션에 의하여 미리 예측될 수 있다. 예측된 결과에 기초하여, 설계된 레이아웃이 변경(바이어스)될 수 있다. 변경된 레이아웃에 기초하여 포토마스크(1300)에 이미지 패턴들이 형성되고, 이로써 기판(100) 상에 원하는 패턴이 인쇄될 수 있다.
반도체 소자의 레이아웃은 복수개의 레이어들을 포함할 수 있다. 일 예로, 광 근접 보정은 단일 레이어(Layer)의 레이아웃을 조정하도록 수행될 수 있다. 다시 말하면, 광 근접 보정은 복수개의 레이어들 각각에 대해 독립적으로 수행될 수 있다. 복수개의 레이어들이 반도체 공정을 통해 기판 상에 순차적으로 구현됨으로써 반도체 소자가 형성될 수 있다. 일 예로, 반도체 소자는 특정 회로를 구현하기 위해, 적층된 복수의 금속 레이어들(Metal Layers)을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 설계 방법을 설명하기 위한 순서도이다. 도 5 내지 도 11은, 본 발명의 일 실시예에 따른 도 4의 방법을 설명하기 위한 도면들이다. 도 4에 나타난 방법은, EUV 리소그래피의 결함을 예측하는 방법에 관한 것이다. 보다 구체적으로, 도 4의 방법은 유니크 패턴 그룹들 각각에 대한 결함 빈도(defect frequency) 및 결함률(defect rate)을 수치화하고, 이러한 정보를 바탕으로 실제 레이아웃의 결함 정도(degree of defects)를 예측하는 방법에 관한 것이다.
도 4 및 도 5를 참조하면, 제1 레이아웃(VLO)이 제공될 수 있다. 일 실시예로, 제1 레이아웃(VLO)은 가상의 넷리스트를 기반으로 생성된 가상 레이아웃을 수 있다. 가상의 넷리스트는 실제 넷리스트를 축소하여 임의로 만들어질 수 있다. 가상의 넷리스트는 임의의 스키매틱 회로를 포함할 수 있다. 가상의 넷리스트는 실제 넷리스트를 축소하여 임의로 만들어질 수 있다. 가상의 넷리스트는 임의의 스키매틱 회로를 포함할 수 있다.
다른 실시예로, 제1 레이아웃(VLO)은 현재 생산되고 있는 반도체 소자의 레이아웃일 수 있다. 즉, 기존에 사용되거나 현재 사용하고 있는 임의의 레이아웃일 수 있다.
본 발명의 일 실시예로, 제1 레이아웃(VLO)은 반도체 후단 공정(back end of line, BEOL)에 속하는 금속 층들(또는 배선 층들) 중 어느 하나의 층을 나타내는 레이아웃일 수 있다. 예를 들어, 제1 레이아웃(VLO)은 제1 금속 층(M1), 제2 금속 층(M2), 제3 금속 층(M3) 및 그 위의 금속 층들(M4, M5, M6, ...) 중 어느 하나의 층을 나타내는 레이아웃일 수 있다.
제1 레이아웃(VLO)은 복수개의 레이아웃 패턴들(LPT)을 포함할 수 있다. 레이아웃 패턴들(LPT)은, 제1 레이아웃(VLO)에 대응하는 금속 층 내의 배선들에 각각 대응할 수 있다. 레이아웃 패턴들(LPT)은 일 방향으로 연장되는 라인 형태를 가질 수 있다. 일 예로, 레이아웃 패턴들(LPT)은 라인 앤 스페이스 패턴(line and space pattern)일 수 있다.
제1 레이아웃(VLO) 내의 중복되는 패턴 영역들을 그룹화할 수 있다 (도 4의 S101). 일 예로, 레이아웃 패턴들(LPT)의 끝단들(ends)이 위치하는 영역에, 레이아웃 패턴들(LPT)이 이루는 유니크한 형태가 존재할 수 있다. 유니크한 형태가 위치하는 영역이 패턴 영역(또는 유니크 패턴 영역)으로 정의될 수 있다.
일 실시예로, 도 5의 제1 레이아웃(VLO)은 제1 패턴 영역(DPR1), 제2 패턴 영역(DPR2), 제3 패턴 영역(DPR3) 및 제4 패턴 영역(DPR4)을 포함할 수 있다. 각각의 제1 내지 제4 패턴 영역들(DPR1-DP4)은 제1 레이아웃(VLO) 내에서 복수개의 중복된 영역들을 포함할 수 있다.
예를 들어, 제1 패턴 영역(DPR1)은 동일한 형태의 복수개의 제1 패턴 영역들(DPR1)을 포함할 수 있다. 구체적으로, 중복되는 제1 패턴 영역들(DPR1)은, A 위치의 제1 패턴 영역(DPR1), B 위치의 제1 패턴 영역(DPR1) 및 C 위치의 제1 패턴 영역(DPR1)을 포함할 수 있다. 서로 다른 위치의 세 개의 제1 패턴 영역들(DPR1)을 제1 그룹으로 그룹화할 수 있다.
제2 패턴 영역(DPR2)은 서로 다른 곳에 위치하는 두 개의 제2 패턴 영역들(DPR2)을 포함할 수 있다. 제2 패턴 영역들(DPR2)을 제2 그룹으로 그룹화할 수 있다. 제3 패턴 영역(DPR3)은 서로 다른 곳에 위치하는 두 개의 제3 패턴 영역들(DPR3)을 포함할 수 있다. 제3 패턴 영역들(DPR3)을 제3 그룹으로 그룹화할 수 있다. 제4 패턴 영역(DPR4)은 서로 다른 곳에 위치하는 세 개의 제4 패턴 영역들(DPR4)을 포함할 수 있다. 제4 패턴 영역들(DPR4)을 제4 그룹으로 그룹화할 수 있다.
제1 내지 제4 그룹들 각각의 패턴 영역에 대해 OPC 시뮬레이션을 수행할 수 있다 (도 4의 S102). 이하, 제1 그룹의 제1 패턴 영역(DPR1)을 대표로 설명한다. 일 실시예로, OPC 시뮬레이션은 도 1의 OPC 툴(34)을 이용하여 수행될 수 있다.
도 6을 참조하면, 제1 패턴 영역(DPR1)은 제1 내지 제5 레이아웃 패턴들(LPT1-LPT5)을 포함할 수 있다. 제1 및 제4 레이아웃 패턴들(LPT1, LPT4)은 일 방향으로 서로 이격될 수 있다. 제1 및 제4 레이아웃 패턴들(LPT1, LPT4)은 상기 일 방향으로 서로 정렬될 수 있다. 제3 및 제5 레이아웃 패턴들(LPT3, LPT5)은 상기 일 방향으로 서로 이격될 수 있다. 제3 및 제5 레이아웃 패턴들(LPT3, LPT5)은 상기 일 방향으로 서로 정렬될 수 있다.
제1 및 제3 레이아웃 패턴들(LPT1, LPT3) 사이 및 제4 및 제5 레이아웃 패턴들(LPT4, LPT5) 사이에 제2 레이아웃 패턴(LPT2)이 제공될 수 있다. 제2 레이아웃 패턴(LPT2)은 상기 일 방향으로 연장되는 라인 형태를 가질 수 있다.
제2 레이아웃 패턴(LPT2) 상에 취약 영역(WER)이 정의될 수 있다. 취약 영역(WER)은 제1, 제3, 제4 및 제5 레이아웃 패턴들(LPT1, LPT3, LPT4, LPT5)의 끝단들(ends) 사이에 위치할 수 있다. 취약 영역(WER)은 웨이퍼 상에 EUV 리소그래피가 수행될 때, 무작위한 결함이 발생할 수 있는 영역일 수 있다.
도 7은 제1 내지 제5 레이아웃 패턴들(LPT1-LPT5)이 실제 기판(100) 상에 구현되었을 때 발생할 수 있는 공정 결함을 보여준다. 도 7을 참조하면, 제2 레이아웃 패턴(LPT2)에 대응하는 타겟 패턴(TGP)이 라인 형태로 이어지지 않고 끊어져서 두 부분으로 양분될 수 있다. 앞서 설명한 바와 같이, EUV 리소그래피의 EUV는 단위 부피 당 광자의 양이 적으므로, 도 7에 나타난 라인이 끊어지는 SLO (Single Line Open) 결함이 발생할 수 있다. 도 7의 SLO 결함은 무작위하게 나타나는 결함일 수 있다. 이러한 무작위한 결함은 앞서 설명한 취약 영역(WER)에서 발생할 수 있다.
도 7의 무작위한 결함은 언제나 발생되는 결함이 아니라, 확률적(stochastic)으로 무작위(random)하게 발생할 수 있다. 따라서 본 발명은, 유니크 패턴 영역이 실제 웨이퍼 상에 구현될 경우, 상술한 무작위한 결함의 발생 정도를 각 그룹별로 예측하는 방법을 제공할 수 있다.
도 8a를 참조하면, 제1 패턴 영역(DPR1)에 OPC 시뮬레이션을 수행하여, 제1 내지 제5 레이아웃 패턴들(LPT1-LPT5)에 대해 각각 제1 내지 제5 시뮬레이션 패턴들(DIM1-DIM5)이 생성될 수 있다.
구체적으로, 제1 내지 제5 레이아웃 패턴들(LPT1-LPT5)에 대해 각각 제1 내지 제5 타겟 패턴들(DTP1-DTP5)이 생성될 수 있다. 각각의 제1 내지 제5 타겟 패턴들(DTP1-DTP5)은, TDLO(Table Driven Layout Operation) 절차를 통해 그에 대응하는 레이아웃 패턴으로부터 생성될 수 있다. 각각의 제1 내지 제5 타겟 패턴들(DTP1-DTP5)은, EUV 리소그래피 공정을 통해 EUV 레지스트로부터 현상될 패턴의 크기를 정의할 수 있다. 각각의 제1 내지 제5 타겟 패턴들(DTP1-DTP5)은, EUV 리소그래피로 현상될 포토레지스트 패턴의 목적하는 크기를 의미할 수 있다. 각각의 제1 내지 제5 타겟 패턴들(DTP1-DTP5)은, 그에 대응하는 레이아웃 패턴과 동일하거나 다른 크기를 가질 수 있다.
제1 내지 제5 레이아웃 패턴들(LPT1-LPT5)에 대해 제1 내지 제5 타겟 패턴들(DTP1-DTP5)을 목적으로 하는 OPC를 수행하여, 제1 내지 제5 시뮬레이션 패턴들(DIM1-DIM5)이 생성될 수 있다. 예를 들어, 제1 내지 제5 시뮬레이션 패턴들(DIM1-DIM5)이 각각 제1 내지 제5 타겟 패턴들(DTP1-DTP5)에 최대한 일치하도록 생성될 수 있다.
취약 영역(WER) 내에서, 제2 시뮬레이션 패턴(DIM2)의 컨투어는 서로 대향하는 제1 엣지(ED1) 및 제2 엣지(ED2)를 포함할 수 있다. 도 8a의 제1 엣지(ED1) 및 제2 엣지(ED2)는 선형적 형태를 가질 수 있다. 그러나 앞서 상술한 바와 같이, 취약 영역(WER)에서는 EUV 리소그래피의 한계 상 패턴의 형태가 무작위하게 변형될 수 있다. 극단적으로, 취약 영역(WER) 내에서는 도 7에서와 같이 결함이 발생할 수도 있다. 따라서, 취약 영역(WER) 내의 제2 시뮬레이션 패턴(DIM2)의 컨투어는 언제나 도 8a와 같은 형태가 아니라 다른 형태를 가지게 될 확률이 존재한다.
도 8b를 참조하면, 제1 엣지(ED1) 및 제2 엣지(ED2)는 제2 시뮬레이션 패턴(DIM2)의 중심을 향하여 함몰된 형태를 가질 수도 있다. 도 8c를 참조하면, 제1 엣지(ED1) 및 제2 엣지(ED2)는 제2 시뮬레이션 패턴(DIM2)의 중심으로부터 멀어지도록 볼록한 형태를 가질 수도 있다. 도 8a를 기준으로 하였을 때, 제1 엣지(ED1) 및 제2 엣지(ED2) 각각은 도 8b 또는 도 8c에 나타난 편차(deviation)(또는, 변위(Displacement))를 가질 확률이 존재한다.
도 9를 참조하면, 취약 영역(WER) 내의 제2 시뮬레이션 패턴(DIM2)의 컨투어의 변화를 가우스 분포로 산출할 수 있다 (도 4의 S103). 구체적으로, 제1 엣지(ED1)가 어떠한 편차를 가질지에 대한 확률적 변동(stochastic variation)은 도 8a의 제1 기준 엣지(ED1_R)를 중심으로 하는 제1 가우스 분포(GD1)를 따를 수 있다. 제1 엣지(ED1)는 가장 높은 확률로 제1 기준 엣지(ED1_R)에 위치할 수 있다. 제1 엣지(ED1)는 보다 낮은 확률로 제1 기준 엣지(ED1_R)로부터 제1 편차(DIP1)를 갖는 제1 양의 엣지(ED1_A)에 위치할 수 있다. 제1 엣지(ED1)는 보다 낮은 확률로 제1 기준 엣지(ED1_R)로부터 -제1 편차(-DIP1)를 갖는 제1 음의 엣지(ED1_B)에 위치할 수 있다. DIP 및 -DIP1은 제1 가우스 분포(GD1)의 표준 편차일 수 있다. 다시 말하면, 제1 엣지(ED1)는 제1 가우스 분포(GD1)에 따른 확률적 변동 밴드(stochastic variation band, SVB)를 가질 수 있다.
제2 엣지(ED2) 역시 제1 엣지(ED1)처럼 제2 가우스 분포(GD2)에 따른 확률적 변동 밴드를 가질 수 있다. 즉, 제2 엣지(ED2)는 가장 높은 확률로 도 8a의 제2 기준 엣지(ED2_R)에 위치할 수 있다. 제2 엣지(ED2)는 보다 낮은 확률로 제2 기준 엣지(ED2_R)로부터 제2 편차(DIP2)를 갖는 제2 양의 엣지(ED2_A)에 위치할 수 있다. 제2 엣지(ED2)는 보다 낮은 확률로 제2 기준 엣지(ED2_R)로부터 -제2 편차(-DIP2)를 갖는 제2 음의 엣지(ED2_B)에 위치할 수 있다.
결론적으로 도 9에 나타난 바와 같이 취약 영역(WER) 내의 컨투어, 즉 제1 엣지(ED1) 및 제2 엣지(ED2) 각각은 특정한 기준 형태(ED1_R, ED2_R)로 고정된 것이 아니라 확률적으로 변동할 수 있다.
본 발명의 실시예에 따르면, 앞서 설명한 취약 영역(WER) 내의 컨투어에 대한 확률적 변동이 가우스 분포로 산출될 수 있다. 컨투어의 가우스 분포, 즉 확률적 변동 밴드(SVB)는 아래의 DMS 모델을 바탕으로 하여 산출될 수 있다.
DMS (Dose Mask Sensitivity) 모델은, EUV 도즈 및 포토마스크 인자를 바탕으로 하여 취약 영역(WER) 내의 컨투어의 확률적 변동을 나타낼 수 있다. DMS는 포토마스크의 인자(f(MEEF))에 비례할 수 있다. DMS는 EUV 광 세기(Imax)와 EUV의 감도(ILS)에 반비례할 수 있다. EUV의 감도(ILS)는, EUV 리소그래피 공정에서 노광 영역과 비노광 영역의 경계에서 광 세기의 변화율을 의미한다.
EUV 광 세기가 크고 EUV의 감도가 클수록 DMS 값은 작아져서, 컨투어의 확률적 변동이 작아질 수 있다. 다시 말하면, DMS는 EUV 리소그래피의 정밀도를 의미하는 것이고, DMS 값이 작아질수록 도 9에 나타난 컨투어(ED1 또는 ED2)의 변화의 정도가 작아질 수 있다. DMS 값이 작아질수록 가우스 분포(GD1, GD2)의 표준 편차가 작아질 수 있다. 도 9의 제1 가우스 분포(GD1)의 표준 편차(DIP1)는 제2 가우스 분포(GD2)의 표준 편차(DIP2)보다 작을 수 있다. 예를 들어, 도 9의 제1 엣지(ED1)의 DMS는 제2 엣지(ED2)의 DMS보다 작을 수 있다. DMS 값이 작을 경우 취약 영역(WER)에서의 결함 확률은 낮아질 수 있다. 상술한 DMS 모델을 바탕으로 각 컨투어 별로 도 9의 가우스 분포(GD1, GD2), 즉 SVB가 산출될 수 있다.
도 10을 참조하면, 취약 영역(WER) 내의 컨투어의 가우스 분포들을 합산하여, 패턴의 선폭의 확률적 변동에 대한 하나의 가우스 분포를 산출할 수 있다 (도 4의 S104). 구체적으로, 도 9의 제1 엣지(ED1)의 제1 가우스 분포(GD1)와 제2 엣지(ED2)의 제2 가우스 분포(GD2)를 합산하여, 패턴(제2 시뮬레이션 패턴(DIM2))의 선폭의 확률적 변동을 나타내는 제3 가우스 분포(GD3)가 산출될 수 있다.
취약 영역(WER) 상의 패턴, 즉 제2 시뮬레이션 패턴(DIM2)는 기준 선폭(LW_R)을 가질 수 있다. 제1 엣지(ED1)와 제2 엣지(ED2) 각각은 확률적으로 변동하므로, 제2 시뮬레이션 패턴(DIM2)의 선폭 역시 확률적으로 변동할 수 있다.
예를 들어, 제2 시뮬레이션 패턴(DIM2)의 선폭은 가장 높은 확률로 기준 선폭(LW_R)을 가질 수 있다. 제2 시뮬레이션 패턴(DIM2)의 선폭은 보다 낮은 확률로 기준 선폭(LW_R)으로부터 제3 편차를 갖는 제1 선폭(LW_A)을 가질 수 있다. 제2 시뮬레이션 패턴(DIM2)의 선폭은 보다 낮은 확률로 기준 선폭(LW_R)으로부터 -제3 편차를 갖는 제2 선폭(LW_B)을 가질 수 있다. 다시 말하면, 제2 시뮬레이션 패턴(DIM2)의 선폭은, 제3 가우스 분포(GD3)에 확률적 변동 밴드(즉 SVB)를 가질 수 있다.
제3 가우스 분포(GD3)에서 결함의 기준이 되는 문턱 선폭(LW_th)을 정의하고, 결함 확률을 산출할 수 있다 (도 4의 S105). 취약 영역(WER) 상의 패턴의 선폭이 특정 문턱 값보다 작아지게 될 경우, 도 7에 나타난 것과 같은 결함이 발생할 수 있다. 따라서, 결함 발생의 기준이 되는 문턱 선폭(LW_th)이 정의될 수 있다. 본 발명의 일 실시예로, 실제 웨이퍼 상에서 취약 영역(WER)의 패턴의 선폭이 어느 값보다 작아질 때 도 7과 같은 결함이 발생하는지를 참고하여 문턱 선폭(LW_th)을 정의(또는 결정)할 수 있다.
도 10의 제3 가우스 분포(GD3)에서, 문턱 선폭(LW_th)까지의 그래프의 면적을 계산하여 결함 확률(defect probability, DF_P)을 산출할 수 있다. 즉 앞서 설명한 단계들을 이용하여, 제1 패턴 영역(DPR1)의 취약 영역(WER)에서의 결함 확률(DF_P)을 산출할 수 있다.
도 5에 나타난 바와 같이 제1 패턴 영역(DPR1)이 동일한 형태로 A 위치, B 위치 및 C 위치에 제공된다 할지라도, 위치에 따라 제1 패턴 영역(DPR1)의 결함 확률은 달라질 수 있다. 이는 웨이퍼 상의 위치에 따라 EUV 광의 세기와 EUV의 감도가 달라지기 때문이다. 따라서, A 위치의 제1 패턴 영역(DPR1)의 결함 확률, B 위치의 제1 패턴 영역(DPR1)의 결함 확률, 및 C 위치의 제1 패턴 영역(DPR1)의 결함 확률이 각각 산출되어야 한다. 다시 말하면, 본 발명의 실시예들에 따르면 각 그룹 내의 위치가 다른 패턴 영역들에 대한 결함 확률들이 산출될 수 있다.
위와 같이 각각 산출된 패턴 영역들의 결함 확률들을 바탕으로, 각 그룹에 대한 결함 빈도(defect frequency) 및 결함률(defect rate)을 산출 및 수집할 수 있다 (도 4의 S106).
구체적으로 도 11을 참조하면, A 위치의 제1 패턴 영역(DPR1), B 위치의 제1 패턴 영역(DPR1), 및 C 위치의 제1 패턴 영역(DPR1)은, 서로 다른 제3 가우스 분포(GD3)를 가질 수 있다. A 위치의 제1 패턴 영역(DPR1)의 제3 가우스 분포(GD3), B 위치의 제1 패턴 영역(DPR1)의 제3 가우스 분포(GD3) 및 C 위치의 제1 패턴 영역(DPR1)의 제3 가우스 분포(GD3)는, 서로 다른 표준 편차를 가질 수 있다. 다시 말하면, 제1 패턴 영역(DP1)은 그 위치에 따라 취약 영역(WER) 내의 선폭의 확률적 변동이 달라질 수 있다. 동일한 문턱 선폭(LW_th)을 기준으로 하더라도, A 위치의 제1 패턴 영역(DPR1)의 결함 확률은 0.25이고, B 위치의 제1 패턴 영역(DPR1)의 결함 확률은 0.35이며, C 위치의 제1 패턴 영역(DPR1)의 결함 확률은 0.15로 산출될 수 있다.
제1 패턴 영역들(DPR1)의 제1 그룹의 결함 빈도는 상기 결합 확률들을 모두 더한 값인 0.75 (=0.25+0.35+0.15)일 수 있다. 결함률은 결함 빈도를 패턴 영역들의 개수로 나눈 값인 0.25 (=0.75/3)일 수 있다. 다시 말하면, 웨이퍼 상에서 제1 패턴 영역(DPR1)에 관해 발생되는 결함의 개수는 0.75개이며, 제1 패턴 영역(DPR1)의 평균 결함 확률은 0.25일 수 있다.
이어서 제2 그룹의 제2 패턴 영역들(DPR2)에 대한 결함 확률 역시 계산될 수 있다. 예를 들어, 두 개의 제2 패턴 영역들(DPR2) 중 하나의 결함 확률은 0.30이고, 나머지 하나의 결함 확률은 0.35일 수 있다. 이때 제2 그룹의 결함 빈도는 0.65이며, 결함률은 0.325일 수 있다.
제2 그룹의 결함 빈도(0.65)는 제1 그룹의 결함 빈도(0.75)보다 작을 수 있다. 이는, 제2 그룹의 제2 패턴 영역들(DPR2)의 개수(2개)가 제1 그룹의 제1 패턴 영역들(DPR1)의 개수(3개)보다 작기 때문이다. 그러나 제2 그룹의 결함률은 제1 그룹의 결함률보다 큼을 확인할 수 있다. 이와 같이 각각의 그룹에 대해 결함 빈도와 결함률이 모두 산출되어야, 보다 정확하게 결함 발생을 예측할 수 있다.
위와 같이 산출 및 수집된 그룹들의 결함 빈도 및 결함률을 바탕으로, 제2 레이아웃의 결함 정도를 예측할 수 있다 (도 4의 S107). 상기 제2 레이아웃은, 앞서 도 4의 제1 레이아웃(VLO)과 달리, 향후 생산할 반도체 소자의 실제 레이아웃일 수 있다. 이하, 유니크 패턴들(그룹들)의 결함 빈도 및 결함률에 대한 정보가 제2 레이아웃(즉, 실제 레이아웃)에 어떻게 적용될 수 있는지를 예시한다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 설계 방법을 설명하기 위한 레이아웃 평면도들이다.
도 12를 참조하면, 제2 레이아웃(LO) 내에서 유니크 패턴 영역들을 탐색할 수 있다. 앞서 도 4의 방법을 통하여, 유니크 패턴 영역들이 그룹화된 그룹의 결함 빈도 및 결함률이 미리 산출 및 수집될 수 있다. 예를 들어, 제2 레이아웃(LO) 내에서 제1 그룹의 제1 패턴 영역(DPR1)이 탐색될 수 있다. 도 12의 제1 패턴 영역(DPR1)의 위치에 따른 결함 확률, 및 제1 패턴 영역(DPR1)이 속한 제1 그룹의 결함 빈도 및 결함률을 고려할 수 있다.
도 13을 참조하면, 만약 도 12의 제1 패턴 영역(DPR1)이 높은 확률로 결함 발생이 예측될 경우, 제2 레이아웃(LO)의 제1 패턴 영역(DPR1)을 변경할 수 있다. 예를 들어, 도 13에 나타난 바와 같이 레이아웃 패턴들(LPT) 각각의 끝 단을 바이어스(변경)하여, 결함이 발생될 확률을 보다 낮출 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 15a 내지 도 15d는 각각 도 14의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 14 및 도 15a 내지 도 15d에 도시된 반도체 소자는, 도 13의 제2 레이아웃(LO)이 기판 상에 제2 금속 층(M2)으로 구현된 반도체 소자의 일 예이다.
도 14 및 도 15a 내지 도 15d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 15d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 15d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 14 및 도 15a 내지 도 15d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 15d 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는, 게이트 전극들(GE)간의 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 39b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 및 하부 배선들(M1_I)을 포함할 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 구체적으로, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 제1 파워 배선(M1_R1)이 배치될 수 있다. 제1 파워 배선(M1_R1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 제2 파워 배선(M1_R2)이 배치될 수 있다. 제2 파워 배선(M1_R2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
하부 배선들(M1_I)은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 하부 배선들(M1_I)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 하부 배선들(M1_I)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 하부 배선들(M1_I) 아래에 제공될 수 있다. 제1 비아들(VI1) 중 어느 하나는, 활성 콘택(AC)과 하부 배선(M1_I) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제1 비아들(VI1) 중 다른 하나는, 게이트 콘택(GC)과 하부 배선(M1_I) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다.
일 예로, 하부 배선(M1_I)과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 하부 배선 및 하부 비아 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I)을 포함할 수 있다. 상부 배선들(M2_I)은, 도 13의 변경된 레이아웃 패턴들(LPT)을 이용하여 형성된 것일 수 있다.
예를 들어, 도 14를 참조하면, 상부 배선들(M2_I)은 제1 배선(M2_I1), 제2 배선(M2_I2) 및 제3 배선(M2_I3)을 포함할 수 있다. 제2 배선(M2_I2)은 제1 배선(M2_I1) 및 제3 배선(M2_I3) 사이에 위치할 수 있다.
원래의 도 12의 레이아웃(LO)에 따르면, 제2 배선(M2_I2)은 도 7과 같은 SLO 결함의 발생 확률이 높을 수 있다. 본 발명의 실시예들에 따르면, 제2 배선(M2_I2)의 결함 확률을 미리 예측하고, 그 주변의 제1 배선(M2_I1) 및 제3 배선(M2_I3)의 끝단을 변경하여 제2 배선(M2_I2)의 결함을 방지할 수 있다. 이로써 제2 배선(M2_I2)은 제1 방향(D1)으로 끊김 없이 안정적으로 연장되는 라인 형태를 갖도록 형성될 수 있다.
제2 금속 층(M2)은, 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아들(VI2)은 상부 배선들(M2_I) 아래에 각각 제공될 수 있다. 제2 비아(VI2)를 통해 하부 배선(M1_I)과 상부 배선(M2_I)이 서로 전기적으로 연결될 수 있다.
일 예로, 상부 배선(M2_I)과 그 아래의 제2 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 16a 내지 도 16d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 14의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 14 및 도 15a 내지 도 15d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14 및 도 16a 내지 도 16d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 저마늄(Ge) 및 실리콘저마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 16d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 14 및 도 15a 내지 도 15d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 17에 도시된 반도체 소자는, 도 12의 제2 레이아웃(LO)이 기판 상에 제2 금속 층(M2)으로 구현된 반도체 소자의 일 예이다.
도 17을 참조하면, 기판(100) 상에 제2 금속 층(M2)이 형성될 수 있다. 구체적으로 제2 금속 층(M2)은, 제1 배선(M2_I1), 제2 배선(M2_I2) 및 제3 배선(M2_I3)을 포함할 수 있다. 제2 배선(M2_I2)은 제1 배선(M2_I1) 및 제3 배선(M2_I3) 사이에 위치할 수 있다. 도 12의 제2 레이아웃(LO)과 달리, 도 17의 제2 배선(M2_I2)은 끊어져서 제1 방향(D1)으로 양분될 수 있다. 즉, 실제 웨이퍼 상에 EUV 리소그래피로 구현된 제2 배선(M2_I2)에 결함(DEF)이 존재할 수 있다.
제2 배선(M2_I2)의 결함(DEF)이 앞서 도 7에서 설명한 EUV 리소그래피의 한계에 따른 무작위한 결함(random defect)인지, 아니면 통제 가능한 공정 결함(예를 들어, systematic defect)인지를 판단할 필요성이 있다. 만약 통제 가능한 공정 결함이라면, 문제가 발생된 부분 (예를 들어, 제작된 포토마스크의 결함 문제 또는 EUV 장비의 결함 문제 등)을 탐색하여 이를 해결할 수 있다.
제2 배선(M2_I2)의 결함(DEF)이 무작위 결함인지 또는 통제 가능한 결함인지를 판단할 때, 앞서 도 4 내지 도 11을 참조하여 설명한 유니크 패턴 영역의 결함 빈도 및 결함률을 고려할 수 있다.
미리 산출되어 수집된 결함 빈도와 결함률을 고려하였을 때, 제2 배선(M2_I2)의 결함(DEF)이 상기 데이터와 일치한다면, 이를 무작위 결함으로 판단할 수 있다.
미리 산출되어 수집된 결함 빈도와 결함률을 고려하였을 때, 제2 배선(M2_I2)의 결함(DEF)이 상기 데이터와 일치하지 않는다면, 이를 통제 가능한 결함이라 판단할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (10)
- 제1 레이아웃 내의 중복되는 패턴 영역들을 그룹으로 그룹화하는 것, 상기 패턴 영역들 각각은 무작위 결함이 발생할 수 있는 취약 영역을 포함하고;
상기 패턴 영역들의 결함 확률들을 각각 산출하는 것;
상기 패턴 영역들의 상기 결함 확률들을 이용하여, 상기 그룹의 결함 빈도 및 결함률을 산출하는 것;
상기 결함 확률을 이용하여 상기 그룹의 결함 빈도 및 결함률을 산출하는 것;
상기 결함 빈도 및 상기 결함률을 바탕으로 제2 레이아웃의 결함 정도(degree of defects)를 예측하는 것; 및
상기 제2 레이아웃을 바탕으로 기판 상에 EUV 리소그래피 공정을 수행하는 것을 포함하되,
상기 패턴 영역들 각각의 상기 결함 확률을 산출하는 것은:
상기 패턴 영역에 OPC 시뮬레이션을 수행하는 것;
상기 취약 영역 내의 시뮬레이션 패턴의 선폭의 확률적 변동을 가우스 분포로 산출하는 것; 및
상기 가우스 분포에, 상기 무작위 결함의 기준이 되는 문턱 선폭을 정의하는 것을 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 선폭의 상기 가우스 분포를 산출하는 것은:
상기 취약 영역 내의 상기 시뮬레이션 패턴의 컨투어들의 가우스 분포들을 산출하는 것; 및
상기 컨투어들의 상기 가우스 분포들을 취합하는 것을 포함하는 반도체 소자의 제조 방법.
- 제2항에 있어서,
상기 컨투어들은 제1 엣지 및 제2 엣지를 포함하고,
상기 컨투어들의 상기 가우스 분포들을 산출하는 것은:
상기 제1 엣지의 확률적 변동을 제1 가우스 분포로 산출하는 것; 및
상기 제2 엣지의 확률적 변동을 제2 가우스 분포로 산출하는 것을 포함하며,
상기 선폭의 상기 가우스 분포는, 상기 제1 가우스 분포와 상기 제2 가우스 분포를 취합하여 산출되는 반도체 소자의 제조 방법.
- 제3항에 있어서,
상기 제1 가우스 분포의 표준 편차는, 상기 제2 가우스 분포의 표준 편차와 다른 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 결함 빈도는, 상기 그룹의 상기 패턴 영역들의 상기 결함 확률들의 합이고,
상기 결함률은, 상기 결함 빈도를 상기 패턴 영역들의 개수로 나눈 값인 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 그룹의 상기 패턴 영역들의 상기 결함 확률들은 서로 다른 값을 갖는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 패턴 영역들은, 상기 제1 레이아웃 상의 제1 위치의 제1 패턴 영역 및 상기 제1 레이아웃 상의 제2 위치의 제2 패턴 영역을 포함하고,
상기 제1 및 제2 패턴 영역들은 서로 동일한 형태를 가지며,
상기 제1 패턴 영역에서 산출된 상기 가우스 분포의 표준 편차는, 상기 제2 패턴 영역에서 산출된 상기 가우스 분포의 표준 편차와 다른 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제1 레이아웃은 가상의 넷리스트를 기반으로 생성된 가상 레이아웃이고,
상기 제2 레이아웃은 상기 반도체 소자의 레이아웃인 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제2 레이아웃의 예측된 결함을 바탕으로 상기 제2 레이아웃의 레이아웃 패턴을 변경하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 EUV 리소그래피 공정을 통해 상기 기판 상에 결함을 포함하는 패턴이 형성되고,
상기 제2 레이아웃의 예측된 결함을 바탕으로, 상기 기판 상의 상기 결함이 상기 무작위 결함에 해당하는지를 판단하는 것을 더 포함하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020210109909A KR20230028647A (ko) | 2021-08-20 | 2021-08-20 | Euv 리소그래피의 결함 예측 방법 및 이를 이용한 반도체 소자의 제조 방법 |
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