KR102415583B1 - Opc 모델의 최적화 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

Opc 모델의 최적화 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 OPC 모델의 최적화 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 레이아웃을 설계하는 것; 설계된 상기 레이아웃에 광 근접 보정(OPC)을 수행하는 것; 보정된 상기 레이아웃을 이용하여 포토마스크를 제작하는 것; 및 상기 포토마스크를 이용하여 기판 상에 패턴들을 형성하는 것을 포함한다. 상기 광 근접 보정은 OPC 모델을 이용하여 수행되고, 상기 OPC 모델을 최적화하는 것은: 실제 패턴의 평면 이미지를 래스터화하여 제1 라벨 데이터를 얻는 것; 공정 파라미터들을 포함하는 파라미터 세트로 설정된 OPC 모델의 시뮬레이션 결과를 래스터화하여 제2 라벨 데이터를 얻는 것; 상기 제1 라벨 데이터와 상기 제2 라벨 데이터를 비교하는 것; 및 비교 결과에 기초하여 상기 파라미터 세트의 상기 공정 파라미터들을 수정하는 것을 포함한다.

Description

OPC 모델의 최적화 방법 및 이를 이용한 반도체 소자의 제조 방법{Method for optimizing OPC model and method for manufacturing semiconductor device using the same}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 OPC 모델의 최적화 방법을 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, OPC 모델의 신뢰성을 향상시킬 수 있는 OPC 모델의 최적화 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, OPC 모델의 최적화 방법을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃을 설계하는 것; 설계된 상기 레이아웃에 광 근접 보정(OPC)을 수행하는 것; 보정된 상기 레이아웃을 이용하여 포토마스크를 제작하는 것; 및 상기 포토마스크를 이용하여 기판 상에 패턴들을 형성하는 것을 포함할 수 있다. 상기 광 근접 보정은 OPC 모델을 이용하여 수행되고, 상기 OPC 모델을 최적화하는 것은: 실제 패턴의 평면 이미지를 래스터화하여 제1 라벨 데이터를 얻는 것; 공정 파라미터들을 포함하는 파라미터 세트로 설정된 OPC 모델의 시뮬레이션 결과를 래스터화하여 제2 라벨 데이터를 얻는 것; 상기 제1 라벨 데이터와 상기 제2 라벨 데이터를 비교하는 것; 및 비교 결과에 기초하여 상기 파라미터 세트의 상기 공정 파라미터들을 수정하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, OPC 모델을 최적화하는 것; 및 최적화된 상기 OPC 모델을 이용하여, 설계된 레이아웃에 광 근접 보정을 수행하는 것을 포함할 수 있다. 상기 OPC 모델을 최적화하는 것은: 실제 패턴의 평면 이미지를 복수개의 픽셀들로 분할하는 것, 상기 평면 이미지의 상기 픽셀들은 상기 실제 패턴과 중첩되는 제1 픽셀들을 포함하고; 상기 OPC 모델의 시뮬레이션 이미지를 복수개의 픽셀들로 분할하는 것, 상기 시뮬레이션 이미지의 상기 픽셀들은 시뮬레이션 패턴과 중첩되는 제2 픽셀들을 포함하며; 상기 제1 픽셀들과 상기 제2 픽셀들을 비교하는 것; 및 비교 결과에 기초하여 상기 OPC 모델의 파라미터 세트를 수정하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, OPC 모델의 최적화 방법은, 테스트 패턴을 포함하는 테스트 레이아웃을 이용하여 기판 상에 실제 패턴을 형성하는 것; 상기 실제 패턴의 평면 이미지를 복수개의 픽셀들로 분할하는 것; 상기 실제 패턴의 컨투어를 기준으로 상기 평면 이미지의 상기 픽셀들을 라벨링하여, 제1 라벨 데이터를 얻는 것; 상기 테스트 레이아웃을 OPC 모델로 시뮬레이션하여 시뮬레이션 이미지를 얻는 것; 상기 시뮬레이션 이미지를 복수개의 픽셀들로 분할하는 것; 상기 시뮬레이션 이미지 내 패턴의 컨투어를 기준으로 상기 시뮬레이션 이미지의 상기 픽셀들을 라벨링하여, 제2 라벨 데이터를 얻는 것; 상기 제1 라벨 데이터와 상기 제2 라벨 데이터를 비교하는 것; 및 비교 결과에 기초하여 상기 OPC 모델의 파라미터 세트를 수정하는 것을 포함할 수 있다.
본 발명에 따른 OPC 모델의 최적화 방법은, 실제 패턴의 2차원 이미지의 전체적인 면 정보와 시뮬레이션 결과물의 2차원 이미지의 전체적인 면 정보를 효과적으로 비교할 수 있다. 2차원적으로 나타나는 정보들이 모두 고려될 수 있기 때문에, 신뢰성이 향상된 OPC 모델을 얻을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다.
도 5는 광 근접 보정에서 도 4의 설계된 레이아웃의 컨투어를 복수의 세그먼트로 분할하는 과정을 보여주는 개념도이다.
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다.
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다.
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 개념도이다.
도 9는 본 발명의 실시예들에 따른 광 근접 보정 방법을 구체적으로 설명하기 위한 순서도이다.
도 10은 도 9의 OPC 모델의 최적화 단계를 구체적으로 설명하기 위한 순서도이다.
도 11은 본 발명의 일 실시예에 따른 테스트 레이아웃을 나타내는 평면도이다.
도 12는 도 11의 테스트 레이아웃을 이용하여 기판 상에 형성된 패턴의 평면도이다.
도 13은 도 12의 패턴의 단면을 나타내는 단면도이다.
도 14는 도 12의 평면 이미지의 래스터화된 이미지이다.
도 15는 도 11의 테스트 레이아웃을 OPC 모델로 시뮬레이션한 평면도이다.
도 16은 도 15의 시뮬레이션 이미지의 래스터화된 이미지이다.
도 17은 도 14의 래스터화된 이미지와 도 16의 래스터화된 이미지를 비교하는 것을 나타낸다.
도 18은 새로운 파라미터 세트로 설정된 OPC 모델을 이용한 시뮬레이션 결과물 및 그의 래스터화된 이미지(RSI')를 나타낸다.
도 19는 도 14의 래스터화된 이미지와 도 18의 래스터화된 이미지를 비교하는 것을 나타낸다.
도 20은 도 12의 패턴의 단면의 다른 예를 나타내는 단면도이다.
도 21은 도 14의 래스터화된 이미지와 도 16의 래스터화된 이미지를 비교하는 다른 예를 나타낸 것이다.
도 22는 도 14의 래스터화된 이미지의 한 픽셀을 서브 샘플링한 결과를 나타낸다.
도 23은 반도체 소자의 제1 배선 레이어의 설계된 레이아웃을 나타내는 평면도이다.
도 24는 도 23의 설계된 레이아웃에 본 발명의 실시예들에 따른 광 근접 보정이 수행된 결과를 나타내는 평면도이다.
도 25, 27, 29 및 31은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 26a, 28a, 30a 및 32a는 각각 도 25, 27, 29 및 31의 A-A'선에 대응하는 단면도들이다.
도 26b, 28b, 30b 및 32b는 각각 도 25, 27, 29 및 31의 B-B'선에 대응하는 단면도들이다.
도 28c, 30c 및 32c는 각각 도 27, 29 및 31의 C-C'선에 대응하는 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 상기 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. CPU(10)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)을 실행할 수 있다.
워킹 메모리(30)에는 운영 체제(OS)나 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 보조 기억 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(30)에 로드될 수 있다. 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. OPC 툴(34)은 레이아웃 디자인 툴(32)에서 출력된 레이아웃 데이터에 대해서 광 근접 보정(Optical Proximity Correction: OPC)을 수행할 수 있다. 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 입출력 장치(50)를 통해서 OPC 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해서 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S20). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 이러한 일련의 과정들은 대부분 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S30). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 내의 패턴들의 형태 및 위치가 변경(바이어스)될 수 있다. 광 근접 보정에 관한 보다 구체적인 설명은, 도 3 내지 도 8을 참조하여 후술한다.
광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S50). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다. 포토리소그래피 시스템(1000)은 광원(1200), 포토마스크(1400), 축소 투영 장치(1600), 및 기판 스테이지(Substrate Stage, 1800)를 포함할 수 있다. 다만, 포토리소그래피 시스템(1000)은 도 3에 나타내지 않은 구성 요소들을 더 포함할 수 있다. 일 예로, 포토리소그래피 시스템(1000)은 기판(WF)의 표면의 높이 및 기울기를 측정하기 위해 이용되는 센서를 더 포함할 수 있다.
광원(1200)은 광을 방출할 수 있다. 광원(1200)으로부터 방출된 광은 포토마스크(1400)로 조사될 수 있다. 일 예로, 광 초점을 조절하기 위해, 광원(1200)과 포토마스크(1400) 사이에 렌즈가 제공될 수 있다. 광원(1200)은 자외선 광원(예를 들어, 234nm의 파장을 갖는 KrF 광원, 193nm의 파장을 갖는 ArF 광원 등)을 포함할 수 있다. 광원(1200)은 하나의 점 광원(P1)을 포함할 수 있으나, 본 발명은 이에 의해 한정되지 않는다. 다른 실시예들에 있어서, 광원(1200)은 복수의 점 광원을 포함할 수 있다.
설계된 레이아웃을 기판(WF) 상에 인쇄(구현)하기 위하여, 포토마스크(1400)는 이미지 패턴들(Image Patterns)을 포함할 수 있다. 이미지 패턴들은 앞서 설명한 레이아웃 설계 및 광 근접 보정을 통해서 얻어진 레이아웃 패턴들을 기반으로 형성될 수 있다. 이미지 패턴들은 투명 영역 및 불투명 영역에 의해 정의될 수 있다. 투명 영역은 포토마스크(1400) 상의 금속 층(일 예로, 크롬 막)을 식각함으로써 형성될 수 있다. 투명 영역은 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 반면, 불투명 영역은 광을 통과시키지 않고 차단할 수 있다.
축소 투영 장치(1600)는 포토마스크(1400)의 투명 영역을 통과한 광을 제공받을 수 있다. 축소 투영 장치(1600)는 기판(WF) 상에 인쇄될 패턴들을 포토마스크(1400)의 이미지 패턴들과 매칭시킬 수 있다. 상기 광은 축소 투영 장치(1600)를 통해 기판(WF)로 조사될 수 있다. 이로써, 포토마스크(1400)의 이미지 패턴들에 대응하는 패턴들이 기판(WF) 상에 인쇄될 수 있다.
기판 스테이지(1800)는 기판(WF)를 지지할 수 있다. 일 예로, 기판(WF)은 실리콘 웨이퍼를 포함할 수 있다. 축소 투영 장치(1600)는 애퍼쳐(Aperture)를 포함할 수 있다. 애퍼쳐는 광원(1200)으로부터 방출된 자외선 광의 초점 심도를 높이기 위해 이용될 수 있다. 일 예로, 애퍼쳐는 다이폴 애퍼처(Dipole Aperture) 또는 쿼드러플 애퍼처(Quadruple Aperture)를 포함할 수 있다. 축소 투영 장치(1600)는 광 초점을 조절하기 위해 렌즈를 더 포함할 수 있다.
한편, 반도체 소자의 집적도가 높아짐에 따라, 포토마스크(1400)의 이미지 패턴들 사이의 거리가 상대적으로 매우 작을 수 있다. 이러한 "근접성(Proximity)" 때문에 빛의 간섭 및 회절이 발생하고, 기판(WF) 상에 왜곡된 패턴이 인쇄될 수 있다. 왜곡된 패턴이 기판(WF) 상에 인쇄되는 경우, 설계된 회로가 비정상적으로 동작할 수 있다.
패턴의 왜곡을 방지하기 위해, 해상도 향상 기법(Resolution Enhancement Technology)이 이용될 수 있다. 광 근접 보정(도 2의 S30 참조)은 해상도 향상 기법의 한 예이다. 광 근접 보정에 따르면, 빛의 간섭 및 회절과 같은 왜곡의 정도가 OPC 모델의 시뮬레이션에 의하여 미리 예측될 수 있다. 예측된 결과에 기초하여, 설계된 레이아웃이 변경(바이어스)될 수 있다. 변경된 레이아웃에 기초하여 포토마스크(1400)에 이미지 패턴들이 형성되고, 이로써 기판(WF) 상에 원하는 패턴이 인쇄될 수 있다.
반도체 소자의 레이아웃은 복수개의 레이어들을 포함할 수 있다. 일 예로, 광 근접 보정은 단일 레이어(Layer)의 레이아웃을 조정하도록 수행될 수 있다. 다시 말하면, 광 근접 보정은 복수개의 레이어들 각각에 대해 독립적으로 수행될 수 있다. 복수개의 레이어들이 반도체 공정을 통해 기판 상에 순차적으로 구현됨으로써 반도체 소자가 형성될 수 있다. 일 예로, 반도체 소자는 특정 회로를 구현하기 위해, 적층된 복수의 금속 레이어들(Metal Layers)을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다. 도 4의 실선은 도 3의 기판(WF) 상에 인쇄하고자 하는 타겟 패턴들을 나타낸다. 반면, 도 4의 점선은 도 3의 기판(WF) 상에 실제로 인쇄되는 실제 패턴들을 나타낸다.
설계된 레이아웃(LO1)은 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)을 포함할 수 있다. 도 4에 나타낸 설계된 레이아웃(LO1)의 형태는 본 발명의 이해를 돕기 위한 예이고, 본 발명이 이에 한정되는 것은 아니다. 설계된 레이아웃(LO1)은 최초의(Initial) 설계 레이아웃으로서 제공될 수 있다. 도 4에 나타난 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)의 실선들은 기판(WF) 상에 구현하고자 하는 타겟 패턴들을 나타낼 수 있다.
앞서 설명한 바와 같이 기판(WF) 상에 패턴을 구현할 때 빛의 간섭 및 회절과 같은 왜곡이 발생할 수 있다. 포토마스크(1400)의 이미지 패턴들이 도 4에 나타난 실선들을 기초로 하여 형성될 경우, 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)이 도 4의 점선으로 표시되는 패턴들의 형태로 기판(WF) 상에 구현될 수 있다. 도 4의 점선으로 표시되는 왜곡된 패턴들이 기판(WF) 상에 인쇄되는 경우, 설계된 회로는 비정상적으로 동작할 수 있다.
패턴의 왜곡을 방지하기 위해, 광 근접 보정이 수행될 수 있다. 실제 패턴(도 4의 점선)과 타겟 패턴(도 4의 실선) 사이의 오차를 줄이기 위해, 광 근접 보정을 통하여 설계된 레이아웃(LO1)이 바이어스될 수 있다. 포토마스크(1400)의 이미지 패턴들은 바이어스된 레이아웃을 기초로 형성될 수 있다. 이러한 포토마스크(1400)를 이용하여 포토리소그래피 공정을 수행할 경우, 설계된 레이아웃(LO1)의 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)과 실질적으로 동일한 형태의 실제 패턴들이 기판(WF) 상에 인쇄될 수 있다.
도 5는 광 근접 보정에서 도 4의 설계된 레이아웃의 컨투어(Contour)를 복수의 세그먼트(Segment)로 분할하는 과정을 보여주는 개념도이다. 도 5를 참조하면, 설계된 레이아웃의 컨투어 상에 복수의 분할 지점들(Division Points)이 설정될 수 있다. 일 예로, 설계된 레이아웃의 컨투어 상에 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)이 설정될 수 있다. 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)에 기초하여, 하나의 세그먼트(SEG)가 얻어질 수 있다. 유사한 방식으로, 복수의 분할 지점에 기초하여, 설계된 레이아웃의 컨투어가 복수의 세그먼트로 분할될 수 있다.
본 발명의 명세서에서 사용된 용어 "분할"은 물리적인 분할을 의미하지 않을 수 있다. 도 5에서 복수의 세그먼트가 물리적으로 분할된 것으로 표현되었으나, 이는 이해를 돕기 위해 개념적으로 제공된 것이다.
광 근접 보정에서, 분할된 세그먼트들(SEG) 각각은 바이어스의 대상이 될 수 있다. 분할된 세그먼트들(SEG) 각각은 독립적으로 바이어스될 수 있다. 예로서, 하나의 세그먼트(SEG)는 다른 세그먼트들(SEG)과 독립적으로 제1 방향(일 예로, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(일 예로, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 분할된 세그먼트들(SEG) 각각은 기판(WF) 상에 구현되는 실제 패턴과 목표 패턴 사이의 오차를 줄이기 위해 바이어스될 수 있다. 분할된 세그먼트들(SEG)을 바이어스 하는 것은, 도 1의 OPC 툴(34)을 통해 수행될 수 있다. 바이어스된 세그먼트들에 기초하여 얻어지는 보정된 레이아웃의 예시가 도 6에 나타나 있다.
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다. 도 6을 참조하면, 도 4의 제1 회로 패턴(R1)으로부터 보정된 제1 보정 패턴(R1')이 제공될 수 있다. 설명의 편의를 위해, 도 4의 제2 내지 제4 회로 패턴들(R2, R3, R4)에 관한 설명들은 생략한다. 앞서 도 5를 참조하여 설명된 것과 같이, 도 4의 제1 회로 패턴(R1)의 컨투어가 여러 세그먼트들로 분할되고, 분할된 세그먼트들 각각이 바이어스될 수 있다. 도 6에 나타낸 것과 같이, 세그먼트들 각각은 제1 방향(일 예로, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(일 예로, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 이때, 어떤 세그먼트는 바이어스되지 않을 수 있다. 이에 따라, 제1 보정 패턴(R1')이 얻어질 수 있다.
도 6의 점선은 보정된 레이아웃을 통해 도 3의 기판(WF) 상에 실제로 인쇄될 실제 패턴을 나타낸다. 분할된 세그먼트들 각각을 바이어스시킴으로써, 실제 패턴과 타겟 패턴 사이의 오차가 줄어들 수 있다.
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다. 일 예로, 도 7을 참조하면, 포토마스크(1400)는 도 6의 제1 보정 패턴(R1')에 대응하는 이미지 패턴(IM)을 포함할 수 있다. 포토마스크(1400)는 투명 영역 및 불투명 영역을 포함할 수 있다. 불투명 영역은 광을 통과시키지 않고 차단할 수 있다. 반면, 투명 영역은 도 3의 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 포토마스크(1400)를 통과한 광은 도 3의 기판(WF) 상으로 조사될 수 있다. 이미지 패턴(IM)은 투명 영역일 수 있다.
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 개념도이다. 도 3의 광원(1200)의 점 광원(P1)은 포토마스크(1400)로 광을 방출할 수 있다. 방출된 광은 이미지 패턴(IM)의 투명 영역을 통과하여 기판(WF)로 조사될 수 있다. 이에 따라, 이미지 패턴(IM)에 대응하는 제1 회로 패턴(R1)이 기판(WF) 상에 인쇄될 수 있다.
기판(WF) 상에 점선으로 나타난 실제 패턴이 인쇄될 수 있다. 실제 패턴은 실선으로 나타난 타겟 패턴과 실질적으로 동일한 형태 및 크기를 가질 수 있다. 결론적으로, 광 근접 보정을 통하여 실제 패턴과 타겟 패턴 사이의 오차가 최소화될 수 있다.
도 9는 본 발명의 실시예들에 따른 광 근접 보정 방법을 구체적으로 설명하기 위한 순서도이다. 도 10은 도 9의 OPC 모델의 최적화 단계를 구체적으로 설명하기 위한 순서도이다.
도 9를 참조하면, 설계된 레이아웃을 광 근접 보정하는 것(S30)은, OPC 모델을 최적화 하는 것(S31), 및 최적화된 OPC 모델을 이용하여 설계된 레이아웃(도 2의 S20의 결과물)을 변경(바이어스)하는 것(S37)을 포함할 수 있다. 구체적으로, 최적화된 OPC 모델의 시뮬레이션에 의해, 설계된 레이아웃으로부터 실제로 구현될 패턴이 예측될 수 있다. 예측된 결과에 기초하여 설계된 레이아웃이 변경(바이어스)될 수 있다. 도 9의 단계들은 도 1의 OPC 툴(34)에서 수행될 수 있다.
도 10을 참조하여 OPC 모델을 최적화 하는 단계(S31)에 대해 보다 구체적으로 설명한다. 도 11은 본 발명의 일 실시예에 따른 테스트 레이아웃을 나타내는 평면도이다. 도 10 및 도 11을 참조하면, 테스트 레이아웃(TL)이 제공될 수 있다. 테스트 레이아웃(TL)은 테스트 패턴(TP)을 포함할 수 있다. 테스트 패턴(TP)은 사각형과 같은 다각형의 형태를 가질 수 있으나, 이는 예시적인 것이고 이에 제한되는 것은 아니다. 테스트 패턴(TP)은 필요에 따라 다양한 형태를 가질 수 있고, 복수개로 제공될 수 있다.
도 12는 도 11의 테스트 레이아웃을 이용하여 기판 상에 형성된 패턴의 평면도이다. 도 13은 도 12의 패턴의 단면을 나타내는 단면도이다. 도 10, 도 12 및 도 13을 참조하면, 테스트 레이아웃(TL)으로 제작된 테스트 마스크로 기판(WF) 상에 실제 테스트 패턴(ATP)을 형성할 수 있다(S310). 구체적으로, 테스트 레이아웃(TL)을 기초로 형성된 이미지 패턴을 포함하는 테스트 마스크(포토마스크)가 제작될 수 있다. 테스트 마스크로 포토리소그래피 공정을 수행하여, 기판(WF) 상에 실제 테스트 패턴(ATP)이 형성될 수 있다. 본 실시예에서, 실제 테스트 패턴(ATP)은 기판(WF) 상에 도포된 포토레지스트막이 노광 및 현상됨으로써 구현될 수 있으며, 구체적인 것은 앞서 도 8을 참조하여 설명한 것과 동일할 수 있다.
빛의 간섭 및 회절과 같은 공정 파라미터들에 의해, 기판(WF) 상에 형성된 실제 테스트 패턴(ATP)은 테스트 레이아웃(TL)의 테스트 패턴(TP)의 형태와는 다른 왜곡된 형태를 가질 수 있다.
기판(WF) 상에 형성된 실제 테스트 패턴(ATP)에 대한 평면 이미지를 획득할 수 있다(S311). 도 12는 실제 테스트 패턴(ATP)의 평면 이미지를 나타낸다. 예를 들어, 평면 이미지는 주사 전자 현미경(Scanning Electron Microscope, SEM)을 이용하여 획득되는 SEM 이미지일 수 있다.
도 14는 도 12의 평면 이미지의 래스터화된 이미지이다. 도 10 및 도 14를 참조하면, 평면 이미지를 래스터화(Rasterization)할 수 있다(S312). 구체적으로, 평면 이미지에서 실제 테스트 패턴(ATP)의 컨투어를 추출할 수 있다. 다시 말하면, 평면 이미지로부터 실제 테스트 패턴(ATP)의 컨투어 이미지를 생성할 수 있다. 컨투어 이미지가 복수개의 픽셀들(PX)로 분할될 수 있다. 실제 테스트 패턴(ATP)의 컨투어를 기준으로 하여, 실제 테스트 패턴(ATP)이 존재하지 않는(중첩되지 않는) 픽셀들(PX)은 제1 픽셀들(PXa)로 정의될 수 있고, 실제 테스트 패턴(ATP)이 존재하는(중첩되는) 픽셀들(PX)은 제2 픽셀들(PXb)로 정의될 수 있다.
본 발명의 일 실시예에서, 실제 테스트 패턴(ATP)의 컨투어가 도 14의 일 픽셀(PXb') 상을 가로지를 수 있다. 일 픽셀(PXb')의 일 영역에는 실제 테스트 패턴(ATP)이 존재하고 다른 영역에는 실제 테스트 패턴(ATP)이 존재하지 않는다. 이때, 실제 테스트 패턴(ATP)이 존재하는 일 영역의 넓이가 실제 테스트 패턴(ATP)이 존재하지 않는 다른 영역의 넓이보다 더 클 경우, 제2 픽셀(PXb)로 정의될 수 있다.
래스터화된 평면 이미지(RAI)로부터 제1 라벨 데이터를 획득할 수 있다(S313). 구체적으로, 래스터화된 평면 이미지(RAI)의 제1 픽셀들(PXa)에 "1"이라는 값이 라벨링될 수 있다. 래스터화된 평면 이미지(RAI)의 제2 픽셀들(PXb)에 "0"이라는 값이 라벨링될 수 있다. 즉, 래스터화된 평면 이미지(RAI)가 디지털 데이터로 변환될 수 있다.
도 10을 참조하면, 공정 파라미터들을 포함하는 파라미터 세트가 설정되어 있는 OPC 모델이 준비될 수 있다(S320). OPC 모델은 도 1의 OPC 툴(34)에 제공되어 있을 수 있다. 공정 파라미터들은 포토마스크가 사용되는 포토리소그래피 공정의 파라미터들(예를 들면, 노광 빔의 세기 및 파장, 조명계와 관련된 물리적 파라미터들, 포토 레지스트에 대한 물리적/화학적 특성에 의한 파라미터들 등)을 포함할 수 있다.
도 15는 도 11의 테스트 레이아웃을 OPC 모델로 시뮬레이션한 평면도이다. 도 10 및 도 15를 참조하면, 도 11의 테스트 레이아웃(TL)에 대해 OPC 모델을 이용한 시뮬레이션을 수행하여, 시뮬레이션 패턴(SP)을 얻을 수 있다(S321). 시뮬레이션 패턴(SP)은, 테스트 패턴(TP)이 기판 상에 실제로 구현될 형태를 예측하는 시뮬레이션 결과물이다. 일 예로, 시뮬레이션 결과물은 도 15에 나타난 바와 같이 시뮬레이션 패턴(SP)의 컨투어 이미지로 제공될 수 있다.
도 16은 도 15의 시뮬레이션 이미지의 래스터화된 이미지이다. 도 10 및 도 16을 참조하면, 시뮬레이션 결과물을 래스터화할 수 있다(S322). 시뮬레이션 결과물을 래스터화하는 것은, 평면 이미지를 래스터화 하는 단계(S312)에서 설명한 것과 동일할 수 있다. 래스터화된 시뮬레이션 결과물(RSI)은 복수개의 픽셀들(PX)로 분할될 수 있다. 복수개의 픽셀들(PX)은 시뮬레이션 패턴(SP)이 존재하지 않는 제1 픽셀들(PXa) 및 시뮬레이션 패턴(SP)이 존재하는 제2 픽셀들(PXb)을 포함할 수 있다.
래스터화된 시뮬레이션 결과물(RSI)로부터 제2 라벨 데이터를 획득할 수 있다(S323). 제2 라벨 데이터를 획득하는 것은, 래스터화된 평면 이미지(RAI)로부터 제1 라벨 데이터를 획득하는 단계(S313)에서 설명한 것과 동일할 수 있다. 래스터화된 시뮬레이션 결과물(RSI)이 디지털 데이터로 변환될 수 있다.
도 17은 도 14의 래스터화된 이미지와 도 16의 래스터화된 이미지를 비교하는 것을 나타낸다. 도 10 및 도 17을 참조하면, 래스터화된 평면 이미지(RAI)로부터 획득된 제1 라벨 데이터와 래스터화된 시뮬레이션 결과물(RSI)로부터 획득된 제2 라벨 데이터를 비교할 수 있다(S330). 제1 라벨 데이터와 제2 라벨 데이터를 비교하여, 실제로 형성되는 패턴과 시뮬레이션으로 예측되는 패턴간의 차이(오차)를 확인할 수 있다.
구체적으로, 제1 라벨 데이터와 제2 라벨 데이터간의 분류 오차(Classification Error)를 구하여 그 값이 허용 범위 이내인지를 확인할 수 있다(S340). 분류 오차는, 전체 픽셀들(PX)의 개수에 대한 잘못 분류된 픽셀들(misclassified pixels)의 비(ratio)로 정의될 수 있다. 잘못 분류된 픽셀들이란, 제1 라벨 데이터와 제2 라벨 데이터간의 라벨 값이 일치하지 않는 픽셀들을 의미할 수 있다.
예를 들어, 도 17에 나타난 바와 같이 제1 라벨 데이터(도 14의 래스터화된 평면 이미지(RAI))와 제2 라벨 데이터(도 16의 래스터화된 시뮬레이션 결과물(RSI))를 비교할 수 있다. 라벨 값이 서로 일치하지 않는 잘못 분류된 픽셀들이 화살표로 표시되어 있으며, 이들의 개수는 11개이다. 총 픽셀들(PX)의 개수는 180개이므로, 분류 오차는 11/180(=0.061)일 수 있다.
만약 분류 오차의 허용 범위가 0.04 이내인 경우라면, 도 17에서 측정된 분류 오차가 허용 범위를 벗어나기 때문에 OPC 모델의 파라미터 세트를 수정할 수 있다 (S350). 구체적으로, OPC 모델의 파라미터 세트의 공정 파라미터들의 값들을 변경하여, OPC 모델에 새로운 파라미터 세트를 설정할 수 있다. 다시 말하면, 앞서 분류 오차 값에 비추어 보았을 때 실제와 시뮬레이션간의 오차가 다소 크게 발생하므로, OPC 모델이 실제 패턴을 더 정확하게 예측할 수 있도록 파라미터들을 조정할 수 있다.
새로운 파라미터 세트로 설정된 OPC 모델을 이용하여, 앞서 설명한 테스트 레이아웃의 시뮬레이션 수행 단계(S321), 시뮬레이션 결과물의 래스터화 단계(S322), 래스터화된 시뮬레이션 결과물로부터 제2 라벨 데이터를 획득하는 단계(S323), 제1 라벨 데이터와 제2 라벨 데이터를 비교하는 단계(S330), 및 비교 오차가 허용 범위 이내인지를 확인하는 단계(S340)가 동일하게 수행될 수 있다.
도 18은 새로운 파라미터 세트로 설정된 OPC 모델을 이용한 시뮬레이션 결과물 및 그의 래스터화된 이미지(RSI')를 나타낸다. 도 18을 참조하면, OPC 모델의 공정 파라미터들이 수정된 결과, 도 18의 시뮬레이션 패턴(SP)의 컨투어가 도 15 및 도 16에 나타난 시뮬레이션 패턴(SP)의 컨투어와 달라짐을 확인할 수 있다. 이에 따라, 도 18의 래스터화된 시뮬레이션 결과물(RSI')의 제2 픽셀들(PXb)의 개수는 도 16의 제2 픽셀들(PXb)의 개수에 비하여 4개 더 증가함을 확인할 수 있다.
도 19는 도 14의 래스터화된 이미지와 도 18의 래스터화된 이미지를 비교하는 것을 나타낸다. 도 19를 참조하면, 제1 라벨 데이터(도 14의 래스터화된 평면 이미지(RAI))와 제2 라벨 데이터(도 18의 래스터화된 시뮬레이션 결과물(RSI'))를 비교할 수 있다(S330). 앞서 도 17과는 달리 잘못 분류된 픽셀들의 개수는 7개이며, 분류 오차는 7/180(=0.039)일 수 있다. 분류 오차가 허용 범위(예를 들어, 0.04 이내)를 만족하므로, 새로운 파라미터 세트로 설정된 OPC 모델이 실제를 보다 정확히 예측하는 최적화된 모델임을 확인할 수 있다. 다시 말하면, 도 10에 나타난 단계들을 통해 최적화된 OPC 모델을 얻을 수 있다. 최적화된 OPC 모델을 이용하여 설계된 레이아웃을 변경(바이어스)할 수 있다.
본 발명의 실시예들에 따른 OPC 모델을 최적화 하는 것은, 실제 테스트 패턴의 2차원 이미지의 전체적인 면 정보와 시뮬레이션 결과물의 2차원 이미지의 전체적인 면 정보를 효과적으로 비교할 수 있다. 2차원적으로 나타나는 정보들이 모두 고려될 수 있기 때문에, 신뢰성이 향상된 OPC 모델을 얻을 수 있다.
도 20은 도 12의 패턴의 단면의 다른 예를 나타내는 단면도이다. 도 10 및 도 20을 참조하면, 실제 테스트 패턴(ATP)은 포토리소그래피 공정으로 형성된 포토레지스트 패턴(PRP)을 마스크로 이용하여 기판(WF) 상에 형성될 수 있다.
앞서 도 13을 참조하여 설명한 본 발명의 일 실시예에 따른 실제 테스트 패턴(ATP)은 포토레지스트 막이 노광 및 현상되어 구현된 포토레지스트 패턴이다. 반면, 본 실시예에 따른 실제 테스트 패턴(ATP)은 포토리소그래피 공정뿐만 아니라 하드 마스크 및 타겟 막의 식각 공정까지 고려될 수 있다.
구체적으로, 기판(WF) 상에 타겟 막, 하드 마스크막 및 포토레지스트 막이 순차적으로 형성될 수 있다. 도 11의 테스트 레이아웃(TL)으로 제작된 테스트 마스크로 포토레지스트 막을 노광 및 현상하여, 포토레지스트 패턴(PRP)이 형성될 수 있다. 포토레지스트 패턴(PRP)을 식각 마스크로 하드 마스크막을 식각하여, 하드 마스크 패턴(HMP)이 형성될 수 있다. 포토레지스트 패턴(PRP) 및 하드 마스크 패턴(HMP)을 식각 마스크로 타겟 막을 식각하여, 실제 테스트 패턴(ATP)이 형성될 수 있다.
본 실시예에 따른 실제 테스트 패턴(ATP)은 포토리소그래피 공정뿐만 아니라 마스크를 이용한 식각 공정을 통하여 형성되기 때문에, 도 11의 테스트 패턴(TP)과 비교하여 상대적으로 크게 왜곡될 수 있다. 본 실시예에 따른 실제 테스트 패턴(ATP)은 기판(WF) 상에 실제로 구현하고자 하는 목적 패턴을 형성하기 위한 공정들이 그대로 반영된 결과이기 때문에, 앞서 도 13에서의 실제 테스트 패턴(ATP)에 비해 더 많은 공정 정보를 포함할 수 있다. 본 실시예에 따른 실제 테스트 패턴(ATP)의 평면 이미지를 이용하여 도 10에 나타난 OPC 모델의 최적화(S31)를 진행할 경우, 신뢰성이 더욱 향상된 OPC 모델을 얻을 수 있다.
도 21은 도 14의 래스터화된 이미지와 도 16의 래스터화된 이미지를 비교하는 다른 예를 나타낸 것이다. 도 10 및 도 21을 참조하면, 제1 라벨 데이터와 제2 라벨 데이터를 비교하는 단계(S330)에 있어서, 경계 영역(BR) 내의 픽셀들만을 고려하여 제1 라벨 데이터와 제2 라벨 데이터를 비교할 수 있다. 경계 영역(BR)은 실제 테스트 패턴(ATP)의 컨투어에 인접하는 영역일 수 있다. 일반적으로, 잘못 분류된 픽셀들은 경계 영역(BR) 내에 모두 포함될 수 있다. 이는, 실제 테스트 패턴과 시뮬레이션 패턴간의 오차는 패턴의 컨투어 부분에서만 주로 발생하기 때문이다.
본 실시예에 따른 분류 오차는, 경계 영역(BR) 내의 픽셀들(PX)의 개수에 대한 경계 영역(BR) 내의 잘못 분류된 픽셀들(MCP)간의 비로 정의될 수 있다. 예를 들어, 도 21에서 경계 영역(BR) 내의 잘못 분류된 픽셀들(MCP)의 개수는 11개이다. 경계 영역(BR) 내의 픽셀들(PX)의 개수는 72개이므로, 분류 오차는 11/72(=0.153)일 수 있다.
본 실시예에 따른 제1 라벨 데이터와 제2 라벨 데이터를 비교하는 방법은 오차가 발생될 수 있는 영역만을 비교하므로, 처리 시간이 단축되고 신뢰성 높은 분류 오차 값을 얻을 수 있다.
도 22는 도 14의 래스터화된 이미지의 한 픽셀을 서브 샘플링한 결과를 나타낸다. 도 10 및 도 22를 참조하면, 평면 이미지를 래스터화하는 단계(S312)에 있어서, 실제 테스트 패턴(ATP)의 컨투어가 지나가는 적어도 하나의 일 픽셀(PXb')에 대해 서브 샘플링(Sub-sampling)이 수행될 수 있다.
구체적으로, 일 픽셀(PXb')을 다시 복수개의 서브 픽셀들(sPX)로 분할할 수 있다. 서브 픽셀들(sPX)은 픽셀들(PX)에 비해 더 작은 크기의 픽셀들일 수 있다. 실제 테스트 패턴(ATP)의 컨투어를 기준으로 실제 테스트 패턴(ATP)이 존재하지 않는 서브 픽셀들(sPX)은 제1 서브 픽셀들(sPXa)로 정의될 수 있고, 실제 테스트 패턴이 존재하는 서브 픽셀들(sPX)은 제2 서브 픽셀들(sPXb)로 정의될 수 있다. 이후, 제1 서브 픽셀들(sPXa)에 "1"이라는 값이 라벨링될 수 있고, 제2 서브 픽셀들(sPXb)에 "0"이라는 값이 라벨링될 수 있다.
한편, 도시되진 않았지만, 시뮬레이션 결과물을 래스터화하는 단계(S322)에 있어서도 시뮬레이션 패턴(SP)의 컨투어가 지나가는 적어도 하나의 일 픽셀에 대해서 앞서 설명한 서브 샘플링(Sub-sampling)이 동일하게 수행될 수 있다. 서브 샘플링된 제1 라벨 데이터와 서브 샘플링된 제2 라벨 데이터를 비교하여, 이에 대한 분류 오차를 구할 수 있다.
컨투어가 지나가는 픽셀에서 실제와 시뮬레이션간의 오차가 크게 발생할 수 있다. 본 실시예에 따른 서브 샘플링 방법은 패턴의 컨투어가 지나가는 적어도 하나의 픽셀을 추출하여 복수개의 서브 픽셀들로 분할함으로써, 신뢰성 높은 분류 오차 값을 얻을 수 있다.
도 23은 반도체 소자의 제1 배선 레이어의 설계된 레이아웃을 나타내는 평면도이다. 도 24는 도 23의 설계된 레이아웃에 본 발명의 실시예들에 따른 광 근접 보정이 수행된 결과를 나타내는 평면도이다.
도 23을 참조하면, 반도체 소자의 표준 셀(STD)의 설계된 레이아웃이 제공될 수 있다. 표준 셀(STD)의 설계된 레이아웃은 앞서 도 2를 참조하여 설명한 레이아웃 설계(S20)의 결과물일 수 있다. 표준 셀(STD)의 설계된 레이아웃은 복수개의 레이어들을 포함할 수 있다. 본 실시예에서는, 복수개의 레이어들 중 제1 배선 레이어(M1L)를 도 23에 대표적으로 예시한 것이다.
제1 배선 레이어(M1L)는 복수개의 제1 배선 패턴들(M1a)을 포함할 수 있다. 제1 배선 패턴들(M1a)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 배선 패턴들(M1a)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다.
도 24를 참조하면, 앞서 도 9 및 도 10을 참조하여 설명한 광 근접 보정(S30)이 수행될 수 있다. 구체적으로, 앞서 도 10 내지 도 22를 참조하여 설명한 방법에 따라 OPC 모델을 최적화하고(S31), 최적화된 OPC 모델을 이용하여 표준 셀(STD)의 설계된 레이아웃을 변경(바이어스) 할 수 있다(S37). 광 근접 보정에 의해 제1 배선 레이어(M1L)의 제1 배선 패턴들(점선)은 제1 보정된 패턴들(M1a')로 변경될 수 있다.
도 25, 27, 29 및 31은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 26a, 28a, 30a 및 32a는 각각 도 25, 27, 29 및 31의 A-A'선에 대응하는 단면도들이고, 도 26b, 28b, 30b 및 32b는 각각 도 25, 27, 29 및 31의 B-B'선에 대응하는 단면도들이고, 도 28c, 30c 및 32c는 각각 도 27, 29 및 31의 C-C'선에 대응하는 단면도들이다.
도 25, 도 26a 및 도 26b를 참조하면, 셀 영역(LC)을 갖는 기판(WF)이 제공될 수 있다. 셀 영역(LC)은 앞서 도 23 및 도 24에 나타난 표준 셀(STD)에 대응할 수 있다. 일 예로, 기판(WF)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 기판(WF)의 상부를 패터닝하여 제1 및 제2 활성 패턴들(FN1, FN2)이 형성될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 사이를 채우는 제1 소자 분리막들(ST1)이 형성될 수 있다. 기판(WF) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막들(ST2)이 형성될 수 있다.
제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화물을 이용해 형성될 수 있다.
도 27 및 도 28a 내지 도 28c를 참조하면, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE) 아래에 게이트 유전막들(GI)이 형성될 수 있다. 게이트 전극들(GE) 각각의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑막들(CP)이 형성될 수 있다.
구체적으로, 게이트 전극들(GE)을 형성하는 것은, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르는 희생 패턴들을 형성하는 것, 상기 희생 패턴들의 양 측에 게이트 스페이서들(GS)을 형성하는 것, 및 상기 희생 패턴들을 게이트 전극들(GE)로 교체하는 것을 포함할 수 있다.
게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 게이트 유전막들(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 게이트 캐핑막들(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴들(FN1)의 상부들에 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 제2 활성 패턴들(FN2)의 상부들에 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 게이트 전극들(GE) 각각의 양 측에 형성될 수 있다. 제1 소스/드레인 영역들(SD1)은 p형 불순물로 도핑될 수 있고, 제2 소스/드레인 영역들(SD2)은 n형 불순물로 도핑될 수 있다.
구체적으로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 에피택시얼 패턴들로서, 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 게이트 전극들(GE) 각각의 양 측의 제1 및 제2 활성 패턴들(FN1, FN2)을 일부 리세스한 뒤, 제1 및 제2 활성 패턴들(FN1, FN2)의 리세스된 영역들 상에 에피택시얼 성장 공정을 수행할 수 있다.
기판(WF)의 전면 상에 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 29 및 도 30a 내지 도 30c를 참조하면, 제1 층간 절연막(110) 내에 활성 콘택들(AC) 및 게이트 콘택들(GC)이 형성될 수 있다. 활성 콘택들(AC)은 제1 및 제2 소스/드레인 영역들(SD1, SD2) 상에 형성될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 게이트 콘택들(GC)은 게이트 전극들(GE) 상에 형성될 수 있다. 게이트 콘택들(GC) 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
도 31 및 도 32a 내지 도 32c를 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
제2 층간 절연막(120) 내에 제1 배선들(M1) 및 제1 비아들(V1)이 형성될 수 있다. 제1 비아들(V1)은 제1 배선들(M1)과 활성 콘택들(AC) 사이 및 제1 배선들(M1)과 게이트 콘택들(GC) 사이에 형성될 수 있다. 제1 배선들(M1)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
제1 배선들(M1)은 앞서 도 24를 참조하여 설명한 광 근접 보정이 수행된 제1 배선 레이어(M1L)를 기초로 형성될 수 있다. 구체적으로, 도 24의 제1 배선 레이어(M1L)에 기초하여 포토마스크가 제작될 수 있다. 생성된 포토마스크를 이용한 포토리소그래피 공정을 수행하여, 제2 층간 절연막(120) 상에 제1 배선들(M1)이 형성될 위치를 정의하는 포토레지스트 패턴을 형성할 수 있다. 포토레지스트 패턴을 식각 마스크로 제2 층간 절연막(120)의 상부를 식각하여 배선 홀들을 형성할 수 있다. 상기 배선 홀들을 도전 물질로 채워, 제1 배선들(M1)을 형성할 수 있다. 도시되진 않았지만, 제2 층간 절연막(120) 상에 추가적인 층간 절연막들 및 추가적인 배선 층들이 형성될 수 있다.
제1 배선들(M1)의 평면적 형태는 도 23에 나타난 설계된 레이아웃의 제1 배선 패턴들(M1a)의 평면적 형태와 실질적으로 유사할 수 있다. 이는, 본 발명의 실시예들에 따라 OPC 모델을 최적화하고, 최적화된 OPC 모델로 광 근접 보정을 수행한 결과이다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 레이아웃을 설계하는 것;
    설계된 상기 레이아웃에 광 근접 보정(OPC)을 수행하는 것;
    보정된 상기 레이아웃을 이용하여 포토마스크를 제작하는 것; 및
    상기 포토마스크를 이용하여 기판 상에 패턴들을 형성하는 것을 포함하되,
    상기 광 근접 보정은 OPC 모델을 이용하여 수행되고,
    상기 OPC 모델을 최적화하는 것은:
    실제 패턴의 평면 이미지를 래스터화하여 제1 라벨 데이터를 얻는 것;
    공정 파라미터들을 포함하는 파라미터 세트로 설정된 OPC 모델의 시뮬레이션 결과를 래스터화하여 제2 라벨 데이터를 얻는 것;
    상기 제1 라벨 데이터와 상기 제2 라벨 데이터를 비교하여 분류 오차(Classification Error)를 구하는 것; 및
    상기 분류 오차 값에 기초하여 상기 파라미터 세트의 상기 공정 파라미터들을 수정하는 것을 포함하고,
    상기 파라미터 세트의 수정은 상기 분류 오차 값이 허용 범위 내에 도달할 때까지 반복되는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 실제 패턴의 상기 평면 이미지를 래스터화하는 것은:
    상기 평면 이미지를 복수개의 픽셀들로 분할하는 것;
    상기 픽셀들 중 상기 실제 패턴과 중첩되지 않는 픽셀들을 제1 픽셀들로 정의하는 것; 및
    상기 픽셀들 중 상기 실제 패턴과 중첩되는 픽셀들을 제2 픽셀들로 정의하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 실제 패턴의 상기 평면 이미지를 래스터화하는 것은:
    상기 실제 패턴의 컨투어가 지나는 적어도 하나의 픽셀을 복수개의 서브 픽셀들로 분할하는 것;
    상기 서브 픽셀들 중 상기 실제 패턴과 중첩되지 않는 서브 픽셀들을 제1 서브 픽셀들로 정의하는 것; 및
    상기 서브 픽셀들 중 상기 실제 패턴과 중첩되는 서브 픽셀들을 제2 서브 픽셀들로 정의하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 제1 라벨 데이터를 얻는 것은:
    상기 제1 픽셀들에 제1 값을 라벨링하는 것; 및
    상기 제2 픽셀들에 상기 제1 값과는 다른 제2 값을 라벨링하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 시뮬레이션 결과를 래스터화하는 것은:
    상기 시뮬레이션 결과인 시뮬레이션 이미지를 복수개의 픽셀들로 분할하는 것;
    상기 픽셀들 중 시뮬레이션 패턴과 중첩되지 않는 픽셀들을 제1 픽셀들로 정의하는 것; 및
    상기 픽셀들 중 상기 시뮬레이션 패턴과 중첩되는 픽셀들을 제2 픽셀들로 정의하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 실제 패턴은 테스트 패턴을 포함하는 테스트 레이아웃을 이용하여 웨이퍼 상에 형성되고,
    상기 시뮬레이션 결과는 상기 테스트 레이아웃을 상기 OPC 모델로 시뮬레이션하여 얻어지는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 실제 패턴을 형성하는 것은:
    상기 웨이퍼 상에 타겟 막, 하드 마스크막 및 포토레지스트 막을 순차적으로 형성하는 것;
    상기 테스트 레이아웃으로 제작된 포토마스크로 포토리소그래피 공정을 수행하여, 포토레지스트 패턴을 형성하는 것;
    상기 포토레지스트 패턴을 식각 마스크로 상기 하드 마스크막을 식각하여, 하드 마스크 패턴을 형성하는 것; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 타겟 막을 식각하여, 상기 실제 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 실제 패턴의 상기 평면 이미지를 래스터화하는 것은, 상기 평면 이미지를 복수개의 제1 픽셀들로 분할하는 것을 포함하고,
    상기 시뮬레이션 결과를 래스터화하는 것은, 상기 시뮬레이션 결과인 시뮬레이션 이미지를 복수개의 제2 픽셀들로 분할하는 것을 포함하며,
    상기 제1 라벨 데이터와 상기 제2 라벨 데이터를 비교하는 것은, 경계 영역 내의 상기 제1 픽셀들과 상기 경계 영역 내의 상기 제2 픽셀들을 선택적으로 비교하는 것을 포함하고,
    상기 경계 영역은 상기 실제 패턴의 컨투어에 인접하는 영역인 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 실제 패턴의 상기 평면 이미지는 주사 전자 현미경(SEM)을 이용하여 획득되는 반도체 소자의 제조 방법.
  11. OPC 모델을 최적화하는 것; 및
    최적화된 상기 OPC 모델을 이용하여, 설계된 레이아웃에 광 근접 보정을 수행하는 것을 포함하되,
    상기 OPC 모델을 최적화하는 것은:
    실제 패턴의 평면 이미지를 복수개의 픽셀들로 분할하는 것, 상기 평면 이미지의 상기 픽셀들은 상기 실제 패턴과 중첩되는 제1 픽셀들을 포함하고;
    상기 OPC 모델의 시뮬레이션 이미지를 복수개의 픽셀들로 분할하는 것, 상기 시뮬레이션 이미지의 상기 픽셀들은 시뮬레이션 패턴과 중첩되는 제2 픽셀들을 포함하며;
    상기 제1 픽셀들과 상기 제2 픽셀들을 비교하여 분류 오차를 구하는 것; 및
    상기 분류 오차 값에 기초하여 상기 OPC 모델의 파라미터 세트를 수정하는 것을 포함하고,
    상기 파라미터 세트의 수정은 상기 분류 오차 값이 허용 범위 내에 도달할 때까지 반복되는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 실제 패턴은 테스트 패턴을 포함하는 테스트 레이아웃을 이용하여 기판 상에 형성되고,
    상기 시뮬레이션 이미지는 상기 테스트 레이아웃을 상기 OPC 모델로 시뮬레이션하여 얻어지는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 분류 오차는, 상기 평면 이미지의 상기 픽셀들의 개수에 대한 상기 제1 및 제2 픽셀들간에 서로 일치하지 않는 픽셀들의 개수의 비(ratio)인 반도체 소자의 제조 방법.
  14. 제11항에 있어서,
    제1 배선 레이어를 포함하는 레이아웃을 설계하는 것;
    상기 광 근접 보정이 수행된 상기 제1 배선 레이어를 이용하여 포토마스크를 제작하는 것;
    상기 포토마스크를 이용한 포토리소그래피 공정을 수행하여, 기판 상의 층간 절연막 상에 포토레지스트 패턴을 형성하는 것;
    상기 포토레지스트 패턴을 식각 마스크로 상기 층간 절연막을 식각하여, 배선 홀들을 형성하는 것; 및
    상기 배선 홀들을 도전 물질로 채워, 상기 층간 절연막 내에 제1 배선들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 실제 패턴의 상기 평면 이미지는 주사 전자 현미경(SEM)을 이용하여 획득되는 반도체 소자의 제조 방법.
  16. 테스트 패턴을 포함하는 테스트 레이아웃을 이용하여 기판 상에 실제 패턴을 형성하는 것;
    상기 실제 패턴의 평면 이미지를 복수개의 픽셀들로 분할하는 것;
    상기 실제 패턴의 컨투어를 기준으로 상기 평면 이미지의 상기 픽셀들을 라벨링하여, 제1 라벨 데이터를 얻는 것;
    상기 테스트 레이아웃을 OPC 모델로 시뮬레이션하여 시뮬레이션 이미지를 얻는 것;
    상기 시뮬레이션 이미지를 복수개의 픽셀들로 분할하는 것;
    상기 시뮬레이션 이미지 내 패턴의 컨투어를 기준으로 상기 시뮬레이션 이미지의 상기 픽셀들을 라벨링하여, 제2 라벨 데이터를 얻는 것;
    상기 제1 라벨 데이터와 상기 제2 라벨 데이터를 비교하여 분류 오차를 구하는 것; 및
    상기 분류 오차 값에 기초하여 상기 OPC 모델의 파라미터 세트를 수정하는 것을 포함하고,
    상기 파라미터 세트의 수정은 상기 분류 오차 값이 허용 범위 내에 도달할 때까지 반복되는 OPC 모델의 최적화 방법.
  17. 제16항에 있어서,
    상기 제1 라벨 데이터를 얻는 것은:
    상기 평면 이미지의 상기 픽셀들 중 상기 실제 패턴과 중첩되지 않는 픽셀들을 제1 픽셀들로 정의하는 것;
    상기 평면 이미지의 상기 픽셀들 중 상기 실제 패턴과 중첩되는 픽셀들을 제2 픽셀들로 정의하는 것;
    상기 제1 픽셀들에 제1 값을 라벨링하는 것; 및
    상기 제2 픽셀들에 상기 제1 값과는 다른 제2 값을 라벨링하는 것을 포함하는 OPC 모델의 최적화 방법.
  18. 제16항에 있어서,
    상기 실제 패턴을 형성하는 것은:
    상기 기판 상에 포토레지스트 막을 형성하는 것; 및
    상기 테스트 레이아웃으로 제작된 포토마스크로 포토리소그래피 공정을 수행하여, 포토레지스트 패턴을 형성하는 것을 포함하는 OPC 모델의 최적화 방법.
  19. 제18항에 있어서,
    상기 실제 패턴을 형성하는 것은:
    상기 기판과 상기 포토레지스트 막 사이에 타겟 막 및 하드 마스크막을 형성하는 것;
    상기 포토레지스트 패턴을 식각 마스크로 상기 하드 마스크막을 식각하여, 하드 마스크 패턴을 형성하는 것; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 타겟 막을 식각하여, 상기 실제 패턴을 형성하는 것을 포함하는 OPC 모델의 최적화 방법.
  20. 삭제
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