KR20210028798A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 라이브러리에 미리 저장된 복수의 표준 셀들을 랜덤하게 배치하는 단계, 상기 표준 셀들을 서로 랜덤하게 연결하는 배선 패턴을 설계하는 단계, 상기 표준 셀들과 상기 배선을 연결하여 가상 레이아웃을 생성하는 단계, 소정의 광학 근접 보정(Optical Proximity Correction, OPC) 모델을 이용하여 상기 가상 레이아웃에 광학 근접 보정을 수행하는 단계, 및 광학 근접 보정을 수행한 상기 가상 레이아웃에 대응하는 마스크를 생성하여 검증하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 공정은 웨이퍼 등과 같은 반도체 기판에 패턴을 형성하기 위해 마스크를 이용하는 포토 리소그래피 공정을 포함할 수 있다. 원하는 패턴을 형성하기 위해 마스크를 제조하는 공정은 레이아웃 설계, 광학 근접 보정(Optical Proximity Correction, OPC), MTO(Mask Tape Out), 마스크 데이터 준비(Mask Data Preparation) 등을 포함할 수 있다. 광학 근접 보정은 포토 리소그래피 공정에서 패턴들 간의 영향에 의한 광 근접 효과(Optical Proximity Effect, OPE)를 해결하기 위한 방법으로서 마스크 제조 공정에 포함될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 표준 셀들을 랜덤하게 배치 및 배선하여 생성한 가상 레이아웃을 이용하여 광학 근접 보정 모델 및 마스크를 미리 검증하고, 검증 결과에 기초하여 표준 셀들의 레이아웃 및/또는 광학 근접 보정 모델을 수정/보완함으로써 생산성이 개선된 반도체 장치의 제조 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 라이브러리에 미리 저장된 복수의 표준 셀들을 랜덤하게 배치하는 단계, 상기 표준 셀들을 서로 랜덤하게 연결하는 배선 패턴을 설계하는 단계, 상기 표준 셀들과 상기 배선을 연결하여 가상 레이아웃을 생성하는 단계, 소정의 광학 근접 보정(Optical Proximity Correction, OPC) 모델을 이용하여 상기 가상 레이아웃에 광학 근접 보정을 수행하는 단계, 및 광학 근접 보정을 수행한 상기 가상 레이아웃에 대응하는 마스크를 생성하여 검증하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 표준 셀들을 랜덤하게 배치 및 배선(place and route)하여 가상 IC 블록에 대응하는 가상 레이아웃을 생성하는 단계, 소정의 광학 근접 보정 모델을 이용하여 상기 가상 레이아웃에 광학 근접 보정을 수행하는 단계, 상기 가상 레이아웃에 대응하는 마스크를 이용하여 상기 표준 셀들 중 적어도 하나의 레이아웃, 및 상기 광학 근접 보정 모델 중 적어도 하나를 수정하는 단계, 소정의 디자인 룰에 따라 상기 표준 셀들 중 적어도 일부를 배치 및 배선하여 IC 블록에 대응하는 실제 레이아웃을 생성하는 단계, 상기 광학 근접 보정 모델을 이용하여 상기 실제 레이아웃에 광학 근접 보정을 수행하는 단계, 광학 근접 보정을 수행한 상기 실제 레이아웃에 대응하는 마스크를 생성하는 단계, 및 상기 실제 레이아웃에 대응하는 마스크를 이용하여 웨이퍼에 대한 반도체 공정을 진행하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 표준 셀 라이브러리에 저장된 표준 셀들 모두를 랜덤하게 배치 및 배선하여 상기 표준 셀들이 M개(M은 자연수)의 조합을 가지며 배치 및 연결되는 가상 레이아웃을 생성하는 단계, 상기 가상 레이아웃으로부터 생성되는 마스크 데이터를 검증하여 상기 표준 셀들 중 적어도 하나의 레이아웃을 수정하는 단계, 상기 표준 셀들 중 적어도 일부를 소정의 디자인 룰에 따라 배치 및 배선하여 상기 표준 셀들이 N개(N은 M보다 작은 자연수)의 조합을 가지며 배치 및 연결되는 실제 레이아웃을 생성하는 단계, 및 상기 실제 레이아웃에 대응하는 마스크를 생성하여 반도체 공정을 진행하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 표준 셀들을 랜덤하게 배치 및 배선하여 가상 레이아웃을 생성하고, 가상 레이아웃에 광학 근접 보정을 수생하여 가상 마스크 데이터를 생성할 수 있다. 가상 마스크 데이터에 기초하여 생성되는 마스크를 검증함으로써, 광학 근접 보정 모델 및/또는 표준 셀들의 레이아웃을 수정/보완할 수 있다. 따라서, 다양한 디자인 룰들에 최적화된 표준 셀들, 및 광학 근접 보정 모델을 제공함으로써 생산성 및 수율이 개선된 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 간단하게 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 5와 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 적용 가능한 표준 셀들을 간단하게 나타낸 도면들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 생성되는 가상 레이아웃을 간단하게 나타낸 도면들이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 배선 방법을 설명하기 위해 제공되는 도면들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 생성되는 실제 레이아웃을 간단하게 나타낸 도면이다.
도 13은 본 발명의 일 실시예에 따른 방법에 의해 생산되는 반도체 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 장치의 레이아웃을 설계하는 것을 시작될 수 있다(S10). 반도체 장치의 레이아웃 설계는, 라이브러리에 이미 저장된 표준 셀들을 적절히 배치 및 연결(Place and Route)함으로써 수행될 수 있다.
일례로 레이아웃은 설계 회로에 포함되는 트랜지스터, 저항, 커패시터 등의 소자를 설계 기술자 또는 엔지니어가 직접 디자인하고 배선하는 풀 커스토머 레이아웃 방법에 의해 수동으로 설계될 수 있다. 또는, 설계 회로의 정보를 바탕으로, 표준 셀들을 자동으로 배치하고 배선하는 회로 기반 레이아웃 툴 또는 자동 P&R 툴 등을 이용하는 컴퓨터 시스템에 의해 자동으로 설계될 수도 있다.
일례로 표준 셀들은 설계 회로를 구현하기 위한 단위 회로를 제공할 수 있다. 예를 들어 표준 셀들 각각은 OR 게이트, AND 게이트 등과 같은 논리 회로를 제공하거나, SRAM과 같은 저장 소자를 제공할 수도 있다. 레이아웃 설계가 완료되면, 레이아웃 데이터가 GDS(Graphic Design System) 또는 GDS II 형식의 데이터로 제공될 수 있다.
레이아웃 데이터가 생성되면, 레이아웃 데이터에 대한 디자인 룰 체크(Design Rule Check, DRC)가 실행될 수 있다. 디자인 룰은 반도체 장치를 제조하기 위한 공정에 기초하여 정의될 수 있으며, 일례로 패턴 간의 최소 간격, 패턴의 최소 폭 등을 정의할 수 있다. 또한 레이아웃 데이터가 설계 회로와 일치하는지 여부를 검증하는 LVS(Layout Versus Schematic)이 실행될 수 있다.
레이아웃 설계가 완료되고 레이아웃 데이터가 확정되면, 레이아웃 데이터에 대해 광학 근접 보정(Optical Proximity Correction, OPC)이 실행될 수 있다(S11). 광학 근접 보정은 광 근접 효과(Optical Proximity Effect, OPE)에 따른 오차를 반영하여 레이아웃 데이터를 수정/보완하는 절차로서, 소정의 광학 근접 보정 모델에 기초하여 실행될 수 있다.
광학 근접 보정이 완료되면 MTO(Mask Tape Out) 디자인 데이터를 입력받을 수 있다(S12). MTO 디자인 데이터는 광학 근접 보정이 완료된 마스크 디자인 데이터일 수 있으며, GDS, GDS II, 또는 OASIS(Open Artwork System Interchange Standard) 형식의 데이터로 제공될 수 있다.
MTO 디자인 데이터가 입력되면, 마스크 데이터 준비(Mask Data Preparation, MDP)를 실행할 수 있다(S13). 마스크 데이터 준비는 포맷 변환, 검사용 표준 마스크 패턴 추가, 자동 및 수동 방식의 검증 등을 포함할 수 있다. 일례로 포맷 변환 과정에서는 MTO 디자인 데이터를 각 영역별로 분할하여 노광기용 포맷으로 변환할 수 있다. 포맷 변환 과정에서는, 포토 리소그래피 공정에서 발생할 수 있는 에러가 보정될 수 있다.
마스크 데이터가 준비되면, 해당 마스크 데이터를 이용하여 마스크용 기판을 노광할 수 있다(S14). 마스크용 기판을 노광할 때에는 다양한 스펙의 노광기가 이용될 수 있다. 일 실시예로, 포토 리소그래피 공정을 실행하기 이전에, 마스크 데이터를 픽셀 데이터를 변환하는 과정이 실행될 수도 있다. 픽셀 데이터는 실제 포토 리소그래피 공정에 직접 이용되는 데이터로서, 노광 대상의 형상에 대한 데이터 등을 포함할 수 있다.
노광이 완료되면, 마스크를 제조할 수 있다(S15). 노광이 완료된 마스크용 기판을 이용하여 마스크를 제조하는 공정은 현상, 식각, 세정 등의 공정을 포함할 수 있다. 마스크 제조가 완료되면, 해당 마스크를 이용하여 웨이퍼 등의 반도체 기판에 패턴을 형성하는 반도체 공정이 진행될 수 있다(S16).
도 1을 참조하여 설명한 일련의 과정에서 레이아웃 설계 및/또는 광학 근접 보정이 적절히 수행되지 않을 경우, 마스크 디자인 데이터 및 마스크 데이터에 의해 마스크에 패턴이 적절히 형성되지 않을 수 있다. 일례로, 서로 인접한 패턴이 연결되거나, 연속적으로 형성되어야 하는 패턴이 분리되는 등의 문제가 발생할 수 있다.
예를 들어, 원하는 패턴의 마스크를 정확하게 형성하기 위해, 마스크 데이터를 준비하는 단계 등에서 마스크 디자인 데이터에 대한 수정/보완이 필요할 수 있다. 마스크 디자인 데이터를 수정/보완하기 위해서는 레이아웃을 수정하거나, 광학 근접 보정 모델에 대한 수정이 필요하며, 이는 긴 시간을 필요로 하므로 비즈니스 측면에서 큰 손해를 가져올 수 있다.
본 발명의 일 실시예에서는, 표준 셀들을 랜덤하게 배치 및 배선하여 가상 레이아웃을 생성하고, 가상 레이아웃에 대응하는 마스크를 미리 생성하여 검증할 수 있다. 가상 레이아웃에 대응하는 마스크의 검증 결과를 이용하여 표준 셀들의 레이아웃 및/또는 광학 근접 보정 모델을 수정/보완할 수 있다.
표준 셀들이 랜덤하게 배치 및 배선되는 가상 레이아웃에서는, 실제 반도체 장치를 생산하기 위한 레이아웃에 비해 훨씬 다양한 조합으로 표준 셀들이 배치될 수 있다. 따라서, 가상 레이아웃에 대응하는 마스크에 기초하여 표준 셀들의 레이아웃 및/또는 광학 근접 보정 모델을 수정/보완함으로써, 실제 레이아웃 설계 및 마스크 제조 과정에서 문제가 발생할 가능성을 최소화할 수 있다.
다음으로 도 2를 참조하여 가상 레이아웃을 이용하여 표준 셀들의 레이아웃을 수정하는 방법에 대해 설명하기로 한다. 도 2를 참조하면, 라이브러리에 저장된 표준 셀들이 랜덤하게 배치될 수 있다(S20). S20 단계에서는, 라이브러리에 저장된 모든 표준 셀들이 랜덤하게 배치될 수 있다. 따라서 라이브러리에 저장된 표준 셀들을 반드시 모두 이용되지는 않는 실제 레이아웃에 비해, 훨씬 다양한 조합으로 표준 셀들이 배치될 수 있다.
표준 셀들이 랜덤하게 배치되면, 표준 셀들을 랜덤하게 연결하는 배선이 설계될 수 있다(S21). 일례로 배선 설계는, 표준 셀들의 크기 및 배치에 따라 그 위치 및 개수 등이 결정되는 전원 라인들과 신호 라인들을 배열하고, 전원 라인들과 신호 라인들을 복수의 컷 위치들에서 분리함으로써 실행될 수 있다. 일 실시예에서 컷 위치들을 랜덤하게 결정함으로써, 표준 셀들을 랜덤하게 연결하는 배선을 설계할 수 있다.
다음으로, 표준 셀들과 배선을 연결하여 가상 레이아웃을 생성할 수 있다(S22). 표준 셀들의 배치 및 배선이 모두 랜덤하게 실행되므로, 가상 레이아웃에서 표준 셀들은 다양한 조합으로 배치되고 연결될 수 있다. 가상 레이아웃은 동작을 고려하지 않고 표준 셀들을 임의로 배치 및 배선하여 생성되는 레이아웃이며, 따라서 가상 레이아웃에 대응하는 가상 IC 블록을 실제로 제조할 경우, 가상 IC 블록은 정상적으로 동작하지 않을 수 있다.
가상 레이아웃이 생성되면, 가상 레이아웃에 대한 광학 근접 보정이 실행될 수 있다(S23). 앞서 설명한 바와 같이 광학 근접 보정은, 광학 근접 효과에 따른 오차를 반영하여 레이아웃 데이터를 보정하는 작업일 수 있다. 광학 근접 보정에 의해 가상 레이아웃의 데이터가 수정될 수 있다.
광학 근접 보정이 완료되면, 가상 레이아웃에 대응하는 마스크를 생성하여 검증할 수 있다(S24). 앞서 도 1을 참조하여 설명한 절차와 마찬가지로, 가상 레이아웃에 기초하여 생성된 레이아웃 데이터에 광학 근접 보정을 수행하고, MTO 디자인 데이터를 입력받음으로써 마스크 데이터를 준비할 수 있다. 다시 말해, 본 발명의 일 실시예에서는, 실제 레이아웃을 설계하고 실제 레이아웃에 대응하는 마스크를 제조하는 과정과 같은 방법으로, 가상 레이아웃을 설계하고 그에 대응하는 마스크를 제조할 수 있다.
마스크를 생성 및 검증하는 과정은, 가상 레이아웃에 대응하는 마스크 데이터를 이용하는 포토 리소그래피 공정을 시뮬레이션하여 가상으로 검증하는 과정을 포함할 수 있다. 또는, 가상 레이아웃에 대응하는 마스크를 실제로 제조하고, 웨이퍼 기판에 포토 리소그래피 공정을 진행하여 웨이퍼에 형성된 패턴을 검증하는 과정을 포함할 수도 있다.
마스크에 대한 검증 결과는, 표준 셀들의 레이아웃을 수정/보완하는 데에 이용될 수 있다(S25). 가상 레이아웃에 대응하는 마스크를 이용한 검증 과정에서 문제가 발생할 가능성이 높은 것으로 판단되는 표준 셀이 존재하면, 해당 표준 셀의 레이아웃을 수정하여 실제 공정에서의 문제 발생 가능성을 낮출 수 있다. 또는, 실제 공정에 적용되는 광학 근접 보정 모델을 수정/보완하거나, 디자인 룰을 수정할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 구현하기 위한 모듈(10)은, 표준 셀 라이브러리(11), 배치 및 배선 모듈(12), 및 검증 모듈(13) 등을 포함할 수 있다. 표준 셀 라이브러리(11), 배치 및 배선 모듈(12), 및 검증 모듈(13) 각각은 컴퓨터 시스템에서 실행 가능한 소프트웨어 모듈로 구현될 수 있다.
표준 셀 라이브러리(11)는 실제 반도체 장치를 생산하기 위한 레이아웃 설계에 필요한 표준 셀들 각각의 레이아웃을 저장하는 일종의 데이터베이스일 수 있다. 표준 셀 라이브러리(11)에 저장된 표준 셀들 각각은, 그 레이아웃의 크기가 미리 정해진 룰에 따를 수 있다. 일례로 표준 셀들 각각은 활성 영역과 게이트, 컨택, 및 입출력 핀들을 포함할 수 있다.
배치 및 배선 모듈(12)은 표준 셀 라이브러리(11)에 저장된 표준 셀들을 배치하고 연결하는 기능을 수행하는 모듈일 수 있다. 본 발명의 일 실시예에서, 배치 및 배선 모듈(12)은 표준 셀 라이브러리(11)에 저장된 표준 셀들 모두를 이용하며, 표준 셀들을 랜덤하게 배치 및 배선하여 가상 레이아웃을 생성할 수 있다. 가상 레이아웃은 실제 레이아웃과 달리, 특정한 기능을 실행하는 설계 회로에 대응하지 않을 수 있다. 다시 말해, 가상 레이아웃에 기초한 반도체 공정을 진행하여도, 특정한 기능을 실행하는 설계 회로가 구현되지는 않을 수 있다.
검증 모듈(13)은 배치 및 배선 모듈(12)이 생성한 가상 레이아웃에 대응하는 마스크를 생성 및 검증하는 모듈일 수 있다. 검증 모듈(13)은 가상 레이아웃에 대응하는 마스크를 생성 및 검증하기에 앞서, 가상 레이아웃에 대한 광학 근접 보정을 실행할 수 있다. 검증 모듈(13)은 가상의 시뮬레이션을 통해 가상 레이아웃에 대응하는 마스크를 이용하는 포토 리소그래피 공정을 실행함으로써 가상 레이아웃에 대응하는 마스크를 검증할 수 있다. 또한 검증 모듈(13)은, 가상 레이아웃에 대응하는 마스크를 실제로 생성하고, 마스크를 이용하여 웨이퍼 등의 반도체 기판에 패턴을 형성함으로써 가상 레이아웃에 대응하는 마스크를 검증할 수도 있다. 후자의 경우, 검증 모듈(13)은 포토 리소그래피 공정을 실행하는 노광기와 연동되어 동작할 수 있다.
검증 모듈(13)이 출력하는 검증 결과는, 표준 셀 라이브러리(11)에 저장된 표준 셀들의 레이아웃을 수정/보완하는 데에 이용될 수 있다. 일례로, 가상 레이아웃에 대응하는 마스크를 검증한 결과, 특정 표준 셀들이 배치된 영역에서 패턴이 정확하게 형성되지 않는 문제가 발생할 경우, 해당 표준 셀들의 레이아웃이 수정될 수 있다.
또한 검증 모듈(13)이 출력하는 검증 결과는, 레이아웃에 적용되는 광학 근접 보정 모델을 수정하는 데에 이용될 수 있다. 가상 레이아웃을 이용하여 광학 근접 효과가 크게 발생할 것으로 예상되는 레이아웃에 대한 광학 근접 보정 모델을 최적화함으로써, 실제 레이아웃의 광학 근접 효과를 최소화시키는 광학 근접 보정 모델을 미리 확보할 수 있다. 또는, 검증 결과에 기초하여 실제 레이아웃에서 표준 셀들의 배치 및 배선을 결정하는 디자인 룰을 일부 수정할 수도 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 복수의 IC(Integrated Circuit) 블록들(110)을 포함할 수 있다. IC 블록들(110)은 도전성 물질로 형성되는 배선에 의해 서로 연결될 수 있다. 실시예들에 따라 IC 블록들(110)은 전원 전압 발생 회로, 클럭 생성 회로, 인터페이스 회로, 페이지 버퍼 회로, 샘플링 회로 등을 제공할 수 있다. IC 블록들(110)이 제공하는 회로의 종류와 개수 등은, 반도체 장치(100)에 따라 달라질 수 있다.
IC 블록들(110) 각각은 복수의 표준 셀들(120)을 포함할 수 있다. IC 블록들(110) 각각이 제공하는 기능은, 라이브러리에 저장된 표준 셀들(120) 중 적어도 일부를 선택하고, 미리 준비된 설계 회로 및 디자인 룰에 따라 표준 셀들(120)을 배치 및 배선(Place and Route)함으로써 결정될 수 있다. 따라서, 하나의 반도체 장치(100)에 포함되는 IC 블록들(110) 중 적어도 일부에 포함되는 표준 셀들(120)의 종류와 배치 형태들은 서로 다를 수 있다.
표준 셀(120)은 IC 블록들(110) 각각을 구현하기 위한 레이아웃의 단위로서, 미리 정해진 규격에 따른 구조를 가질 수 있다. 예를 들어, 표준 셀(120)은 제1 방향을 따라 연장되고 제1 방향과 교차하는 제2 방향에서 서로 분리되는 적어도 하나의 게이트 전극을 포함할 수 있다. 또한 표준 셀(120)은 게이트 전극과 교차하는 활성 영역을 적어도 하나 이상 포함할 수 있다. 일례로 활성 영역은, 제2 방향을 따라 연장되고 제1 방향에서 서로 분리되는 적어도 하나의 핀 구조체에 의해 제공될 수 있다. 활성 영역은 소스/드레인 영역을 제공할 수 있으며, 게이트 전극과 소스/드레인 영역에 연결되는 컨택의 위치가 표준 셀(SC)에서 정의될 수 있다. 실시예들에 따라, 컨택에 연결되는 비아 및 일부 메탈 배선의 위치 역시 표준 셀(SC)에서 정의될 수 있다.
일반적으로 반도체 장치(100)의 레이아웃 설계 방법은, 표준 셀들(120) 및 IC 블록들(110)을 배치 및 배선하여 레이아웃을 설계하는 작업 및 설계된 레이아웃 검증하는 작업 등을 포함할 수 있다. 레이아웃을 설계하는 작업에서는, 레이아웃 설계에 필요한 디자인 룰을 제공하는 디자인 룰 매뉴얼(Design Rule Manual, DRM) 및 디자인 키트(Design Kit) 등을 이용할 수 있으며, 디자인 룰 매뉴얼과 디자인 키트는 반도체 장치(100)를 생산하기 위한 제조 공정에 의해 결정될 수 있다.
레이아웃 설계가 완료되면, 레이아웃에 대해 광학 근접 보정을 수행하여 레이아웃을 수정/보완할 수 있다. 광학 근접 보정은 레이아웃에 포함된 패턴들에 따라 달라질 수 있다. 따라서, IC 블록들(110) 및/또는 반도체 장치(100)의 레이아웃이 변경되면 광학 근접 보정을 새로 수행해야 할 수 있다. 예를 들어 마스크 데이터 준비 단계 등에서 레이아웃 또는 광학 근접 보정에 대한 수정/보완이 필요하다고 판단한 경우, 레이아웃 수정과 함께 광학 근접 보정을 다시 수행해야 하므로, 전체적인 기간이 늦어지는 문제가 발생할 수 있다.
본 발명의 일 실시예에서는, 표준 셀들(120)을 랜덤으로 배치 및 배선하여 가상 레이아웃을 생성하고, 광학 근접 보정을 수행하여 가상 레이아웃에 대응하는 마스크를 생성할 수 있다. 가상 레이아웃에 대응하는 마스크에 기초한 포토 리소그래피 공정을 시뮬레이션하거나, 또는 가상 레이아웃에 대응하는 마스크를 실제로 제작하여 웨이퍼에 패턴을 형성함으로써, 가상 레이아웃에 대한 마스크를 검증할 수 있다. 검증 결과는, 가상 레이아웃에 적용된 광학 근접 보정의 정확도와 신뢰성을 판단하고, 표준 셀들의 레이아웃 및/또는 광학 근접 보정 모델을 수정/보완하는 데에 이용될 수 있다.
가상 레이아웃에서는, 반도체 장치(100)를 실제로 생산하기 위해 생성되는 실제 레이아웃에 비해, 더 많은 종류의 조합으로 표준 셀들(120)이 배치 및 배선될 수 있다. 따라서, 실제 레이아웃에서 나타날 것으로 예상되는 표준 셀들(120)의 배치 및 배선의 대부분을 가상 레이아웃으로 커버할 수 있다. 결과적으로, 가상 레이아웃에 대응하는 마스크의 검증 결과에 따라 수정/보완된 광학 근접 보정 모델을 실제 레이아웃에 적용함으로써, 광학 근접 보정의 정확도를 개선할 수 있다. 또한, 반도체 장치(100)의 실제 생산 과정 중에 광학 근접 보정에 대한 수정이 필요하다고 판단되는 경우, 가상 레이아웃에 대응하는 마스크의 검증 결과를 이용할 수 있으므로, 시간 지연을 최소화할 수 있다.
또한 본 발명의 일 실시예에서는, 가상 레이아웃에 대응하는 마스크의 검증 결과에 기초하여, 표준 셀들의 레이아웃을 수정/보완할 수 있다. 일례로 표준 셀들의 레이아웃을 수정/보완함으로써 광학 근접 보정이 완료된 이후에 생성되는 마스크 데이터에서 발생하는 문제를 최소화할 수 있다. 또한 일 실시예에서, 표준 셀들의 레이아웃을 적절히 수정/보완함으로써, 실제 레이아웃에서 광학 근접 보정을 생략하거나, 또는 실제 레이아웃에 대해 광학 근접 보정을 수행하는 시간을 감소시킬 수 있다. 따라서 개발 기간을 단축하고 생산성을 개선할 수 있다.
도 5와 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 적용 가능한 표준 셀들을 간단하게 나타낸 도면들이다.
먼저 도 5를 참조하면, 본 발명의 일 실시예에 따른 표준 셀(200)은 반도체 기판(201)에 형성되는 복수의 구성 요소들을 포함하며, 단위 영역(205) 내에 정의될 수 있다. 도 5에 도시한 일 실시예에 따른 표준 셀(200)은 활성 영역들(210), 복수의 하부 배선들(220, 221, 222, 230) 및 비아들(240)을 포함할 수 있다. 표준 셀들(200)은 이 외에 게이트 전극들을 더 포함할 수 있다. 단위 영역(205)의 상부 경계와 하부 경계 각각에는, 제1 전원 전압을 공급하는 제1 전원 라인(221)과, 제2 전원 전압을 공급하는 제2 전원 라인(222)이 배치될 수 있다.
다음으로 도 6을 참조하면, 본 발명의 일 실시예에 따른 표준 셀(300)은 반도체 기판(301)에 형성되는 복수의 구성 요소들을 포함하며, 단위 영역(305) 내에 정의될 수 있다. 도 6에 도시한 일 실시예에 따른 표준 셀(300)은 활성 영역들(310), 복수의 하부 배선들(320, 321, 322, 330) 및 비아들(340)을 포함할 수 있다. 표준 셀들(300)은 이 외에 게이트 전극들을 더 포함할 수 있다. 단위 영역(305)의 상부 경계와 하부 경계 각각에는, 제1 전원 전압을 공급하는 제1 전원 라인(321)과, 제2 전원 전압을 공급하는 제2 전원 라인(322)이 배치될 수 있다.
도 5와 도 6에 도시한 실시예들에 따른 표준 셀들(200, 300)은 서로 다른 크기의 단위 영역들(205, 305) 내에 각각 정의될 수 있다. 다만, 단위 영역들(205, 305)의 높이는 서로 같을 수 있다. 따라서, IC 블록을 설계하기 위해 표준 셀들(200, 300)을 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배열하는 경우, 제1 전원 라인(221, 321)과 제2 전원 라인(222, 322)은 제1 방향을 따라 연장되는 라인 형상을 가질 수 있다. 제1 전원 라인(221, 321)과 제2 전원 라인(222, 322) 사이에는, 제1 방향으로 연장되는 신호 라인들이 배치될 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 생성되는 가상 레이아웃을 간단하게 나타낸 도면들이다.
먼저 도 7을 참조하면, 소정의 너비(W)와 높이(H)를 갖는 IC 블록에 대응하는 가상 레이아웃(400)이 생성될 수 있다. 가상 레이아웃(400) 내에는 표준 셀들이 랜덤하게 배치될 수 있다. 도 7에 도시한 일 실시예에서는 라이브러리에 10개의 표준 셀들이 저장되어 있는 경우를 가정하며, 10개의 표준 셀들을 모두 이용하여 가상 레이아웃(400)을 생성할 수 있다.
가상 레이아웃(400)에서 표준 셀들을 특별한 규칙이나 설계 회로, 디자인 룰 등에 따라 배치되지 않으며, 임의로 랜덤하게 배치될 수 있다. 따라서, 가상 레이아웃(400)을 이용하여 실제로 IC 블록을 제조하는 경우, 해당 IC 블록은 동작하지 않을 수 있다.
필요에 따라, 표준 셀들을 다르게 배치함으로써 둘 이상의 가상 레이아웃들(400, 400A)이 생성될 수도 있다. 도 8에 도시한 일 실시예에 따른 가상 레이아웃(400A)에서 표준 셀들은, 도 7에 도시한 일 실시예에 따른 가상 레이아웃(400)에서와 다르게 배치될 수 있다. 표준 셀들이 다르게 배치되는 복수의 가상 레이아웃들(400, 400A)을 생성함으로써, 실제 레이아웃 설계 과정에서 발생할 수 있는 다양한 케이스들을 고려하여 표준 셀들의 레이아웃 및/또는 광학 근접 보정 모델을 수정/보완할 수 있다.
가상 레이아웃들(400, 400A)에서는 표준 셀들이 랜덤하게 배치되므로, 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 서로 인접한 표준 셀들의 조합이, 실제 레이아웃에 비해 훨씬 다양하게 나타날 수 있다. 따라서, 적은 개수의 가상 레이아웃들(400, 400A)로, 많은 수의 실제 레이아웃 설계 과정에서 발생할 수 있는 다양한 케이스들을 커버할 수 있다.
한편 앞서 설명한 바와 같이, 표준 셀들은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)을 따라 배열되며, 표준 셀들 각각은 제2 방향에서 같은 높이를 가질 수 있다. 일 실시예에서, 표준 셀들 사이의 경계들 중 제1 방향으로 연장되는 상하 경계를 따라, 전원 라인들이 배치될 수 있다. 또한 전원 라인들 사이에는 신호 라인들이 배치될 수 있다. 이하, 도 9 내지 도 11을 참조하여 더욱 자세히 설명하기로 한다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 배선 방법을 설명하기 위해 제공되는 도면들이다.
먼저 도 9를 참조하면, 제1 방향을 따라 연장되고 제2 방향을 따라 배열되는 복수의 배선 라인들(501, 502)을 형성할 수 있다. 배선 라인들(501, 502)은 제1 배선 라인들(501) 및 제2 배선 라인들(502)을 포함할 수 있으며, 제1 배선 라인들(501)은 전원 라인들에, 제2 배선 라인들(502)은 신호 라인들에 대응할 수 있다.
다음으로 도 10을 참조하면, 전원 라인들(501)과 신호 라인들(502)을 분리하기 위한 복수의 컷 위치들(503)이 결정될 수 있다. 일례로, 복수의 표준 셀들을 랜덤하게 배치 및 배선하여 생성된 가상 레이아웃은, GDS 등과 같은 그래픽 데이터로 표현될 수 있으며, 복수의 컷 위치들(503)은 랜덤하게 형성되는 픽셀 패턴들에 의해 생성될 수 있다.
랜덤하게 생성되는 컷 위치들(503)을 이용하여 배선 라인들(501, 502)을 분할함으로써, 도 11에 도시한 바와 같은 배선 패턴들(510, 520)이 형성될 수 있다. 배선 패턴들(510, 520)은 앞서 도 7 및 도 8을 참조하여 설명한 바와 같이 랜덤하게 배치된 표준 셀들과 연결되며, 결과적으로 표준 셀들을 랜덤하게 배치 및 배선한 가상 레이아웃이 생성될 수 있다. 배선 패턴들(510, 520)은, 표준 셀들 각각에 포함되는 하부 배선들과 연결될 수 있다.
가상 레이아웃이 생성되면, 소정의 광학 근접 보정 모델을 이용하여 가상 레이아웃에 광학 근접 보정을 수행할 수 있다. 이후, 광학 근접 보정이 완료된 가상 레이아웃에 대응하는 마스크가 생성되며, 마스크를 시뮬레이션 또는 실제 공정을 통해 검증할 수 있다.
마스크에 대한 검증 결과는, 표준 셀들의 레이아웃을 수정/보완하거나, 광학 근접 보정 모델을 수정/보완하는 데에 이용될 수 있다. 예를 들어, 마스크에 대한 검증 결과에 기초하여, 표준 셀들에 포함된 배선들 중 적어도 일부의 크기, 위치 등이 수정될 수 있다. 또는, 실제 반도체 장치의 생산 공정에 이용되는 장비들의 동작 파라미터 등을 수정하는 데에도 마스크에 대한 검증 결과가 이용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 생성되는 실제 레이아웃을 간단하게 나타낸 도면이다.
도 12를 참조하면, 실제 레이아웃(600)은 미리 준비된 설계 회로에 따라 표준 셀들 중 적어도 일부를 배치함으로써 생성될 수 있다. 일 실시예에서, 실제 레이아웃(600)은 라이브러리에 저장된 표준 셀들 중 일부만을 포함할 수 있다. 또한, 소정의 디자인 룰에 따라 표준 셀들이 배치될 수 있으므로, 제1 방향(X축 방향) 및 제2 방향(Y축 방향) 중 적어도 하나에서 서로 인접하는 표준 셀들의 조합의 개수가, 표준 셀들이 랜덤하게 배치 및 배선되는 가상 레이아웃에 비해 상대적으로 작을 수 있다.
실제 레이아웃(600)을 생성하는 데에 이용되는 표준 셀들은, 가상 레이아웃에 대응하는 마스크의 검증 결과에 기초하여, 그 레이아웃이 수정/보완된 표준 셀들일 수 있다. 따라서, 실제 레이아웃(600)에 광학 근접 보정을 적용하고, 마스크 데이터를 준비하는 과정 등에서 문제가 발생할 가능성이 감소할 수 있다. 추가적으로, 실제 레이아웃(600)에 따른 마스크 데이터를 생성하는 과정에서 광학 근접 보정을 생략하거나 최소화할 수 있어, 공정의 효율성을 개선할 수 있다.
또한 실제 레이아웃(600)에 적용되는 광학 근접 보정 모델 역시, 가상 레이아웃에 대응하는 마스크의 검증 결과에 기초하여 미리 수정/보완된 모델일 수 있다. 따라서, 실제 레이아웃(600)에 광학 근접 보정을 적용하고, 마스크 데이터를 준비하는 과정 등에서 문제가 발생할 가능성이 감소할 수 있다.
본 발명의 일 실시예에서는, 실제 레이아웃(600)에 비해 훨씬 다양한 조합들로 표준 셀들이 배치되는 가상 레이아웃을 이용하여 검증한 광학 근접 보정 모델을 이용할 수 있다. 따라서, 실제 레이아웃(600)에서 광학 근접 효과가 크게 나타날 것으로 예상되는 영역들 각각에 최적화된 광학 근접 보정 모델을 이용할 수 있으며, 결과적으로 광학 근접 보정의 신뢰성을 개선할 수 있다.
예를 들어, 실제 레이아웃(600)에서 제4 표준 셀과 제6 표준 셀이 제1 방향으로 서로 인접하여 순서대로 배치될 수 있으며, 도 8에 도시한 일 실시예에 따른 가상 레이아웃(400A)에서도 제4 표준 셀과 제6 표준 셀이 제1 방향으로 인접 배치될 수 있다. 따라서, 가상 레이아웃(400A)에서 제4 표준 셀과 제6 표준 셀이 서로 인접한 영역에 적용된 광학 근접 보정 모델을 이용하여, 실제 레이아웃(600)에서 제4 표준 셀과 제6 표준 셀이 서로 인접한 영역에 대한 광학 근접 보정을 진행할 수 있다.
마찬가지로, 실제 레이아웃(600)과 가상 레이아웃(400A)에서는 제7 표준 셀과 제2 표준 셀이 서로 제1 방향에서 인접하는 영역들이 나타날 수 있다. 따라서, 가상 레이아웃(400A)에서 제7 표준 셀과 제2 표준 셀이 서로 인접한 영역에 적용된 광학 근접 보정 모델을 이용하여, 실제 레이아웃(600)에서 제7 표준 셀과 제2 표준 셀이 서로 인접한 영역에 대한 광학 근접 보정을 진행할 수 있다. 표준 셀들의 배치 순서 및 형태 등을 고려하여 미리 검증된 광학 근접 보정 모델을 실제 레이아웃(600)에 적용할 수 있으므로, 마스크 데이터가 생성된 이후에 광학 근접 보정 작업에 대한 수정을 최소화하여 공정의 효율성을 개선할 수 있다.
도 13은 본 발명의 일 실시예에 따른 방법에 의해 생산되는 반도체 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 13에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 13에 도시된 구성 요소 가운데, 포트(1060)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1070)를 통해 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040)는 물론, 포트(1060)에 연결된 다른 장치들과 통신할 수 있다. 센서부(1020)는 주변 정보를 수집하는 다양한 센서들을 포함할 수 있으며, 예를 들어 음향 센서, 이미지 센서, GPS 센서 등을 포함할 수 있다.
메모리(1030)는 전자 기기(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다.
도 13에 도시한 실시예에 따른 전자 기기(1000)에서, 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050) 등은 다양한 반도체 장치들을 포함할 수 있다. 반도체 장치들의 생산 과정에는, 앞서 도 1 내지 도 12를 참조하여 설명한 바와 같은, 가상 레이아웃을 이용하여 수정/보완한 레이아웃을 갖는 표준 셀들, 및 광학 근접 보정 모델 등이 적용될 수 있다. 따라서 반도체 장치들의 생산 과정의 마스크 데이터 준비 단계 등에서 광학 근접 보정 모델의 수정, 및/또는 반도체 장치의 레이아웃 수정 등으로 인해 발생하는 시간 지연을 최소화하여 생산성을 개선할 수 있다. 또한, 미리 최적화된 레이아웃을 갖는 표준 셀들, 및 다양한 케이스에 맞는 광학 근접 보정 모델을 이용하여 반도체 장치들을 생산할 수 있으므로, 공정 수율 및 신뢰성 등을 개선할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 110: IC 블록
120, 200, 300: 표준 셀 400, 400A: 가상 레이아웃
600: 실제 레이아웃

Claims (10)

  1. 라이브러리에 미리 저장된 복수의 표준 셀들을 랜덤하게 배치하는 단계;
    상기 표준 셀들을 서로 랜덤하게 연결하는 배선 패턴을 설계하는 단계;
    상기 표준 셀들과 상기 배선을 연결하여 가상 레이아웃을 생성하는 단계;
    소정의 광학 근접 보정(Optical Proximity Correction, OPC) 모델을 이용하여 상기 가상 레이아웃에 광학 근접 보정을 수행하는 단계; 및
    광학 근접 보정을 수행한 상기 가상 레이아웃에 대응하는 마스크를 생성하여 검증하는 단계; 를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 배선을 설계하는 단계는,
    제1 방향을 따라 연장되는 전원 라인들 및 신호 라인들을 상기 제1 방향과 교차하는 제2 방향을 따라 배열하는 단계; 및
    랜덤으로 결정되는 복수의 컷 위치들에서 상기 전원 라인들 및 상기 신호 라인들을 분리하여 상기 배선 패턴을 생성하는 단계; 를 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 표준 셀들은 활성 영역, 게이트 전극, 상기 활성 영역과 상기 게이트 전극에 연결되는 컨택, 상기 컨택에 연결되는 비아, 및 상기 비아에 연결되는 하부 배선을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 가상 레이아웃에 대응하는 마스크를 검증하는 단계는, 상기 가상 레이아웃에 대응하는 마스크를 이용하는 포토 리소그래피 공정을 시뮬레이션하여 상기 가상 레이아웃에 대응하는 마스크를 가상으로 검증하는 단계, 및 상기 가상 레이아웃에 대응하는 마스크를 이용하여 웨이퍼에 포토 리소그래피 공정을 진행하여 상기 웨이퍼에 형성된 패턴을 검증하는 단계 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 가상 레이아웃에 대응하는 마스크의 검증 결과에 기초하여 상기 광학 근접 보정 모델을 수정하는 단계; 를 더 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 표준 셀들 중 적어도 일부를 미리 정해진 디자인 룰에 따라 배치하고 배선하여 집적회로(Integrated Circuit, IC) 블록의 실제 레이아웃을 생성하는 단계;
    상기 광학 근접 보정 모델을 이용하여 상기 실제 레이아웃에 광학 근접 보정을 수행하는 단계; 및
    상기 광학 근접 보정을 수행한 상기 실제 레이아웃에 대응하는 마스크를 생성하는 단계; 를 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 가상 레이아웃에 대응하는 마스크의 검증 결과에 기초하여, 상기 표준 셀들 중 적어도 하나의 레이아웃을 수정하는 단계; 를 더 포함하는 반도체 장치의 제조 방법.
  8. 표준 셀들을 랜덤하게 배치 및 배선(place and route)하여 가상 IC 블록에 대응하는 가상 레이아웃을 생성하는 단계;
    소정의 광학 근접 보정 모델을 이용하여 상기 가상 레이아웃에 광학 근접 보정을 수행하는 단계;
    상기 가상 레이아웃에 대응하는 마스크에 대한 검증 결과에 기초하여 상기 광학 근접 보정 모델, 및 상기 표준 셀들의 레이아웃 중 적어도 하나를 수정하는 단계;
    소정의 디자인 룰에 따라 상기 표준 셀들 중 적어도 일부를 배치 및 배선하여 IC 블록에 대응하는 실제 레이아웃을 생성하는 단계;
    상기 광학 근접 보정 모델을 이용하여 상기 실제 레이아웃에 광학 근접 보정을 수행하는 단계;
    광학 근접 보정을 수행한 상기 실제 레이아웃에 대응하는 마스크를 생성하는 단계; 및
    상기 실제 레이아웃에 대응하는 마스크를 이용하여 웨이퍼에 대한 반도체 공정을 진행하는 단계; 를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 표준 셀들 중 적어도 하나의 레이아웃에 포함되는 배선의 위치 및 크기를 수정하는 반도체 장치의 제조 방법.
  10. 표준 셀 라이브러리에 저장된 표준 셀들 모두를 랜덤하게 배치 및 배선하여 상기 표준 셀들이 M개(M은 자연수)의 조합을 가지며 배치 및 연결되는 가상 레이아웃을 생성하는 단계;
    상기 가상 레이아웃으로부터 생성되는 마스크 데이터를 검증하여 상기 표준 셀들 중 적어도 하나의 레이아웃을 수정하는 단계;
    상기 표준 셀들 중 적어도 일부를 소정의 디자인 룰에 따라 배치 및 배선하여 상기 표준 셀들이 N개(N은 M보다 작은 자연수)의 조합을 가지며 배치 및 연결되는 실제 레이아웃을 생성하는 단계; 및
    상기 실제 레이아웃에 대응하는 마스크를 생성하여 반도체 공정을 진행하는 단계; 를 포함하는 반도체 장치의 제조 방법.
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