KR20230086844A - 반도체 소자의 제조 방법 - Google Patents

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한규빈
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 레이아웃에 광 근접 보정(OPC) 절차를 수행하여 보정 패턴을 생성하는 것, 상기 보정 패턴은 곡선 형태(Curvilinear shape)를 갖고; 상기 보정 패턴에 마스크 룰 체크(MRC) 절차를 수행하여 마스크 데이터를 생성하는 것; 및 상기 마스크 데이터로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함한다. 상기 MRC 절차는: 상기 보정 패턴 내에 폭 골격을 생성하는 것; 상기 폭 골격으로부터 마스크 룰의 선폭에 관한 사양을 만족하는 폭 컨투어를 생성하는 것; 및 상기 보정 패턴과 상기 폭 컨투어를 더하여 수정 패턴을 생성하는 것을 포함한다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 Curvilinear OPC 방법을 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 높은 정밀도를 갖는 Curvilinear OPC 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 빠르고 효율적인 마스크 룰 체크 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃에 광 근접 보정(OPC) 절차를 수행하여 보정 패턴을 생성하는 것, 상기 보정 패턴은 곡선 형태(Curvilinear shape)를 갖고; 상기 보정 패턴에 마스크 룰 체크(MRC) 절차를 수행하여 마스크 데이터를 생성하는 것; 및 상기 마스크 데이터로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 상기 MRC 절차는: 상기 보정 패턴 내에 폭 골격을 생성하는 것; 상기 폭 골격으로부터 마스크 룰의 선폭에 관한 사양을 만족하는 폭 컨투어를 생성하는 것; 및 상기 보정 패턴과 상기 폭 컨투어를 더하여 수정 패턴을 생성하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃에 광 근접 보정(OPC) 절차를 수행하여, 서로 인접하는 제1 보정 패턴 및 제2 보정 패턴을 생성하는 것, 상기 제1 및 제2 보정 패턴들 각각은 곡선 형태를 갖고; 상기 제1 및 제2 보정 패턴들에 마스크 룰 체크(MRC) 절차를 수행하여 마스크 데이터를 생성하는 것; 및 상기 마스크 데이터로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 상기 MRC 절차는: 상기 제1 및 제2 보정 패턴들 사이에 간격 골격을 생성하는 것; 상기 간격 골격으로부터 마스크 룰의 간격에 관한 사양을 만족하는 간격 컨투어를 생성하는 것; 및 상기 제1 및 제2 보정 패턴들에서 상기 간격 컨투어를 감하여 제1 클린-업 패턴 및 제2 클린-업 패턴을 각각 생성하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃에 광 근접 보정(OPC) 절차를 수행하여, 서로 인접하는 제1 보정 패턴 및 제2 보정 패턴을 생성하는 것, 상기 제1 및 제2 보정 패턴들 각각은 곡선 형태를 갖고; 상기 제1 및 제2 보정 패턴들에 마스크 룰 체크(MRC) 절차를 수행하여 마스크 데이터를 생성하는 것; 및 상기 마스크 데이터로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 상기 MRC 절차는: 상기 제1 및 제2 보정 패턴들 내에 마스크 룰에 따른 제1 폭 컨투어 및 제2 폭 컨투어를 각각 생성하는 것; 상기 제1 및 제2 보정 패턴들 사이에 상기 마스크 룰에 따른 간격 컨투어를 생성하는 것; 및 상기 제1 및 제2 폭 컨투어들 및 상기 간격 컨투어를 바탕으로 상기 제1 및 제2 보정 패턴들에 Boolean 연산을 수행하여, 제1 클린-업 패턴 및 제2 클린-업 패턴을 각각 생성하는 것을 포함할 수 있다.
본 발명에 따른 데이터 준비 절차는, Curvilinear OPC를 이용하여 높은 정밀도를 갖는 마스크 데이터를 제공할 수 있다. 또한 본 발명에 따른 데이터 준비 절차는, 곡선의(Curvilinear) 보정 패턴에 대해 폭 골격 및 간격 골격을 이용함으로써 효율적이고 빠른 마스크 룰 체크를 수행할 수 있다. 이로써 본 발명은 정밀도가 높으면서도 빠르게 마스크 데이터를 생성할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 광 근접 보정의 구체적인 과정들을 개략적으로 보여주는 순서도이다.
도 5 내지 도 11은 도 4의 광 근접 보정을 설명하기 위한 레이아웃 평면도들이다.
도 12는 본 발명의 비교예에 따라 MRC 절차를 수행하는 것을 설명하기 위한 레이아웃 평면도이다.
도 13은 본 발명의 실시예들에 따른 포토마스크를 나타낸 평면도이다.
도 14 및 도 15는 도 13의 포토마스크를 이용한 포토리소그래피 공정을 보여주는 개념도이다.
도 16 및 18은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 17a, 17b, 17c 및 17d는 각각 도 16의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 19a, 19b, 19c 및 19d는 각각 도 18의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 상기 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. CPU(10)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)을 실행할 수 있다.
워킹 메모리(30)에는 운영 체제(OS)나 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 보조 기억 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(30)에 로드될 수 있다. 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. OPC 툴(34)은 레이아웃 디자인 툴(32)에서 출력된 레이아웃 데이터에 대해서 광 근접 보정(Optical Proximity Correction: OPC)을 수행할 수 있다. 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 입출력 장치(50)를 통해서 OPC 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해서 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S20). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 이러한 일련의 과정들은 대부분 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
설계된 레이아웃로부터 마스크 데이터를 얻기 위한 데이터 준비(Data Preparation: DP) 절차가 수행될 수 있다(S30). 데이터 준비 절차는, 설계된 레이아웃에 광 근접 보정(Optical Proximity Correction: OPC) 절차를 수행하는 것(S31), 및 OPC 결과물에 대해 마스크 룰 체크(Mask Rule Check: MRC) 절차를 수행하는 것(S32)을 포함할 수 있다.
포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 내의 패턴들의 형태 및 위치가 변경(바이어스)될 수 있다.
OPC로 변경된 패턴들이 마스크 룰을 만족하는지에 대한 검증, 즉 MRC가 수행될 수 있다(S32). 마스크 룰을 만족하지 못하는 패턴을 수정하여, 마스크 룰 에러가 모두 제거된 클린-업 결과물을 얻을 수 있다. 클린-업 결과물은 데이터 준비 절차(S30)가 완료된 마스크 데이터로서 얻어질 수 있다. 본 발명에 따른 데이터 준비 절차(S30)에 관한 보다 구체적인 설명은, 도 4 내지 도 11을 참조하여 후술한다.
데이터 준비 절차를 통해 얻어진 마스크 데이터에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S50). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다. 포토리소그래피 시스템(1000)은 광원(1200), 포토마스크(1400), 축소 투영 장치(1600), 및 기판 스테이지(Substrate Stage, 1800)를 포함할 수 있다. 다만, 포토리소그래피 시스템(1000)은 도 3에 나타내지 않은 구성 요소들을 더 포함할 수 있다. 일 예로, 포토리소그래피 시스템(1000)은 기판(SUB)의 표면의 높이 및 기울기를 측정하기 위해 이용되는 센서를 더 포함할 수 있다.
광원(1200)은 광을 방출할 수 있다. 광원(1200)으로부터 방출된 광은 포토마스크(1400)로 조사될 수 있다. 일 예로, 광 초점을 조절하기 위해, 광원(1200)과 포토마스크(1400) 사이에 렌즈가 제공될 수 있다. 광원(1200)은 자외선 광원(예를 들어, 234nm의 파장을 갖는 KrF 광원, 193nm의 파장을 갖는 ArF 광원 등) 또는 극자외선(extreme ultraviolet, EUV) 광원을 포함할 수 있다. 광원(1200)은 하나의 점 광원(P1)을 포함할 수 있으나, 본 발명은 이에 의해 한정되지 않는다. 다른 실시예들에 있어서, 광원(1200)은 복수의 점 광원들을 포함할 수 있다.
설계된 레이아웃을 기판(SUB) 상에 인쇄(구현)하기 위하여, 포토마스크(1400)는 이미지 패턴들을 포함할 수 있다. 이미지 패턴들은 앞서 설명한 데이터 준비 절차를 통해서 얻어진 마스크 데이터를 기반으로 형성될 수 있다. 이미지 패턴들은 투명 영역 및 불투명 영역에 의해 정의될 수 있다. 투명 영역은 포토마스크(1400) 상의 금속 층(일 예로, 크롬 막)을 식각함으로써 형성될 수 있다. 투명 영역은 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 반면, 불투명 영역은 광을 통과시키지 않고 차단할 수 있다.
축소 투영 장치(1600)는 포토마스크(1400)의 투명 영역을 통과한 광을 제공받을 수 있다. 축소 투영 장치(1600)는 기판(SUB) 상에 인쇄될 패턴들을 포토마스크(1400)의 이미지 패턴들과 매칭시킬 수 있다. 상기 광은 축소 투영 장치(1600)를 통해 기판(SUB)으로 조사될 수 있다. 이로써, 포토마스크(1400)의 이미지 패턴들에 대응하는 패턴들이 기판(SUB) 상에 인쇄될 수 있다.
기판 스테이지(1800)는 기판(SUB)를 지지할 수 있다. 일 예로, 기판(SUB)은 실리콘 웨이퍼를 포함할 수 있다. 축소 투영 장치(1600)는 애퍼쳐(Aperture)를 포함할 수 있다. 애퍼쳐는 광원(1200)으로부터 방출된 자외선 광의 초점 심도를 높이기 위해 이용될 수 있다. 일 예로, 애퍼쳐는 다이폴 애퍼처(Dipole Aperture) 또는 쿼드러플 애퍼처(Quadruple Aperture)를 포함할 수 있다. 축소 투영 장치(1600)는 광 초점을 조절하기 위해 렌즈를 더 포함할 수 있다.
한편, 반도체 소자의 집적도가 높아짐에 따라, 포토마스크(1400)의 이미지 패턴들 사이의 거리가 상대적으로 매우 작을 수 있다. 이러한 "근접성(Proximity)" 때문에 빛의 간섭 및 회절이 발생하고, 기판(SUB) 상에 왜곡된 패턴이 인쇄될 수 있다. 왜곡된 패턴이 기판(SUB) 상에 인쇄되는 경우, 설계된 회로가 비정상적으로 동작할 수 있다.
패턴의 왜곡을 방지하기 위해, 해상도 향상 기법(Resolution Enhancement Technology)이 이용될 수 있다. 광 근접 보정(도 2의 S31 참조)은 해상도 향상 기법의 한 예이다. 광 근접 보정에 따르면, 빛의 간섭 및 회절과 같은 왜곡의 정도가 OPC 모델의 시뮬레이션에 의하여 미리 예측될 수 있다. 예측된 결과에 기초하여, 설계된 레이아웃이 변경(바이어스)될 수 있다. 변경된 레이아웃에 기초하여 포토마스크(1400)에 이미지 패턴들이 형성되고, 이로써 기판(SUB) 상에 원하는 패턴이 인쇄될 수 있다.
반도체 소자의 레이아웃은 복수개의 레이어들을 포함할 수 있다. 일 예로, 광 근접 보정은 단일 레이어(Layer)의 레이아웃을 조정하도록 수행될 수 있다. 다시 말하면, 광 근접 보정은 복수개의 레이어들 각각에 대해 독립적으로 수행될 수 있다. 복수개의 레이어들이 반도체 공정을 통해 기판 상에 순차적으로 구현됨으로써 반도체 소자가 형성될 수 있다. 일 예로, 반도체 소자는 특정 회로를 구현하기 위해, 적층된 복수의 금속 레이어들(Metal Layers)을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 광 근접 보정의 구체적인 과정들을 개략적으로 보여주는 순서도이다. 도 5 내지 도 11은 도 4의 광 근접 보정을 설명하기 위한 레이아웃 평면도들이다.
도 4 및 도 5를 참조하면, 앞서 도 2를 참조하여 설명한 레이아웃 설계 단계(S20)를 통해 생성된 레이아웃(LO)이 제공될 수 있다. 레이아웃(LO)은 단일 레이어의 레이아웃일 수 있다.
레이아웃(LO)은 복수개의 디자인 패턴들(DP1, DP2)을 포함할 수 있다. 예를 들어, 레이아웃(LO)은 제1 디자인 패턴(DP1) 및 제2 디자인 패턴(DP2)을 포함할 수 있다. 제1 및 제2 디자인 패턴들(DP1, DP2) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제1 및 제2 디자인 패턴들(DP1, DP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 즉, 제1 및 제2 디자인 패턴들(DP1, DP2)은 라인-앤-스페이스 패턴일 수 있다.
제1 및 제2 디자인 패턴들(DP1, DP2)을 포함하는 레이아웃(LO)에 대해 데이터 준비 절차가 수행될 수 있다(S30). 먼저 제1 및 제2 디자인 패턴들(DP1, DP2)에 대한 OPC 절차가 수행될 수 있으며(S31), 이에 대해 후술한다.
도 4 및 도 6을 참조하면, 제1 및 제2 디자인 패턴들(DP1, DP2)에 대해 각각 제1 및 제2 타겟 패턴들(DTP1, DTP2)이 생성될 수 있다 (S311). 각각의 제1 및 제2 타겟 패턴들(DTP1, DTP2)은, TDLO(Table Driven Layout Operation) 절차를 통해 그에 대응하는 디자인 패턴으로부터 생성될 수 있다.
각각의 제1 및 제2 타겟 패턴들(DTP1, DTP2)은, 포토리소그래피 공정을 통해 포토레지스트로부터 현상될 패턴(즉 포토레지스트 패턴)의 크기를 정의할 수 있다. 각각의 제1 및 제2 타겟 패턴들(DTP1, DTP2)은, 실제 현상될 포토레지스트 패턴의 목적하는 크기 및 형태에 대응할 수 있다.
본 발명의 실시예에 따르면, 각각의 제1 및 제2 디자인 패턴들(DP1, DP2)은 포토레지스트 아래의 식각 타겟 층에 형성될 최종 패턴의 크기 및 형태에 대응할 수 있다. 식각 타겟 층에 형성되는 최종 패턴은, 포토리소그래피 공정으로 형성된 포토레지스트 패턴의 크기에 비해 더 작게 형성될 수 있다. 이는 포토레지스트 패턴을 식각 마스크로하여 식각 타겟 층을 패터닝 하는 동안, 식각 프로파일이 기울어지기 때문이다. 정리하면, 타겟 패턴을 생성하는 것(S311)은, 포토레지스트로부터 현상되는 패턴의 크기와 식각 타겟 층에서 형성되는 패턴의 크기 차이를 보정해 주는 과정이다.
도 4 및 도 7을 참조하면, 제1 및 제2 디자인 패턴들(DP1, DP2)에 대해 Curvilinear OPC를 수행하여 제1 및 제2 보정 패턴들(COP1, COP2)이 각각 생성될 수 있다(S312).
구체적으로, 제1 및 제2 디자인 패턴들(DP1, DP2)에 대해, 앞서 생성된 제1 및 제2 타겟 패턴들(DTP1, DTP2)을 각각 기준으로 하여 OPC가 수행될 수 있다. 이로써, 제1 및 제2 디자인 패턴들(DP1, DP2)로부터 제1 및 제2 보정 패턴들(COP1, COP2)이 각각 생성될 수 있다.
제1 보정 패턴(COP1)은 OPC 모델을 통한 시뮬레이션으로 생성된 제1 시뮬레이션 이미지(DIM1)를 가질 수 있다. 제1 시뮬레이션 이미지(DIM1)가 제1 타겟 패턴(DTP1)의 크기 및 위치에 최대한 일치하도록 제1 보정 패턴(COP1)이 상기 OPC 시뮬레이션을 통해 생성될 수 있다.
제2 보정 패턴(COP2)은 OPC 모델을 통한 시뮬레이션으로 생성된 제2 시뮬레이션 이미지(DIM2)를 가질 수 있다. 제2 시뮬레이션 이미지(DIM2)가 제2 타겟 패턴(DTP2)의 크기 및 위치에 최대한 일치하도록 제2 보정 패턴(COP2)이 상기 OPC 시뮬레이션을 통해 생성될 수 있다.
본 실시예에 따른 상기 OPC 절차는 Curvilinear OPC를 포함할 수 있다. 구체적으로, OPC 방법 중 ILT(Inverse lithography Technology) 기술을 이용하여 제1 및 제2 보정 패턴들(COP1, COP2)은 곡선 형태(Curvilinear shape)로 생성될 수 있다. 즉, 본 실시예들에 따른 OPC 보정 패턴은 다각형이 아닌 곡선 형태를 가질 수 있다.
Curvilinear OPC를 통해 보정 패턴이 곡선 형태를 가질 경우, 종래 기술의 맨하탄(Manhattan) OPC, 즉 보정 패턴이 다각형을 가질 경우에 비하여 다음과 같은 장점이 있다. 먼저 OPC를 수행할 때, 맨하탄 형태에 비해 곡선 형태가 마스크 레이아웃 공간을 보다 잘 활용할 수 있어 마스크 룰을 보다 쉽게 만족시킬 수 있다. 포토마스크(1400)를 제작할 때, 각진 모서리를 갖는 맨하탄 형태에 비해 곡선 형태가 포토마스크(1400) 상에 보다 정밀히 구현될 수 있다. 포토마스크(1400)를 제작할 때 크롬 막을 e-beam으로 패터닝하는데, 맨하탄 형태에 비해 곡선 형태가 e-beam으로 보다 정밀히 구현될 수 있기 때문이다. 포토리소그래피 공정을 수행할 때, 맨하탄 형태에 비해 곡선 형태가 실제 현상될 포토레지스트 패턴의 목적하는 크기 및 형태를 보다 정확히 구현할 수 있다.
제1 보정 패턴(COP1)은 복수개의 제1 포인트들(CP1)을 포함할 수 있다. 제1 보정 패턴(COP1)은 제1 포인트들(CP1)이 서로 연결됨으로써 생성될 수 있다. 제1 포인트들(CP1)은 제1 보정 패턴(COP1)의 위치 정보를 포함할 수 있다. 제1 포인트들(CP1)은 제1 보정 패턴(COP1)의 컨투어를 정의할 수 있다. 제1 포인트들(CP1)의 배치 및 제1 포인트들(CP1)간의 연결을 통해 제1 보정 패턴(COP1)은 다각형이 아닌 곡선 형태로 구현될 수 있다. 제2 보정 패턴(COP2)은 복수개의 제2 포인트들(CP2)을 포함할 수 있다. 제2 포인트들(CP2)에 대한 설명은 앞서 설명한 제1 포인트들(CP1)과 동일할 수 있다.
앞서 설명한 절차를 통해 OPC의 결과물인 제1 및 제2 보정 패턴들(COP1, COP2)이 생성될 수 있다. 이후 제1 및 제2 보정 패턴들(COP1, COP2)에 대한 MRC 절차가 수행될 수 있으며(S32), 이에 대해 후술한다.
도 4 및 도 8을 참조하면, 곡선 형태의 제1 및 제2 보정 패턴들(COP1, COP2)에 대한 마스크 룰을 체크하고, 마스크 룰을 위배하는 오류를 수정하기 위한 MRC 절차(S32)가 수행될 수 있다. 본 발명에 따른 제1 및 제2 보정 패턴들(COP1, COP2)은 복수개의 포인트들로 정의된 곡선 형태를 가지는데, 만약 각각의 포인트를 이동시키며 오류를 수정할 경우 MRC 절차가 매우 복잡해지고 추가적인 오류가 발생하기 쉽다. 이에, 본 발명에 따른 MRC 절차는 편의성 및 효율을 위해 폭 골격과 간격 골격을 이용할 수 있다.
구체적으로, 제1 보정 패턴(COP1)의 제1 폭 골격(first width skeleton, SK_W1)이 생성될 수 있고, 제2 보정 패턴(COP2)의 제2 폭 골격(SK_W2)이 생성될 수 있다 (S321). 제1 폭 골격(SK_W1)은 제1 포인트들(CP1)을 기반으로 생성될 수 있고, 제2 폭 골격(SK_W2)은 제2 포인트들(CP2)을 기반으로 생성될 수 있다.
예를 들어, 제1 폭 골격(SK_W1)은 제1 보정 패턴(COP1)의 중심을 가로지르는 선일 수 있다. 서로 대향하는 제1 포인트들(CP1) 사이에 중심점이 정의되고, 중심점들이 연결되어 제1 폭 골격(SK_W1)이 생성될 수 있다. 제2 폭 골격(SK_W2) 역시 제2 보정 패턴(COP2)의 중심을 가로지르는 선일 수 있다. 서로 대향하는 제2 포인트들(CP2) 사이에 중심점이 정의되고, 상기 중심점들이 연결되어 제2 폭 골격(SK_W2)이 생성될 수 있다.
제1 보정 패턴(COP1)과 제2 보정 패턴(COP2) 사이에 간격 골격(space skeleton, SK_S)이 생성될 수 있다 (S321). 간격 골격(SK_S)은 서로 마주보는 제1 및 제2 포인트들(CP1, CP2)을 기반으로 생성될 수 있다. 예를 들어, 간격 골격(SK_S)은 제1 및 제2 보정 패턴들(COP1, COP2) 사이의 영역의 중심을 가로지르는 선일 수 있다. 서로 마주보는 제1 포인트(CP1)와 제2 포인트(CP2) 사이에 중심점이 정의되고, 상기 중심점들이 연결되어 간격 골격(SK_S)이 생성될 수 있다.
도 4 및 도 9를 참조하면, 제1 및 제2 폭 골격들(SK_W1, SK_W2)로부터 마스크 룰에 따른 제1 및 제2 폭 컨투어들(CT_W1, CT_W2)이 각각 생성될 수 있다 (S322). 구체적으로, 제1 폭 골격(SK_W1)으로부터 마스크 룰의 선폭에 관한 사양(Spec)을 만족하는 제1 폭 컨투어(CT_W1)가 생성될 수 있다. 제1 보정 패턴(COP1)에 대한 마스크 룰의 선폭 사양이 제1 폭(WI1)일 경우, 제1 폭 컨투어(CT_W1)는 그의 선폭이 제1 폭(WI1)을 만족하도록 생성될 수 있다. 제1 폭 컨투어(CT_W1)는, 제1 폭 골격(SK_W1)의 법선 방향으로의 폭이 제1 폭(WI1)이 되도록 생성될 수 있다. 예를 들어, 제1 폭(WI1)은 마스크 룰에 의해 정의된 제1 보정 패턴(COP1)의 최소 선폭일 수 있다.
제2 폭 골격(SK_W2)으로부터 마스크 룰의 선폭에 관한 사양을 만족하는 제2 폭 컨투어(CT_W2)가 생성될 수 있다. 제2 보정 패턴(COP2)에 대한 마스크 룰의 선폭 사양이 제2 폭(WI2)일 경우, 제2 폭 컨투어(CT_W2)는 그의 선폭이 제2 폭(WI2)을 만족하도록 생성될 수 있다. 제2 폭 컨투어(CT_W2)는, 제2 폭 골격(SK_W2)의 법선 방향으로의 폭이 제2 폭(WI2)이 되도록 생성될 수 있다. 예를 들어, 제2 폭(WI2)은 마스크 룰에 의해 정의된 제2 보정 패턴(COP2)의 최소 선폭일 수 있다. 제2 폭(WI2)은 제1 폭(WI1)과 같거나 다를 수 있다.
간격 골격(SK_S)으로부터 마스크 룰에 따른 간격 컨투어(CT_S)가 생성될 수 있다 (S323). 구체적으로, 간격 골격(SK_S)으로부터 마스크 룰의 인접하는 제1 및 제2 보정 패턴들(COP1, COP2)간의 간격에 관한 사양(Spec)을 만족하는 간격 골격(SK_S)이 생성될 수 있다. 제1 및 제2 보정 패턴들(COP1, COP2) 사이의 간격에 대한 마스크 룰의 간격 사양이 제1 간격(SP1)일 경우, 간격 컨투어(CT_S)는 그의 선폭이 제1 간격(SP1)을 만족하도록 생성될 수 있다. 간격 컨투어(CT_S)는, 간격 골격(SK_S)의 법선 방향으로의 폭이 제1 간격(SP1)이 되도록 생성될 수 있다. 예를 들어, 제1 간격(SP1)은 마스크 룰에 의해 정의된 제1 및 제2 보정 패턴들(COP1, COP2) 사이의 최소 간격일 수 있다.
도 4 및 도 10을 참조하면, 제1 보정 패턴(COP1)과 제1 폭 컨투어(CT_W1)를 더하여 제1 수정 패턴(COP_A1)이 생성될 수 있고, 제2 보정 패턴(COP2)과 제2 폭 컨투어(CT_W2)를 더하여 제2 수정 패턴(COP_A2)이 생성될 수 있다 (S324).
구체적으로, 제1 보정 패턴(COP1)과 제1 폭 컨투어(CT_W1)에 대해 Boolean "OR" 연산을 수행하여, 제1 보정 패턴(COP1)과 제1 폭 컨투어(CT_W1)가 합해진 제1 수정 패턴(COP_A1)이 생성될 수 있다.
곡선 형태의 제1 보정 패턴(COP1)은, 선폭이 제1 폭(WI1)보다 작은 영역을 포함하였다. 그러나 제1 보정 패턴(COP1)과 제1 폭 컨투어(CT_W1)가 서로 더해짐으로써, 제1 수정 패턴(COP_A1)의 최소 선폭은 제1 폭(WI1)을 만족할 수 있다.
곡선 형태의 제2 보정 패턴(COP2)은, 선폭이 제2 폭(WI2)보다 작은 영역을 포함하였다. 그러나 제2 보정 패턴(COP2)과 제2 폭 컨투어(CT_W2)가 서로 더해짐으로써, 제2 수정 패턴(COP_A2)의 최소 선폭은 제2 폭(WI2)을 만족할 수 있다.
제1 및 제2 수정 패턴들(COP_A1, COP_A2)은 마스크 룰의 선폭에 관한 사양을 만족시킬 수 있다. 즉, 제1 및 제2 수정 패턴들(COP_A1, COP_A2)은 제1 및 제2 보정 패턴들(COP1, COP2)에서 선폭에 관한 마스크 룰을 위배하는 오류가 수정된 결과물일 수 있다.
도 4 및 도 11을 참조하면, 제1 및 제2 수정 패턴들(COP_A1, COP_A2)에서 간격 컨투어(CT_S)를 감하여, 제1 및 제2 클린-업 패턴들(COP_B1, COP_B2)이 각각 생성될 수 있다 (S325).
구체적으로, 제1 수정 패턴(COP_A1)과 간격 컨투어(CT_S)에 대해 Boolean "SUB" 연산이 수행될 수 있다. 상기 "SUB" 연산은, 제1 수정 패턴(COP_A1)에서 제1 수정 패턴(COP_A1)과 간격 컨투어(CT_S)가 중첩되는 영역을 제거하는 것을 포함할 수 있다. 상기 "SUB" 연산을 통해 제1 수정 패턴(COP_A1)으로부터 제1 클린-업 패턴(COP_B1)이 생성될 수 있다.
제2 수정 패턴(COP_A2)과 간격 컨투어(CT_S)에 대해 Boolean "SUB" 연산이 수행될 수 있다. 상기 "SUB" 연산은, 제2 수정 패턴(COP_A2)에서 제2 수정 패턴(COP_A2)과 간격 컨투어(CT_S)가 중첩되는 영역을 제거하는 것을 포함할 수 있다. 상기 "SUB" 연산을 통해 제2 수정 패턴(COP_A2)으로부터 제2 클린-업 패턴(COP_B2)이 생성될 수 있다.
제1 보정 패턴(COP1)과 제2 보정 패턴(COP2) 사이의 최소 간격은 제1 간격(SP1)보다 작았었다. 그러나 제1 및 제2 수정 패턴들(COP_A1, COP_A2)에서 간격 컨투어(CT_S)와 중첩되는 영역들이 제거됨으로써, 제1 및 제2 클린-업 패턴들(COP_B1, COP_B2) 사이의 최소 간격은 제1 간격(SP1)을 만족할 수 있다.
제1 및 제2 클린-업 패턴들(COP_B1, COP_B2)은 마스크 룰의 서로 인접하는 패턴들간의 간격에 관한 사양을 만족시킬 수 있다. 즉, 제1 및 제2 클린-업 패턴들(COP_B1, COP_B2)은 제1 및 제2 수정 패턴들(COP_A1, COP_A2)에서 간격에 관한 마스크 룰을 위배하는 오류가 수정된 결과물일 수 있다. 제1 및 제2 클린-업 패턴들(COP_B1, COP_B2)은 마스크 룰을 위배하는 오류가 모두 수정된 결과물로서, 마스크 데이터(MD)로 출력될 수 있다.
마스크 데이터(MD)의 제1 클린-업 패턴(COP_B1)은 제1 방향(D1)으로 서로 대향하는 제1 사이드(LE1) 및 제2 사이드(LE2)를 포함할 수 있다. 제1 및 제2 사이드들(LE1, LE2)은 제1 폭 컨투어(CT_W1)에 의해 수정된 결과물로서, 곡선 형태가 아닌 직선 형태를 가질 수 있다. 제1 및 제2 사이드들(LE1, LE2) 사이의 거리는 제1 폭(WI1)일 수 있다.
제1 클린-업 패턴(COP_B1)과 제2 클린-업 패턴(COP_B2)은 각각 서로 마주보는 제3 사이드(LE3) 및 제4 사이드(LE4)를 포함할 수 있다. 제3 및 제4 사이드들(LE3, LE4)은 간격 컨투어(CT_S)에 의해 수정된 결과물로서, 곡선 형태가 아닌 직선 형태를 가질 수 있다. 제3 및 제4 사이드들(LE3, LE4) 사이의 거리는 제1 간격(SP1)일 수 있다.
제1 클린-업 패턴(COP_B1)은 제4 사이드(LE4)에 제1 방향(D1)으로 대향하는 제5 사이드(LE5)를 포함할 수 있다. 제5 사이드(LE5)는 제2 폭 컨투어(CT_W2)에 의해 수정된 결과물로서, 곡선 형태가 아닌 직선 형태를 가질 수 있다. 제4 및 제5 사이드들(LE4, LE5) 사이의 거리는 제2 폭(WI2)일 수 있다.
도 12는 본 발명의 비교예에 따라 MRC 절차를 수행하는 것을 설명하기 위한 레이아웃 평면도이다. 도 12를 참조하면, 도 7의 Curvilinear OPC의 결과물인 제1 및 제2 보정 패턴들(COP1, COP2)에 대해 마스크 룰 체크(MRC) 절차가 수행될 수 있다. 본 비교예에 따르면, MRC를 통한 패턴의 오류 수정은 제1 및 제2 포인트들(CP1, CP2)을 각각 바이어스하는 방법으로 수행될 수 있다.
예를 들어, 제1 보정 패턴(COP1)의 제1 포인트들(CP1) 중 일부 포인트들의 위치가 변경될 수 있다. 제1 포인트(CP1)의 위치의 변경(또는 수정)은 포인트 별로 독립적으로 수행될 수 있다. 따라서, 제1 보정 패턴(COP1)의 컨투어는 울퉁불퉁하게 변형될 수 있다. 일 예로, 제1 포인트들(CP1)이 서로 교차(intersect)하도록 이동됨으로써, 컨투어가 얽히는 교차 문제(ITP)가 발생할 수 있다.
제2 보정 패턴(COP2) 역시 동일한 방식으로 제2 포인트들(CP2) 중 일부 포인트들의 위치가 변경될 수 있다. 이로써, 제2 보정 패턴(COP2)의 컨투어는 울퉁불퉁하게 변형되고, 심지어 교차 문제(ITP)가 발생할 수 있다.
본 비교예와 같이 포인트(CP1, CP2)를 개별적으로 이동시켜 마스크 룰 오류를 해소하는 절차를 수행할 경우, 최종적인 클린-업 패턴의 형태에 오류가 발생할 수 있다. 이를 해결하기 위해 인접하는 포인트들간의 관계를 고려하면서 각각의 포인트를 수정할 경우, 연산이 너무 복잡해져 MRC 절차의 효율이 떨어지는 문제가 발생할 수 있다.
반면 본 발명의 실시예들에 따른 MRC 절차는, 상기 도 12의 비교예와 같이 인접하는 포인트들간의 교차 문제(ITP)가 발생하지 않으며, 클린-업 패턴을 얻기 까지의 연산 과정이 단순하고 효율적일 수 있다. 즉, 본 발명에 따르면 Curvilinear OPC 결과물에 대해 간단하고 효율적으로 MRC 클린-업 절차를 수행할 수 있다.
도 13은 본 발명의 실시예들에 따른 포토마스크를 나타낸 평면도이다. 도 2 및 도 13을 참조하면, 데이터 준비 절차(S30)를 통해 얻어진 도 11의 마스크 데이터(DP)를 바탕으로 포토마스크(1400)가 제작될 수 있다 (S40). 포토마스크(1400)는 이미지 패턴들(IM)을 포함할 수 있다. 이미지 패턴들(IM)은 도 11의 제1 및 제2 클린-업 패턴들(COP_B1, COP_B2)을 따라 형성된 것일 수 있다.
포토마스크(1400)는 투명 영역 및 불투명 영역을 포함할 수 있다. 불투명 영역은 광을 통과시키지 않고 차단할 수 있다. 반면, 투명 영역은 도 3의 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 포토마스크(1400)를 통과한 광은 도 3의 기판(SUB) 상으로 조사될 수 있다. 예를 들어, 음의 포토레지스트(negative photoresist)를 사용하는 포토리소그래피 공정의 경우, 이미지 패턴들(IM)은 포토마스크(1400)의 투명 영역일 수 있다.
도 14 및 도 15는 도 13의 포토마스크를 이용한 포토리소그래피 공정을 보여주는 개념도이다. 도 14를 참조하면, 도 3의 광원(1200)은 포토마스크(1400)로 광을 방출할 수 있다. 방출된 광은 이미지 패턴들(IM)의 투명 영역을 통과하여 기판(SUB) 상의 포토레지스트 층(PRL)으로 조사될 수 있다(노광 공정). 포토레지스트 층(PRL)에서 광이 조사된 영역은 포토레지스트 패턴(PRP)이 될 수 있다. 포토레지스트 패턴들(PRP)은, 앞서 도 7에서 설명한 시뮬레이션 이미지들(DIM1, DIM2)과 동일한 모양 및 크기로 형성될 수 있다.
도 15를 참조하면, 현상 공정을 수행하여 포토레지스트 패턴들(PRP)은 잔류하고 나머지 포토레지스트 층(PRL)은 제거될 수 있다. 잔류하는 포토레지스트 패턴들(PRP)을 식각 마스크로 기판(SUB) 상의 식각 타겟 층(TGL)을 패터닝할 수 있다. 이로써, 기판(SUB) 상에 목적하는 패턴들(TGP)을 구현할 수 있다. 패턴들(TGP)은, 앞서 도 5에서 설명한 디자인 패턴들(DP1, DP2)과 동일한 모양 및 크기로 형성될 수 있다. 결과적으로, 이와 같은 방법으로 각 레이어마다 타겟 패턴들을 구현함으로써, 반도체 소자가 제조될 수 있다 (도 2의 S50).
도 16 및 18은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 17a, 17b, 17c 및 17d는 각각 도 16의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 19a, 19b, 19c 및 19d는 각각 도 18의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 16 및 도 17a 내지 도 17d를 참조하면, 기판(SUB) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 형성될 수 있다.
기판(SUB)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(SUB)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(SUB)은 실리콘 기판일 수 있다.
기판(SUB)의 상부에 제2 트렌치(TR2)를 형성함으로써, 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(SUB)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 17d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 제1 소스/드레인 영역들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 제1 채널 영역(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제2 소스/드레인 영역들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 제2 채널 영역(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 다시 말하면, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 에피택시얼 패턴들일 수 있다.
제1 소스/드레인 영역들(SD1)은 기판(SUB)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 기판(SUB)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 17d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 영역(CH1)의 제1 상면(TS1) 및 제1 채널 영역(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 형성될 수 있다. 게이트 전극(GE)은 제2 채널 영역(CH2)의 제2 상면(TS2) 및 제2 채널 영역(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 형성될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 16 및 도 17a 내지 도 17d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(ILD1)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(ILD1, ILD2)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 영역(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 영역(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 17d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 영역들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(SUB) 상에 제1 층간 절연막(ILD1)이 형성될 수 있다. 제1 층간 절연막(ILD1)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮도록 형성될 수 있다. 제1 층간 절연막(ILD1)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(ILD1) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(ILD2)이 형성될 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 형성될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 다른 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 영역(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 영역(SD2) 사이에 실리사이드 패턴(SC)이 형성될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 영역(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(ILD2) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다. 일 예로, 도 17b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부에 상부 절연 패턴(UIP)이 형성될 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 활성 및 게이트 콘택들(AC, GC)을 형성하는 것은, 층간 절연막(ILD1, ILD2)을 패터닝하여 콘택 홀들을 형성하는 것 및 상기 콘택 홀들 내에 배리어 패턴(BM) 및 도전 패턴(FM)을 채우는 것을 포함할 수 있다. 상기 콘택 홀들을 형성하기 위한 패터닝 공정은, 앞서 도 14 및 도 15를 참조하여 설명한 본 발명에 따른 포토리소그래피 공정을 이용할 수 있다. 활성 및 게이트 콘택들(AC, GC), 즉 콘택 홀들을 형성하기 위한 포토마스크는, 앞서 도 4 내지 도 13을 참조하여 설명한 본 발명에 따른 데이터 준비 절차(S30)를 통해 제작될 수 있다. 다시 말하면, 활성 및 게이트 콘택들(AC, GC)을 형성하기 위한 포토마스크는, 앞서 도 4 내지 도 13을 참조하여 설명한 본 발명에 따른 Curvilinear OPC 절차(S31) 및 MRC 절차(S32)를 통해 제작될 수 있다.
도 18 및 도 19a 내지 도 19d를 참조하면, 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3) 내에 제1 비아들(VI1)이 형성될 수 있다. 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 형성될 수 있다. 제4 층간 절연막(ILD4) 내에 배선들(M1_R1, M1_R2, M1_I)이 형성될 수 있다. 배선들(M1_R1, M1_R2, M1_I)은, 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 및 하부 배선들(M1_I)을 포함할 수 있다.
도 18을 다시 참조하면, 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 복수개의 하부 배선들(M1_I)은, 제1 및 제2 하부 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 복수개의 하부 배선들(M1_I)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
배선들(M1_R1, M1_R2, M1_I) 및 이들 아래의 제1 비아들(VI1)은 제1 금속 층(M1)을 구성할 수 있다. 제1 비아(VI1)는 배선과 활성 콘택(AC) 또는 게이트 콘택(GC) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 도시되진 않았지만, 제1 금속 층(M1) 상에 금속 층들(M2, M3, M4...)이 추가로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 배선들(M1_R1, M1_R2, M1_I)을 형성하기 위한 패터닝 공정은, 앞서 도 14 및 도 15를 참조하여 설명한 본 발명에 따른 포토리소그래피 공정을 이용할 수 있다. 배선들(M1_R1, M1_R2, M1_I)을 형성하기 위한 포토마스크는, 앞서 도 4 내지 도 13을 참조하여 설명한 본 발명에 따른 데이터 준비 절차(S30)를 통해 제작될 수 있다. 다시 말하면, 배선들(M1_R1, M1_R2, M1_I)을 형성하기 위한 포토마스크는, 앞서 도 4 내지 도 13을 참조하여 설명한 본 발명에 따른 Curvilinear OPC 절차(S31) 및 MRC 절차(S32)를 통해 제작될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 레이아웃에 광 근접 보정(OPC) 절차를 수행하여 보정 패턴을 생성하는 것, 상기 보정 패턴은 곡선 형태(Curvilinear shape)를 갖고;
    상기 보정 패턴에 마스크 룰 체크(MRC) 절차를 수행하여 마스크 데이터를 생성하는 것; 및
    상기 마스크 데이터로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함하되,
    상기 MRC 절차는:
    상기 보정 패턴 내에 폭 골격을 생성하는 것;
    상기 폭 골격으로부터 마스크 룰의 선폭에 관한 사양을 만족하는 폭 컨투어를 생성하는 것; 및
    상기 보정 패턴과 상기 폭 컨투어를 더하여 수정 패턴을 생성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 수정 패턴의 최소 선폭은, 상기 마스크 룰의 상기 선폭에 관한 사양을 만족하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 수정 패턴은, 서로 대향하는 제1 사이드 및 제2 사이드를 포함하고,
    상기 제1 및 제2 사이드들 사이의 거리는 상기 최소 선폭에 대응하며,
    상기 제1 및 제2 사이드들은 직선 형태를 갖는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 OPC 절차는:
    레이아웃의 디자인 패턴으로부터 타겟 패턴을 생성하는 것; 및
    상기 타겟 패턴에 OPC 시뮬레이션 이미지가 대응하도록 복수개의 포인트들을 생성하는 것을 포함하고,
    상기 포인트들이 서로 연결되어 상기 보정 패턴의 상기 곡선 형태를 정의하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 폭 골격을 생성하는 것은, 상기 보정 패턴의 상기 포인트들의 위치 정보를 이용하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 보정 패턴은, 서로 인접하는 제1 보정 패턴 및 제2 보정 패턴을 포함하고,
    상기 MRC 절차는:
    상기 제1 보정 패턴과 상기 제2 보정 패턴 사이에 간격 골격을 생성하는 것;
    상기 간격 골격으로부터 상기 마스크 룰의 간격에 관한 사양을 만족하는 간격 컨투어를 생성하는 것; 및
    상기 수정 패턴에서 상기 간격 컨투어를 감하여 클린-업 패턴을 생성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 클린-업 패턴은 상기 제1 및 제2 보정 패턴들로부터 각각 생성된 제1 클린-업 패턴 및 제2 클린-업 패턴을 포함하고,
    상기 제1 및 제2 클린-업 패턴들 사이의 최소 간격은, 상기 마스크 룰의 상기 간격에 관한 사양을 만족하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 클린-업 패턴 및 상기 제2 클린-업 패턴은 서로 마주보는 제1 사이드 및 제2 사이드를 각각 포함하고,
    상기 제1 및 제2 사이드들 사이의 거리는 상기 최소 간격에 대응하며,
    상기 제1 및 제2 사이드들은 직선 형태를 갖는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 보정 패턴과 상기 폭 컨투어를 더하는 것은, Boolean "OR" 연산을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 기판 상에 트랜지스터들을 형성하는 것;
    상기 트랜지스터들 상에 층간 절연막을 형성하는 것; 및
    상기 층간 절연막 내에 배선들을 형성하는 것을 더 포함하되,
    상기 포토레지스트 패턴은, 상기 배선들을 형성하기 위한 마스크를 정의하는 반도체 소자의 제조 방법.
  11. 레이아웃에 광 근접 보정(OPC) 절차를 수행하여, 서로 인접하는 제1 보정 패턴 및 제2 보정 패턴을 생성하는 것, 상기 제1 및 제2 보정 패턴들 각각은 곡선 형태를 갖고;
    상기 제1 및 제2 보정 패턴들에 마스크 룰 체크(MRC) 절차를 수행하여 마스크 데이터를 생성하는 것; 및
    상기 마스크 데이터로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함하되,
    상기 MRC 절차는:
    상기 제1 및 제2 보정 패턴들 사이에 간격 골격을 생성하는 것;
    상기 간격 골격으로부터 마스크 룰의 간격에 관한 사양을 만족하는 간격 컨투어를 생성하는 것; 및
    상기 제1 및 제2 보정 패턴들에서 상기 간격 컨투어를 감하여 제1 클린-업 패턴 및 제2 클린-업 패턴을 각각 생성하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 OPC 절차는:
    레이아웃의 제1 디자인 패턴 및 제2 디자인 패턴으로부터 제1 타겟 패턴 및 제2 타겟 패턴을 각각 생성하는 것; 및
    상기 제1 및 제2 타겟 패턴들에 OPC 시뮬레이션 이미지가 대응하도록 제1 포인트들 및 제2 포인트들을 각각 생성하는 것을 포함하고,
    상기 제1 포인트들이 연결되어 상기 제1 보정 패턴의 상기 곡선 형태를 정의하고,
    상기 제2 포인트들이 연결되어 상기 제2 보정 패턴의 상기 곡선 형태를 정의하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 간격 골격을 생성하는 것은, 상기 제1 보정 패턴의 상기 제1 포인트들과 상기 제2 보정 패턴의 상기 제2 포인트들의 위치 정보를 이용하는 반도체 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 MRC 절차는:
    상기 제1 및 제2 보정 패턴들 내에 각각 제1 폭 골격 및 제2 폭 골격을 생성하는 것;
    상기 제1 및 제2 폭 골격들로부터 상기 마스크 룰의 선폭에 관한 사양을 만족하는 제1 폭 컨투어 및 제2 폭 컨투어를 각각 생성하는 것;
    상기 제1 보정 패턴과 상기 제1 폭 컨투어를 더하는 것; 및
    상기 제2 보정 패턴과 상기 제2 폭 컨투어를 더하는 것을 더 포함하는 반도체 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 제1 및 제2 클린-업 패턴들 사이의 최소 간격은, 상기 마스크 룰의 상기 간격에 관한 사양을 만족하는 반도체 소자의 제조 방법.
  16. 레이아웃에 광 근접 보정(OPC) 절차를 수행하여, 서로 인접하는 제1 보정 패턴 및 제2 보정 패턴을 생성하는 것, 상기 제1 및 제2 보정 패턴들 각각은 곡선 형태를 갖고;
    상기 제1 및 제2 보정 패턴들에 마스크 룰 체크(MRC) 절차를 수행하여 마스크 데이터를 생성하는 것; 및
    상기 마스크 데이터로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함하되,
    상기 MRC 절차는:
    상기 제1 및 제2 보정 패턴들 내에 마스크 룰에 따른 제1 폭 컨투어 및 제2 폭 컨투어를 각각 생성하는 것;
    상기 제1 및 제2 보정 패턴들 사이에 상기 마스크 룰에 따른 간격 컨투어를 생성하는 것; 및
    상기 제1 및 제2 폭 컨투어들 및 상기 간격 컨투어를 바탕으로 상기 제1 및 제2 보정 패턴들에 Boolean 연산을 수행하여, 제1 클린-업 패턴 및 제2 클린-업 패턴을 각각 생성하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 및 제2 보정 패턴들에 Boolean 연산을 수행하는 것은:
    상기 제1 및 제2 보정 패턴들에 상기 제1 및 제2 폭 컨투어들을 각각 더하여, 제1 수정 패턴 및 제2 수정 패턴을 각각 생성하는 것; 및
    상기 제1 및 제2 수정 패턴들에 상기 간격 컨투어를 감하여, 상기 제1 및 제2 클린-업 패턴들을 각각 생성하는 것을 포함하는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 클린-업 패턴은 서로 대향하는 제1 사이드 및 제2 사이드를 포함하고,
    상기 제1 및 제2 사이드들 사이의 거리는 상기 마스크 룰에 따른 최소 선폭에 대응하며,
    상기 제1 및 제2 사이드들은 직선 형태를 갖는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 클린-업 패턴은 상기 제2 사이드를 마주보는 제3 사이드를 포함하고,
    상기 제2 및 제3 사이드들 사이의 거리는 상기 마스크 룰에 따른 최소 간격에 대응하며,
    상기 제3 사이드는 직선 형태를 갖는 반도체 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 제1 및 제2 클린-업 패턴들은, 상기 제1 및 제2 보정 패턴들에 존재하는 마스크 룰 위배들이 해소된 결과물인 반도체 소자의 제조 방법.
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