KR20150046657A - 광 근접 보정의 모델링 방법 - Google Patents

Abstract

광 근접 보정의 모델링 방법이 제공된다. 상기 광 근접 보정의 모델링 방법은 반도체 기판에 반도체 패턴을 형성하는 단계, 시뮬레이션 도구들에 캐드(CAD) 도면을 준비하는 단계, 시뮬레이션 도구들을 이용해서 보정 파라메타들을 추출하는 단계와, 시뮬레이션 도구들을 이용해서 광 근접 효과(OPE)를 보정하는 단계를 포함한다.

Description

광 근접 보정의 모델링 방법{METHOD OF MODELLING OPTICAL PROXIMITY CORRECTION}

본 발명의 기술적 사상에 따르는 실시예들은 광 근접 보정의 모델링 방법에 관한 것이다.

최근에, 반도체 장치의 디자인 룰이 축소됨에 따라서, 상기 반도체 장치는 포토 공정의 노광 단계에서 포토 마스크의 마스크 패턴들을 포토레지스트 층에 전사시키는 빛으로부터 광 근접 효과(optical proximity effect; OPE)를 점진적으로 가중되게 받으면서 제조되고 있다. 상기 광 근접 효과는 포토 마스크 내 마스크 패턴들의 밀도, 그리고 포토레지스트 층 아래에 하부 구조물들의 밀도와 형상에 의존해서 포토레지스트 층에 적용되는 빛의 결과물이다.

이 경우에, 상기 포토레지스트 층에서 발생되는 광 근접 효과를 방지하기 위해서, 상기 포토 마스크의 마스크 패턴들은 포토레지스트 층에 목표(target) 형상을 전사시키려고 광 근접 효과를 억제하는 광 근접 보정(optical proximity correction; OPC)을 적용받아서 최초의 형상으로부터 변형된다. 그러나, 상기 광 근접 보정은 포토 마스크의 패턴들 사이를 통과하는 빛의 영향만을 다양한 방식들로 고려하지만 포토레지스트 층 아래에서 하부 구조물들의 밀도 및 형상을 적절하게 고려하지 않는다.

본 발명이 해결하고자 하는 과제는, 반도체 제조 공정에서 포토 공정을 수행하는 동안에 포토 마스크의 패턴들을 통과하는 빛을 통하여 포토레지스트 층에 발생되는 광 근접 효과를 보정하기 위해서, 포토레지스트 층 아래에 하부 구조물들의 밀도 및 형상을 적절하게 고려하는 광 근접 보정의 모델링 방법을 제공하는데 있다.

본 발명의 실시예들에 따르는 광 근접 보정의 모델링 방법이 제공된다. 상기 광 근접 보정의 모델링 방법은, 반도체 기판 상에서 요부(凹部) 및 철부(凸部)들을 포함하는 제 1 패턴 상에 제 2 패턴 및 제 3 패턴을 차례로 형성하되, 상기 철부들은 서로 다른 간격들로 이격되고, 상기 제 2 패턴은 상기 요부를 채우고, 상기 제 3 패턴은 상기 제 2 패턴 상에 위치해서 상기 철부들을 각각 노출시키는 개구 영역들을 포함하고, 시뮬레이션 도구들을 이용하여 상기 제 3 패턴에 대응되는 이미지 패턴을 시뮬레이터들의 화면에 도시하는 캐드(CAD) 도면을 준비하고, 상기 시뮬레이션 도구들을 이용하여 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로 수평 배열 시그널(horizontality arrangement signal) 값들, 하부 스텍 시그널(sub-stack signal) 값들과 리거러스 시뮬레이션 크기(rigorous simulation critical dimension(CD))들을 추출하고, 상기 시뮬레이션 도구들을 이용하여 상기 수평 배열 시그널 값들, 상기 하부 스텍 시그널 값들과 상기 리거러스 시뮬레이션 크기들을 바탕으로 상기 제 3 패턴 대한 광 근접 효과를 보정하는 단계들을 포함하되, 상기 제 3 패턴은 포토레지스트를 포함하고, 상기 수평 배열 시그널 값들은 상기 이미지 패턴으로부터 광 간섭을 고려하는 광 근접 보정 모델(optical proximity correction model)로부터 추출되고, 상기 하부 스텍 시그널 값들은 상기 광 근접 보정 모델에 상기 제 1 패턴의 상기 철부들의 상기 간격들을 고려하는 기판 지형(wafer topography) 광 근접 보정 모델로부터 추출되고, 그리고 상기 리거러스 시뮬레이션 크기는 상기 반도체 기판에 대하여 상기 제 2 패턴의 기울기를 고려해서 추출된다.

상기 제 1 패턴을 형성하는 단계는, 제 1 반도체 제조 공정 중 증착 공정과 도포 공정 중 적어도 하나를 통해서 상기 반도체 기판의 주 표면 상에 실리콘 나이트라이드 층을 형성하고, 상기 제 1 반도체 제조 공정 중 포토 공정을 통해서 상기 실리콘 나이트라이드 층 상에 제 1 포토레지스트 층을 형성하되, 상기 제 1 포토레지스트 층은 상기 요부에 대응되는 개구부를 가지며 상기 철부들을 각각 덮으면서 서로에 대하여 평행하게 배열되는 라인 형상의 고립 패턴들을 가지고, 상기 개구부는 상기 고립 패턴들을 둘러싸고, 그리고 상기 고립 패턴들은 상기 라인 형상의 길이 방향에 직각되는 방향으로 동일한 폭을 가지고, 상기 제 1 반도체 제조 공정 중 식각 공정을 통해서 상기 제 1 포토레지스트 층을 식각 마스크로 이용하여 상기 실리콘 나이트라이드 층을 부분적으로 식각하고, 및 상기 실리콘 나이트라이드 층이 부분적으로 식각된 후에, 상기 반도체 기판으로부터 상기 제 1 포토레지스트 층을 제거하는 것을 포함한다.

상기 제 2 패턴을 형성하는 단계는, 제 2 반도체 제조 공정의 증착 공정과 도포 공정 중 적어도 하나를 통해서 상기 제 1 패턴 상에 실리콘 옥사이드 층을 형성하되, 상기 실리콘 옥사이드 층은 상기 요부를 충분히 채우면서 상기 철부들을 덮고, 및 상기 제 2 반도체 제조 공정의 식각 공정을 통해서 상기 철부들을 노출시킬 때까지 상기 실리콘 옥사이드 층을 식각하는 것을 포함한다.

상기 제 3 패턴을 형성하는 단계는, 제 3 반도체 제조 공정의 포토 공정을 통해서 상기 제 2 패턴 상에 제 2 포토레지스트 층을 형성하는 것을 포함하되, 상기 제 2 포토레지스트 층은 상기 제 3 패턴의 상기 개구 영역들에 각각 대응되는 개구부들을 가지고, 그리고 상기 개구부들은 상기 제 1 패턴의 상기 철부들을 각각 노출시킨다.

상기 수평 배열 시그널들을 추출하는 단계는, 상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로, 상기 이미지 패턴의 상기 영역들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 포토 공정 시 빛(light)으로부터 받는 공정 영향을 고려한 시뮬레이션 시그널들을 측정하는 것을 포함한다

상기 하부 스텍 시그널 값들을 추출하는 단계는, 상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로, 상기 이미지 패턴의 상기 영역들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 상기 이미지 패턴에 상기 가우션 커널을 컨볼루션(convolution)시키고, 및 상기 제 1 시뮬레이션 도구를 이용하여 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로 상기 가우션 커널의 중첩 범위 내 패턴 모양에 따라 상기 중첩 범위의 중심에 주는 포토 공정시 빛과 식각 공정시 식각 에천트(etchant)의 공정 영향을 고려한 시뮬레이션 시그널들을 측정하는 것을 포함한다.

상기 하부 스텍 시그널 값들을 추출하는 단계는, 상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로, 상기 이미지 패턴의 상기 영역들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 상기 이미지 패턴에 가우션 커널 및 비저블 커널 중 하나의 중첩을 원통으로 형상화하고, 및 상기 제 1 시뮬레이션 도구를 이용해서 상기 원통의 밑면의 면적과 상기 원통의 상기 밑면에 중첩되는 상기 이미지 패턴의 중첩 면적의 비율을 측정하는 것을 포함한다.

상기 하부 스텍 시그널 값들을 추출하는 단계는, 상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로, 상기 이미지 패턴의 상기 영역들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 비저블 커널(visible kernel)을 상기 이미지 패턴에 컨볼루션(convolution)시키고, 및 상기 제 1 시뮬레이션 도구를 이용하여 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로 상기 비저블 커널의 중첩 범위 내 패턴 밀도에 따라 상기 중첩 범위의 중심에 주는 포토 공정시 빛과 식각 공정시 식각 에천트의 공정 영향을 고려한 시뮬레이션 시그널들을 측정하는 것을 포함한다.

상기 리거러스 시뮬레이션 크기들을 추출하는 단계는, 측정 도구를 이용해서 상기 반도체 기판으로부터 상기 제 3 패턴의 상기 개구 영역들의 폭들을 측정하여 상기 제 3 패턴의 실제 크기(real CD)들을 구하고, 상기 시뮬레이션 도구들 중 제 2 시뮬레이션 도구를 이용하여 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로 상기 반도체 기판의 주 표면에 대하여 상기 제 2 패턴의 측부의 기울어진 각도를 고려한 상기 제 3 패턴의 가상 크기(virtual CD)들을 구하고, 및 상기 제 2 시뮬레이션 도구를 이용해서, 상기 제 3 패턴의 상기 가상 크기들과 상기 실제 크기들과 비교해서 상기 가상 크기들을 상기 실제 크기들로 대체 가능하다고 판단되는 때에, 상기 실제 크기들을 상기 가상 크기들로 대체하는 것을 포함한다.

상기 제 3 패턴 대한 광 근접 효과를 보정하는 단계는, 상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용해서 상기 수평 배열 시그널 값들에 상기 하부 스텍 시그널 값들을 가산(加算) 및 감산(減算) 중 하나를 적용해서 보정 값들을 구하고, 및 상기 시뮬레이션 도구들 중 제 2 시뮬레이션 도구를 이용해서 상기 리거러스 시뮬레이션 크기들로부터 상기 보정 값들을 감산해서 상기 리거러스 시뮬레이션 크기들에 대한 광 근접 효과를 보정하는 단계들을 포함한다.

상술한 바와 같이, 본 발명의 실시예들에 따르는 광 근접 보정의 모델링 방법은 포토레지스트 층 아래에서 동일 레벨에 위치되는 하부 구조물들의 밀도 및 하부 구조물들의 형상들을 고려하여 포토레지스트 층의 개구 영역들의 폭들을 예측할 수 있다.

상기 광 근접 보정의 모델링 방법은 포토레지스트 층 아래에서 동일 레벨에 위치되는 하부 구조물들의 밀도와 하부 구조물들의 형상들을 고려해서 포토 공정시 빛을 통하여 포토 마스크의 패턴들 및 하부 구조물들로부터 받는 광 근접 효과를 포토레지스트 층에 최소화시킬 수 있다.

도 1 은 본 발명의 실시예들에 따르는 광 근접 보정의 모델링 방법을 설명하는 순서도이다.
도 2 및 도 3 은 도 1 의 광 근접 보정의 모델링 방법에 이용되는 포토 마스크들을 보여주는 평면도이다.
도 4 내지 12 는 도 1 의 순서도에 따라서 반도체 제조 공정을 수행하는 단면도이다.
도 13 및 14 는 도 12 의 포토레지스트 층의 개구부들의 프로파일을 보여주는 단면도이다.
도 15 는 도 12 에서 제 2 패턴의 형상에 따르는 포토레지스트 층의 개구부들의 크기의 변화를 설명하는 그래프이다.
도 16 은 도 3 의 포토 마스크의 마스크 패턴들에 대응되는 캐드 도면의 이미지 패턴에 커널(kernel)을 적용해서 하부 스텍 시그널 값들을 추출하는 방법을 설명하는 평면도이다.
도 17 은 도 16 의 이미지 패턴 대신에 다른 이미지 패턴에 원통을 중첩시켜서 본 발명의 실시예들에 따르는 하부 스텍 시그널 값들을 추출하는 방법을 쉽게 설명하는 평면도이다.
도 18 과 19 는 도 16 의 연장선에서 하부 스텍 시그널 값들의 자취를 보여주는 그래프들이다.
도 20 및 21 은 도 18 과 19 의 하부 스텍 시그널 값들을 이용해서 도 12 의 포토레지스트 층의 개구부들에 대한 광 근접 효과를 보정하는 방법을 설명하는 그래프이다.

이하에서, 본 발명의 실시예들에 따르는 광 근접 보정의 모델링 방법이 도 1 내지 도 21 을 참조해서 설명된다.

도 1 은 본 발명의 실시예들에 따르는 광 근접 보정의 모델링 방법을 설명하는 순서도이다.

도 1 을 참조하면, 본 발명의 실시예들에 따르는 광 근접 보정의 모델링 방법은 도 4 의 반도체 기판(90)에 반도체 패턴을 형성하는 단계(S10), 시뮬레이션 도구들(아래에 설명됨)에 캐드(computer-aided design; CAD) 도면을 준비하는 단계(S20), 시뮬레이션 도구들을 이용해서 보정 파라메타들을 추출하는 단계(S30)와, 시뮬레이션 도구들을 이용해서 광 근접 효과(optical proximity effect; OPE)를 보정하는 단계(S40)을 포함한다.

이 경우에, 상기 반도체 패턴을 형성하는 단계(S10)는 도 2 내지 14 를 통해서 상세히 설명된다. 상기 반도체 패턴은 반도체 제조 공정을들을 통하여 도 2 및 3 의 포토 마스크들(60, 80)을 이용해서 반도체 기판(90) 상에 형성되며, 본 발명의 실시예들에 따라서 반도체 기판(90) 상에 세 개의 패턴들을 포함한다.

상기 반도체 패턴은 반도체 제조 공정들에서 포토 공정을 단독으로, 또는 다른 포토 공정과 식각 공정을 이용해서 반도체 기판 상에 구현될 수 있다. 상기 포토 공정들은 스캐너 장비에서 KrF 를 광원으로 이용하여 포토 마스크들(60, 80)을 서로 다른 포토레지스트 층들에 전사시켜 수행될 수 있다.

상기 캐드(CAD) 도면을 준비하는 단계(S20)는, 본 발명의 실시예들에서 도면을 통해서 설명되지 않지만, 개략적으로 설명하면, 시뮬레이션 도구(simulation tool)들을 캐드 도구에 연결시켜서 시뮬레이션 도구들에 반도체 패턴에 대응되는 이미지 패턴을 저장하고, 그리고 시뮬레이션 도구들의 화면들에 이미지 패턴을 디스플레이하는 것을 포함한다.

상기 보정 파라메타들을 추출하는 단계(S30)는 도 16 내지 20 에서 상세히 설명된다. 상기 보정 파라메타들을 추출하는 단계(S30)는 반도체 패턴의 크기를 측정하는 측정도구와 이미지 패턴으로부터 시그널들 값을 구하는 시뮬레이션 도구들을 이용해서 수행될 수 있다.

또한, 상기 시뮬레이션 도구들은 제 1 내지 3 시뮬레이션 도구들에 대응될 수 있다. 상기 제 1 시뮬레이션 도구는 시막시스 회사의 '프로젠(PROGEN)' 으로 지칭되고, 제 2 시뮬레이션 도구는 시막시스 회사의 '리거러스(RIGOROUS) 시뮬레이터' 로 지칭되고, 그리고 제 3 시뮬레이션 도구는 시막시스 회사의 '슬리토(SLITHO)' 로 지칭된다.

상기 광 근접 효과를 보정하는 단계(S40)는 도 21 에서 상세히 설명된다. 상기 광 근접 효과는 제 1 시뮬레이션 도구와 제 2 시뮬레이션 도구를 이용해서 보정될 수 있다.

도 2 및 도 3 은 도 1 의 광 근접 보정의 모델링 방법에 이용되는 포토 마스크들을 보여주는 평면도이다.

도 2 를 참조하면, 본 발명의 실시예들에 따라서, 제 1 포토 마스크(60)가 준비된다. 상기 제 1 포토 마스크(60)는 제 1 마스크 패턴들(51, 53, 55, 57, 59)을 포함한다. 상기 제 1 마스크 패턴들(51, 53, 55, 57, 59)은 제 1 포토 마스크(60)에서 X 방향을 따라서 배열될 수 있다.

상기 제 1 마스크 패턴들(51, 53, 55, 57, 59)은 투명 영역(transparent area; TA)일 수 있다. 상기 제 1 마스크 패턴들(51, 53, 55, 57, 59)은 제 1 포토 마스크(60)에서 서로에 대하여 평행하게 배열된다. 상기 제 1 마스크 패턴들(51, 53, 55, 57, 59)은 서로 다른 폭들(W1, W2, W3, W4, W5)을 각각 가질 수 있다. 상기 제 1 마스크 패턴들(51, 53, 55, 57, 59)은 불투명 영역(opaque area; OA)으로 둘러싸일 수 있다.

상기 제 1 마스크 패턴들(51, 53, 55, 57, 59)은 불투명 영역(OA)을 통해서 동일한 간격(S1)으로 이격될 수 있다. 이 경우에, 상기 제 1 마스크 패턴들(51, 53, 55, 57, 59)은 제 1 포토 마스크(60)에서 서로에 대해서 고립되게 형성되지만, 제 1 포토 마스크(60)의 Y 방향에 위치되는 단부들을 통하여 X 방향을 따라서 연결될 수도 있다. 상기 제 1 포토 마스크(60)는 도 7 에서 이용될 수 있다.

도 3 을 참조하면, 본 발명의 실시예들에 따라서, 제 2 포토 마스크(80)가 준비된다. 상기 제 2 포토 마스크(80)는 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)을 포함한다. 상기 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)은 제 2 포토 마스크(80)에서 X 방향을 따라서 배열될 수 있다.

상기 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)은 투명 영역(TA)일 수 있다. 상기 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)은 동일한 폭(W6)을 가질 수 있다. 상기 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)은 불투명 영역(OA)으로 둘러싸일 수 있다.

상기 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)은 불투명 영역(OA)을 통해서 서로 다른 간격들(S2, S3, S4, S5, S6)로 이격될 수 있다. 상기 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)은 제 2 포토 마스크(80)에서 서로에 대해서 고립되게 형성되지만, 제 2 포토 마스크(80)의 Y 방향에 위치되는 단부들을 통하여 X 방향을 따라서 연결될 수도 있다.

상기 제 1 포토 마스크(60)와 제 2 포토 마스크(80)가 서로에 대해서 중첩되는 경우에, 상기 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)은 도 2 의 제 1 마스크 패턴들(51, 53, 55, 57, 59) 사이의 불투명 영역(OA)에 위치될 수 있다. 상기 제 2 포토 마스크(80)는 도 12 에서 이용될 수 있다.

도 4 내지 12 는 도 1 의 순서도에 따라서 반도체 제조 공정을 수행하는 단면도이다.

도 4 를 참조하면, 도 1 의 순서도에 따라서, 반도체 기판에 반도체 패턴을 형성하는 단계(S10)가 수행된다. 이를 위해서, 반도체 기판(90)이 준비될 수 있다. 상기 반도체 기판(90)은 단결정 실리콘(Si) 또는 다결정 실리콘을 포함한다. 본 발명의 실시예들을 단순하게 설명하기 위해서, 상기 반도체 기판(90)은 단결정 실리콘 만을 포함하기로 한다.

상기 반도체 기판(90)의 주 표면(95) 상에 제 1 반도체 제조 공정의 제 1 증착 공정 및 제 1 도포 공정 중 적어도 하나를 이용해서 실리콘 옥사이드 층(100)을 형성할 수 있다. 상기 실리콘 옥사이드 층(100)은 불순물을 포함하거나 포함하지 않을 수 있다.

도 5 를 참조하면, 상기 제 1 반도체 제조 공정의 제 2 증착 공정 및 제 2 도포 공정 중 적어도 하나를 이용해서 실리콘 옥사이드 층(100) 상에 실리콘 나이트라이드 층(110)을 형성할 수 있다. 상기 실리콘 나이트라이드 층(110)은 실리콘 옥시 나이트라이드 층으로 대체될 수도 있다.

도 6 을 참조하면, 상기 제 1 반도체 제조 공정의 포토 공정을 통해서 실리콘 나이트라이드 층(110) 상에 제 1 포토레지스트 층(120)이 형성될 수 있다. 상기 제 1 포토레지스트 층(120)은 포지티브(positive) 포토레지스트를 포함하지만, 네가티브(negative) 포토레지스트를 포함할 수도 있다.

본 발명의 실시예들을 단순하게 설명하기 위해서, 상기 제 1 포토레지스트 층(120)은 포지티브 포토레지스트 만을 포함하기로 한다.

도 7 을 참조하면, 상기 포토 공정은 도 2 의 제 1 포토 마스크(60)의 제 1 마스크 패턴들(51, 53, 55, 57, 59)을 도 6 의 제 1 포토레지스트 층(120)에 전사시킬 수 있다. 이 경우에, 상기 제 1 포토 마스크(60)는 제 1 마스크 패턴들(51, 53, 55, 57, 59)을 통해서 스캐너 장비의 빛을 제 1 포토레지스트 층(120)을 향하여 투과시킬 수 있다.

상기 제 1 포토레지스트 층(120)은 포토 공정 동안에 스캐너로부터 빛을 조사받은 부분과 조사받지 않은 부분으로 구분되어서 스캐너로부터 빛을 조사받은 부분에 개구부들(124A, 124B, 124C, 124D, 124E)을 가질 수 있다. 상기 개구부들(124A, 124B, 124C, 124D, 124E)은 도 2 의 포토 마스크(60)의 제 1 마스크 패턴들(51, 53, 55, 57, 59)에 각각 대응될 수 있다.

따라서, 상기 개구부들(124A, 124B, 124C, 124D, 124E)은 실리콘 나이트라이드 층(110) 상에서 도 2 의 포토 마스크(60)의 제 1 마스크 패턴들(51, 53, 55, 57, 59)의 형상에 따라서 서로에 대하여 고립되거나 서로 연결될 수 있다. 한편, 상기 제 1 포토레지스트 층(120)은 스캐너로부터 빛을 조사받지 않은 부분에서 고립 패턴들(128A, 128B, 128C, 128D)을 가질 수 있다.

상기 고립 패턴들(128A, 128B, 128C, 128D)은 실리콘 나이트라이드 층 상에 서로에 대해서 평행하게 라인 형상으로 배열될 수 있다. 상기 고립 패턴들(128A, 128B, 128C, 128D)은 라인 형상의 길이 방향에 직각되는 방향으로 동일한 폭을 가질 수 있다. 상기 고립 패턴들(128A, 128B, 128C, 128D)은 포토 마스크(60)의 제 1 마스크 패턴들(51, 53, 55, 57, 59) 사이의 불투명 영역(OA)에 대응될 수 있다.

상기 고립 패턴들(128A, 128B, 128C, 128D)은 개구부들(124A, 124B, 124C, 124D, 124E)로 둘러싸일 수 있다.

도 8 을 참조하면, 상기 제 1 반도체 제조 공정의 식각 공정이 실리콘 나이트라이드 층(110)과 제 1 포토레지스트 층(120)에 적용될 수 있다. 상기 식각 공정은 제 1 포토레지스트 층(120)을 식각 마스크로 이용해서 개구부들(124A, 124B, 124C, 124D, 124E)을 통하여 실리콘 나이트라이드 층(110)을 부분적으로 식각할 수 있다.

상기 실리콘 나이트라이드 층(110)은 식각 공정을 통해서 요부(114) 및 철부들(118A, 118B, 118C, 118D)을 가질 수 있다. 상기 요부(114)는 철부들(118A, 118B, 118C, 118D)을 둘러쌀 수 있다. 상기 실리콘 나이트라이드 층(110)의 요부(114)는 제 1 포토레지스트 층의 개구부들(124A, 124B, 124C, 124D, 124E)에 대응할 수 있다

상기 실리콘 나이트라이드 층(110)의 철부들(118A, 118B, 118C, 118D)은 제 1 포토레지스트 층(120)의 고립 패턴들(128A, 128B, 128C, 128D)로 각각 덮일 수 있다. 상기 실리콘 나이트라이드 층(110)의 철부들(118A, 118B, 118C, 118D)은 서로에 대하여 평행하게 배열되는 라인 형상을 갖는다.

상기 실리콘 나이트라이드 층(110)의 철부들(118A, 118B, 118C, 118D)의 측부들은 제 1 포토레지스트 층(120)의 개구부들(124A, 124B, 124C, 124D, 124E)의 폭들에 따라서 반도체 기판(90)의 주 표면(95)에 대하여 서로 다른 기울기들을 갖는다.

왜냐하면, 상기 제 1 포토레지스트 층(120)의 개구부들(124A, 124B, 124C, 124D, 124E)의 폭들의 변화는 식각 공정을 통해서 실리콘 나이트라이드 층(110)에 철부들(118A, 118B, 118C, 118D)을 형성하는 동안 포토레지스트, 실리콘 나이트라이드와 식각 가스를 포함하는 폴리머(polymer)의 생성량에 변화를 야기시키기 때문이다.

즉, 상기 식각 공정은 제 1 포토레지스트 층(120)의 개구부들(124A, 124B, 124C, 124D, 124E)의 순서를 따라서 식각 에천트 및 포토레지스트의 반응을 점점 적게 가지면서 실리콘 나이트라이드 층(110)을 식각할 수 있다.

도 9 를 참조하면, 상기 실리콘 나이트라이드 층(110)이 부분적으로 식각된 후에, 상기 반도체 기판(90)으로부터 제 1 포토레지스트 층(120)이 제거될 수 있다. 상기 요부(114) 및 철부들(118A, 118B, 118C, 118D)은 옥사이드 층(100) 상에 제 1 패턴(119)을 구성한다.

도 10 을 참조하면, 제 2 반도체 제조 공정의 증착 공정과 도포 공정 중 적어도 하나를 통해서 제 1 패턴(119) 상에 실리콘 옥사이드 층(도면에 미 도시)이 형성될 수 있다. 상기 실리콘 옥사이드 층은 요부(114)를 충분히 채우면서 철부들(118A, 118B, 118C, 118D)을 덮을 수 있다.

계속해서, 상기 제 2 반도체 제조 공정의 식각 공정을 통해서 철부들(118A, 118B, 118C, 118D)을 노출시킬 때까지 실리콘 옥사이드 층을 식각할 수 있다. 상기 실리콘 옥사이드 층은 식각 공정을 통해서 요부(114)에 제 2 패턴(135)으로 형성될 수 있다.

도 11 을 참조하면, 제 3 반도체 제조 공정의 포토 공정을 통해서 제 1 패턴(119) 및 제 2 패턴(135) 상에 제 2 포토레지스트 층(140)이 형성될 수 있다. 상기 제 2 포토레지스트 층(140)은 포지티브(positive) 포토레지스트를 포함하지만, 네가티브(negative) 포토레지스트를 포함할 수도 있다.

본 발명의 실시예들을 단순하게 설명하기 위해서, 상기 제 2 포토레지스트 층(140)은 포지티브 포토레지스트 만을 포함하기로 한다.

도 12 를 참조하면, 상기 제 3 반도체 제조 공정의 포토 공정은 도 3 의 제 2 포토 마스크(80)의 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)을 도 11 의 제 2 포토레지스트 층(140)에 계속해서 전사시킬 수 있다. 이 경우에, 상기 제 2 포토 마스크(80)는 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)을 통해서 스캐너 장비의 빛을 제 2 포토레지스트 층(140)을 향하여 투과시킬 수 있다.

상기 제 2 포토레지스트 층(140)은 포토 공정 동안에 스캐너로부터 빛을 조사받은 부분과 조사받지 않은 부분으로 구분되어서 스캐너로부터 빛을 조사받은 부분에 개구부들(144A, 144B, 144C, 144D, 144E, 144F)을 가질 수 있다. 상기 제 2 포토레지스트 층(140)의 개구부들(144A, 144B, 144C, 144D, 144E, 144F)은 제 1 패턴(119)의 철부들(118A, 118B, 118C, 118D)을 각각 노출시킬 수 있다.

상기 제 2 포토레지스트 층(140)은 개구부들(144A, 144B, 144C, 144D, 144E, 144F)와 함께 제 3 패턴(149)을 구성한다. 한편, 상기 제 3 패턴(149)이 제 2 패턴(135) 상에 형성된 후에, 상기 제 2 패턴(135)은 제 1 패턴(119)의 철부들(118A, 118B, 118C, 118D) 주변에서 반도체 기판(90)의 주 표면(95)에 대하여 서로 다른 기울기들을 가질 수 있다.

좀 더 상세하게 설명하면, 상기 제 2 패턴(135)의 기울기들은 전체적으로 도면에서 왼쪽으로부터 오른쪽으로 향하여 점점 큰 크기들을 가질 수 있다. 예를 들면, 상기 제 1 패턴(119)의 철부(118A) 주변에서 제 2 패턴(135)의 기울기는 제 1 각(θ1)을 가질 수 있다.

상기 제 1 패턴(119)의 철부(118D) 주변에서 제 2 패턴(135)의 기울기는 제 2 각(θ2)을 가질 수 있다. 상기 제 1 각(θ1)은 제 2 각(θ2)보다 작은 크기를 갖는다. 이 경우에, 상기 제 2 패턴(135)의 기울기들은 도 8 에서 제 1 반도체 제조 공정의 식각 공정 후에 요부(114)의 프로파일에 의존할 수 있다.

도 13 및 14 는 도 12 의 포토레지스트 층의 개구부들의 프로파일을 보여주는 단면도이다.

도 13 을 참조하면, 도 12 의 제 3 패턴(149)은 제 1 체크 영역(146)에서 제2 패턴(135) 상에 제 2 포토레지스트 층(140)의 개구부(144B)를 가질 수 있다. 상기 제 1 체크 영역(146)의 제 2 패턴(135)은 제 1 패턴(119)으로부터 돌출될 수 있다. 이 경우에, 상기 제 1 체크 영역(146)의 제 2 패턴(135)은 제 1 패턴(119)의 상부측에서 제 1 패턴(119)의 철부(118A)의 상면에 대해서 둔각을 이루도록 완만하게 기울어진 측벽으로 한정되는 돌출 부분(P1)을 가질 수 있다.

상기 돌출 부분(P1)의 측벽은 제 3 반도체 제조 공정의 포토 공정에서 제 2 패턴(135)으로 향하는 스캐너 장비의 빛을 제 2 포토레지스트 층(140)에 대부분 반사시켜 제 2 포토레지스트 층(140) 내 광 반응 영역을 크게 형성할 수 있다. 왜냐하면, 상기 돌출 부분(P1)의 측벽은 제 1 패턴(119)의 철부(118A)의 상면에 대하여 둔각으로 기울어져 있어서 제 1 체크 영역(146)의 제 2 패턴(135)에 입사되는 광선(R1)을 쉽게 받아들이기 때문이다.

즉, 상기 돌출 부분(P1)의 측벽은 제 2 포토레지스트 층(140)의 개구부(144B)의 일 측부로부터 타 측부를 향하여 스캐너 장비의 빛을 쉽게 반사시키는 가이드 역할을 할 수 있다. 따라서, 상기 제 2 포토레지스트 층(140)의 개구부(144B)는 제 1 패턴(119)과 제 2 패턴(135) 상에서 목표 폭(target width) 보다 큰 프러파일(145)로 구현된다.

이를 통해서, 상기 제 2 포토레지스트 층(140)의 개구부(144B)의 측벽은 제 1 패턴(119)의 철부(118A)로부터 멀리 이격해서 형성될 수 있다. 한편, 상기 제 2 패턴(135)의 측벽은 도 12 의 제 2 포토레지스트 층(140)의 개구부(144B) 아래에 반도체 기판(90)의 내부에서 반도체 기판(90)의 주 표면(95)에 대해서 지 1 각(θ1)을 이루도록 완만하게 기울어진 형상을 갖는다.

상기 제 2 패턴(135)의 측벽은 제 2 포토레지스트 층(140)의 개구부(144B)에 대응하는 제 1 패턴(119)의 하부측과 상부측에서 제 1 패턴(119)의 철부(118A)의 상면과 반도체 기판(90)의 주 표면(95)에 대해서 완만하게 기울어진 형상을 갖는다.

도 14 를 참조하면, 도 12 의 제 3 패턴(149)은 제 2 체크 영역(148)에서 제2 패턴(135) 상에 제 2 포토레지스트 층(140)의 개구부(144E)를 가질 수 있다. 상기 제 2 체크 영역(148)의 제 2 패턴(135)은 제 1 패턴(119)으로부터 돌출될 수 있다. 이 경우에, 상기 제 2 체크 영역(148)의 제 2 패턴(135)은 제 1 패턴(119)의 철부(118D)의 상부측에서 제 1 패턴(119)의 상면에 대해서 실질적으로 직각을 이루도록 급하게 기울어진 측벽으로 한정되는 돌출 부분(P2)을 가질 수 있다.

상기 돌출 부분(P2)의 측벽은 제 3 반도체 제조 공정의 포토 공정에서 제 2 패턴(135)으로 향하는 스캐너 장비의 빛을 제 2 포토레지스트 층(140)에 어렵게 반사시켜 제 2 포토레지스트 층(140) 내 광 반응 영역을 도 13 보다 작게 형성할 수 있다.

왜냐하면, 상기 돌출 부분(P2)의 측벽은 제 1 패턴(119)의 철부(118D)의 상면에 대하여 실질적으로 직각으로 기울어져 있어서 제 2 체크 영역(148)의 제 2 패턴(135)에 입사되는 광선(R2)과 접촉하는 확률을 도 13 보다 더 작게 가지기 때문이다. 즉, 상기 돌출 부분(P2)의 측벽은 제 2 포토레지스트 층(140)의 개구부(144E)의 일 측부로부터 타 측부를 향하여 스캐너 장비의 빛을 어렵게 반사시키거나 부분적으로 구속시키는 구조를 가질 수 있다.

따라서, 상기 제 2 포토레지스트 층(140)의 개구부(144E)는 제 1 패턴(119)과 제 2 패턴(135) 상에서 도 13 보다 작은 폭을 가지는 프러파일(147)로 구현된다. 이를 통해서, 상기 제 2 포토레지스트 층(140)의 개구부(144E)의 측벽은 도 13 보다 제 1 패턴(119)의 철부(118D)의 상면에 더 가깝게 형성될 수 있다.

한편, 상기 제 2 패턴(135)의 측벽은 도 12 의 제 2 포토레지스트 층(140)의 개구부(144E) 아래에 반도체 기판(90)의 내부에서 반도체 기판(90)의 주 표면(95)에 대하여 제 2 각(θ2)을 이루도록 도 13 보다 더 급하게 기울어진 형상을 갖는다. 상기 제 2 패턴(135)의 측벽은 제 2 포토레지스트 층(140)의 개구부(144E)에 대응하는 제 1 패턴(119)의 하부측과 상부측에서 제 1 패턴(119)의 철부(118D)의 상면과 반도체 기판(90)의 주 표면(95)에 대해서 급하게 기울어진 형상을 갖는다.

도 15 는 도 12 에서 제 2 패턴의 형상에 따르는 포토레지스트 층의 개구부들의 크기의 변화를 설명하는 그래프이다.

도 15 를 참조하면, 도 1 에서 제 3 시뮬레이션 도구(=시막시스 회사의 '슬리토(SLITHO)') 를 이용해서 시뮬레이션이 수행될 수 있다. 상기 제 3 시뮬레이션 도구는 도 4 내지 12 의 제 1 내지 3 반도체 제조 공정들을 바탕으로 시뮬레이션을 수행(이후로, 시뮬레이션의 구성 요소들의 참조부호들을 도 12 내지 14 와 동일하게 지칭함)해서 제 2 패턴(135)의 프러파일에 따르는 제 2 포토레지스트 층(140)의 개구부의 폭을 예측하는데 이용될 수 있다.

좀 더 상세하게 설명하면, 상기 시뮬레이션은 제 2 포토레지스트 층(140)의 개구부의 폭에 주는 제 2 패턴(135)의 프러파일의 영향을 예측해 줄 수 있다. 상기 시뮬레이션 결과는 X 축에서 제 2 포토레지스트 층(140)의 개구부의 폭을 임계 수치(critical dimension; CD)로 나타내고, 그리고 Y 축에서 제 2 패턴(135)의 프러파일을 반도체 기판(90)의 주 표면(95)에 대하여 반도체 기판(90)의 내부에서 제 2 패턴(135)의 측벽의 기울어진 각도(°)로 나타낸 이차원 그래프를 이용하여 설명될 수 있다.

상기 그래프에 따르면, 상기 제 2 포토레지스트 층(140)은 두께들(T1, T2, T3)에 따라서 유사한 자취들(L1, L2, L3)을 각각 나타낸다. 상기 두께들(T1, T2, T3)은 제 2 포토레지스트 층(140)에서 순서적으로 큰 크기를 갖는다. 좀 더 상세하게 설명하면, 상기 제 2 포토레지스트 층(140)이 특정한 하나의 두께(T1)를 가지는 경우에, 상기 제 2 포토레지스트 층(140)의 개구부의 폭은 반도체 기판(90)의 주 표면(95)에 대해서 제 2 패턴(135)의 측벽의 기울어진 각도(°)에 영향을 받는다.

상기 제 2 포토레지스트 층(140)의 개구부의 폭은 반도체 기판(90)의 주 표면(95)에 대해서 제 2 패턴(135)의 측벽의 기울어진 각도(°)를 작게 가질수록, 다시 말해서, 반도체 기판(90)의 주 표면(95)에 대해서 제 2 패턴(135)의 측벽을 완만하게 기울일수록 점점 크게 갖는다. 상기 시뮬레이션 결과는 도 4 내지 12 에서 제 1 내지 3 반도체 제조 공정들을 반도체 기판(90)에 실제적으로 적용한 결과(도 12 내지 14 에 개시됨)와 동일하다.

도 16 은 도 3 의 포토 마스크의 마스크 패턴들에 대응되는 캐드 도면의 이미지 패턴에 커널(kernel)을 적용해서 하부 스텍 시그널 값들을 추출하는 방법을 설명하는 평면도이다.

도 16 을 참조하면, 도 1 의 순서도에 따라서, 캐드(CAD) 도면을 준비하는 단계(S20)가 수행된다. 상기 캐드 도면은 도 1 을 설명하면서 개시된 제 1 및 2 시뮬레이션 도구들을 이용하여 준비될 수 있다. 상기 캐드 도면은 도 12 의 제 3 패턴(149)에 대응되는 이미지 패턴(image pattern)을 포함하며 제 1 및 2 시뮬레이터들의 각각의 화면에 디스플레이될 수 있다.

상기 제 3 패턴(149)은 도 12 에서 제 2 포토레지스트 층(140)의 개구부들(144B, 144C, 144D, 144E)을 통하여 제 1 패턴(119)의 철부들(118A, 118B, 18C, 118D)을 각각 노출시키는 개구 영역들을 가질 수 있다. 상기 개구 영역들은 제 3 패턴(149)의 개구부들(144B, 144C, 144D, 144E)의 개구 면적들일 수 있다.

계속해서, 도 1 의 순서도에 따라서, 보정 파라메타들을 추출하는 단계(S30)가 수행된다. 상기 보정 파라메타들은 제 1 시뮬레이션 도구(=시막시스 회사의 '프로젠(PROGEN)')를 이용해서 추출될 수 있다. 즉, 상기 제 1 시뮬레이션 도구는, 이미지 패턴에서 제 3 패턴(149)의 개구 영역들에 대응되는 영역(73I)들 별로, 보정 파라메타들로써 수평 배열 시그널(horizontality arrangement signal) 값들과 하부 스텍 시그널(sub-stack signal) 값들을 추출할 수 있다.

상기 이미지 패턴에서 제 3 패턴(149)의 개구 영역들에 대응되는 영역(73I)들은 도 3 의 제 2 포토 마스크(80)의 제작에 필요한 데이터에 가지면서 제 2 포토 마스크(80)의 마스크 패턴들(70, 71, 73, 75, 77, 79)을 만드는데 이용된다. 상기 수평 배열 시그널 값들을 추출하는 것은, 제 1 시뮬레이션 도구를 이용하여, 이미지 패턴에서 제 3 패턴(149)의 개구 영역들에 대응되는 영역(73I)들 별로, 이미지 패턴의 영역(73I)들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선(EL)을 따라 포토 공정 시 빛(light)으로부터 받는 공정 영향을 고려한 시뮬레이션 시그널들을 측정하는 것을 포함한다.

상기 수평 배열 시그널 값들은 이미지 패턴으로부터 광 간섭을 고려하지만 이미지 패턴의 패턴 밀도(pattern density)를 고려하지 않는 광 근접 보정 모델(optical proximity correction model)로부터 추출될 수 있다. 상기 이미지 패턴의 패턴 밀도는 이미지 패턴의 영역(73I)들 중 하나를 지나는 연장선(EL)에서 제 1 특정 위치(O)로부터 일정 반경(r) 내 영역(73I)들의 개수를 지칭한다.

이 경우에, 상기 수평 배열 시그널 값들은 연장선(EL)을 따라서 제 1 특정 위치(O)을 포함한 제 2 특정 위치(P)들에서 추출될 수 있다. 상기 수평 배열 시그널 값들은 본 발명의 실시예들을 설명하기 위해서 도면을 통해서 특별히 도시되지 않는다.

또한, 상기 하부 스텍 시그널 값들을 추출하는 것은, 제 1 시뮬레이션 도구를 이용하여, 이미지 패턴에서 제 3 패턴(149)의 개구 영역들에 대응되는 영역(73I)들 별로, 이미지 패턴의 영역(73I)들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선(EL)을 따라 이미지 패턴에 가우션 커널을 컨볼루션(convolution)시키고, 및 제 1 시뮬레이션 도구를 이용하여 이미지 패턴에서 제 3 패턴(149)의 개구 영역들에 대응되는 영역(73I)들 별로 가우션 커널의 중첩 범위 내 패턴 모양에 따라 중첩 범위의 중심에 주는 포토 공정시 빛과 식각 공정시 식각 에천트(etchant)의 공정 영향을 고려한 시뮬레이션 시그널(SV)들을 측정하는 것을 포함한다.

상기 하부 스텍 시그널 값들은 가우션 커널을 이용해서 이미지 패턴의 패턴 밀도를 고려하면서 추출된다. 상기 하부 스텍 시그널 값들은 아래의 수학식 1 을 이용해서 추출될 수 있다.

(단,

는 가우션 커널의 시그널 값이고,

는 패턴 함수이고, 그리고

는 커널식 임.)

이와는 다르게, 상기 하부 스텍 시그널 값들을 추출하는 단계는, 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 이미지 패턴에서 제 3 패턴의 개구 영역들에 대응되는 영역(73I)들 별로, 이미지 패턴의 영역(73I)들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 비저블 커널(visible kernel)을 이미지 패턴에 컨볼루션(convolution)시키고, 및 제 1 시뮬레이션 도구를 이용하여 이미지 패턴에서 제 3 패턴의 개구 영역들에 대응되는 영역(73I)들 별로 비저블 커널의 중첩 범위 내 패턴 밀도에 따라 중첩 범위의 중심에 주는 포토 공정시 빛과 식각 공정시 식각 에천트의 공정 영향을 고려한 시뮬레이션 시그널(SV)들을 측정하는 것을 포함할 수 있다.

상기 하부 스텍 시그널 값들은 비저블 커널을 이용해서 이미지 패턴의 패턴 밀도를 고려하면서 추출된다. 상기 하부 스텍 시그널 값들은 아래의 수학식 2 의 ① 또는 ② 를 이용해서 추출될 수 있다.

--- ②

(단, b 는 비저블 커널 시그널 값이고, i 및 j 는 커널의 개수이고,

c_o, c_i, d_j 및 M 은 상수이고, D_i 및 Q_j 는 커널식이고,

s_i 및 u_i 는 커널 계수이고, 그리고 x 및 y 는 측정 위치의 좌표임)

상기 수학식 2 의 ① 또는 ② 는 이미지 패턴과 제 1 내지 3 반도체 제조 공정들 사이의 관계를 고려해서 선택될 수 있다.

상기 하부 스텍 시그널 값들은 수평 배열 시그널 값들을 추출하는 광 근접 보정 모델에 이미지 패턴의 패턴 밀도(= 도 12 의 제 1 패턴(119)의 철부들(118A, 118B, 118C, 118D)의 간격들, 또는 제 3 패턴(149)의 개구부들(144A, 144B, 144C, 144D, 144E, 144F)의 개구 영역들의 밀도)을 고려하는 기판 지형(wafer topography) 광 근접 보정 모델로부터 추출될 수 있다.

도 17 은 도 16 의 이미지 패턴 대신에 다른 이미지 패턴에 원통을 중첩시켜서 본 발명의 실시예들에 따르는 하부 스텍 시그널을 추출하는 방법을 쉽게 설명하는 평면도이다.

도 17 을 참조하면, 우선적으로, 상기 하부 스텍 시그널 값들을 추출하는 단계는, 제 1 시뮬레이션 도구를 이용하여, 도 16 에 개시된 이미지 패턴에서 제 3 패턴(149)의 개구 영역들에 대응되는 영역(73I)들 별로, 이미지 패턴의 영역(73I)들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선(EL)을 따라 이미지 패턴에 가우션 커널 및 비저블 커널 중 하나의 중첩을 원통으로 형상화하고, 및 제 1 시뮬레이션 도구를 이용해서 원통의 밑면의 면적과 원통의 밑면에 중첩되는 이미지 패턴의 중첩 면적의 비율을 측정하는 것을 포함할 수도 있다.

이 경우에, 상기 이미지 패턴에 가우션 커널 및 비저블 커널 중 하나의 중첩을 원통으로 형상화하는 것은, 본 발명의 실시예들을 단순하게 하기 위해서, 이미지 패턴을 도 16 에 개시된 것과 다른 패턴들로 구성한다고 가정하여 설명될 수 있다. 즉, 상기 이미지 패턴(90)은 제 1 내지 3 이미지 패턴들(83, 86, 89)을 포함한다.

좀 더 상세하게 설명하면, 상기 원통은 제 1 내지 3 이미지 패턴들(83, 86, 89)과 가우션 커널 및 비저블 커널 중 하나의 중첩 면을 원에 대응시키고 그리고 원의 테두리로부터 제 1 내지 3 이미지 패턴들(83, 86, 89)의 상부를 향하여 원 기둥을 형상화해서 얻어질 수 있다.

따라서, 상기 원통은 제 1 내지 3 이미지 패턴들(83, 86, 89) 사이에서, 제 1 내지 3 이미지 패턴들(83, 86, 89) 중 하나의 테두리에서, 제 1 내지 3 이미지 패턴들(83, 86, 89) 중 하나 상에서 중첩되어 중첩 비율을 가질 수 있다. 예를 들면, 상기 원통이 제 1, 2, 3 또는 4 의 원기둥(C1, C2, C3 또는 C4)의 자취를 갖는다면, 상기 원통은 제 1 및 2 이미지 패턴들(83, 86) 사이에서 0.19 의 중첩 비율을 갖는다.

상기 원통은 제 2 이미지 패턴(86) 상에서 1.0 의 중첩 비율을 가지거나 제 2 이미지 패턴(86)의 테두리에서 0.5 의 중첩 비율을 갖는다. 또한, 상기 원통은 제 3 이미지 패턴(89)의 테두리에서 0.25 의 중첩 비율을 갖는다. 더불어서, 상기 제 1 내지 3 이미지 패턴들(83, 86, 89)에 대한 원통의 중첩 비율은 원통의 중심에서 발생되는 시그널 값(SV1, SV2, SV3 또는 SV4)으로 전환될 수 있다.

상기 시그널 값(SV1, SV2, SV3 또는 SV4)은 이미지 패턴에 대한 하부 스텍 시그널 값들의 각각에 대응시킬 수 있다.

도 18 과 19 는 도 16 의 연장선에서 하부 스텍 시그널 값들의 자취를 보여주는 그래프들이다.

도 18 및 19 를 참조하면, 상기 제 1 시뮬레이션 도구를 이용해서 X 축에서 도 16 의 연장선(EL)을 세분해서 측정 위치들(O, P)로 나타내고, 그리고 Y 축에서 이미지 패턴의 패턴 밀도를 시그널 값들로 나타낸 이차원 그래프들이 준비될 수 있다.

이 경우에, 상기 그래프들에서, 상기 제 1 측정 위치(O)는 위치 'O(nm)' 에 해당되고, 그리고 상기 제 2 측정 위치(P)는 위치 'O(nm)' 의 좌우에서 임의 위치(nm)일 수 있다. 도 18 의 그래프는 제 1 시뮬레이션 도구를 이용하여 연장선(EL)의 제 1 측정 위치(O)를 기준으로 해서 제 1 측정 위치(O)의 상하로 제 2 측정 위치(P)를 등 간격으로 이동시켰을 때 나타나는 하부 스텍 시그널 값들의 자취(L4)를 갖는다.

좀 더 상세하게 설명하면, 상기 하부 스텍 시그널 값들의 자취(L4)는 도 12 의 제 3 패턴(149)에서 제 1 체크 영역(146)과 제 1 체크 영역(146) 주변에 대응되는 이미지 패턴으로부터 나타날 수 있다. 즉, 상기 하부 스텍 시그널 값들의 자취(L4)는 도 12 의 제 2 포토레지스트 층(140)에서 개구부(144B)의 폭을 크게 가지는 개구 영역 및 개구 영역의 주변에서 나타날 수 있다.

한편, 도 19 의 그래프는 제 1 시뮬레이션 도구를 이용하여 연장선(EL)의 제 1 측정 위치(O)를 기준으로 해서 제 1 측정 위치(O)의 상하로 제 2 측정 위치(P)를 등 간격으로 이동시켰을 때 나타나는 하부 스텍 시그널 값들의 자취(L5)를 갖는다. 상기 하부 스텍 시그널 값들의 자취(L5)는 도 12 의 제 3 패턴(149)에서 제 1 체크 영역(148)과 제 1 체크 영역(148) 주변에 대응되는 이미지 패턴으로부터 나타날 수 있다.

즉, 상기 하부 스텍 시그널 값들의 자취(L5)는 도 12 의 제 2 포토레지스트 층(140)에서 개구부(144E)의 폭을 작게 가지는 개구 영역 및 개구 영역의 주변에서 나타날 수 있다. 여기서, 상기 제 1 측정 위치(O)는 제 2 포토레지스트 층(140)의 개구부(144B 또는 144E)의 측벽에 대응될 수 있다.

도 20 및 21 은 도 18 과 19 의 하부 스텍 시그널 값들을 이용해서 도 12 의 포토레지스트 층의 개구부들에 대한 광 근접 효과를 보정하는 방법을 설명하는 그래프이다.

도 20 을 참조하면, 상기 제 2 시뮬레이션 도구(=시막시스 회사의 '리거러스 시뮬레이터(RIGOROUS SIMULATOR)')를 이용하여 도 16 에서 개시된 바와 같이 이미지 패턴에서 제 3 패턴(149)의 개구 영역들에 대응되는 영역(73I)들 별로 리거러스 시뮬레이션 크기(rigorous simulation critical dimension(CD))들이 추출될 수 있다.

상기 리거러스 시뮬레이션 크기들을 추출하는 것은 아래의 제 1 내지 3 단계들을 포함한다. 상기 제 1 단계는 측정 도구를 이용해서 반도체 기판(90)으로부터 제 3 패턴(149)의 개구부들(144A, 144B, 144C, 144D, 144E, 144F)의 개구 영역들의 폭들을 측정하여 제 3 패턴(149)의 실제 크기(real CD)들을 구하는 것을 포함한다.

상기 제 2 단계는 제 2 시뮬레이션 도구를 이용하여 이미지 패턴에서 제 3 패턴(149)의 개구 영역들에 대응되는 영역(73I)들 별로 반도체 기판(90)의 주 표면(99)에 대하여 반도체 기판(90)의 내부에서 제 2 패턴(135)의 측부의 기울어진 각도(=65°)를 고려한 제 3 패턴(149)의 가상 크기(virtual CD)들을 구하는 것을 포함한다.

이 경우에, 상기 실제 크기들과 가상 크기들은 도 16 에서 제 1 측정 위치(O), 또는 도 18 및 19 의 그래프에 위치들 '0(nm)' 에서 측정된다. 상기 제 3 단계는, 제 2 시뮬레이션 도구를 이용해서, 제 3 패턴(149)의 가상 크기들과 실제 크기들과 비교해서 가상 크기들을 실제 크기들로 대체 가능하다고 판단되는 때에, 실제 크기들을 가상 크기들로 대체하는 것을 포함한다.

이후로, 그러나, 상기 실제 크기들과 가상 크기들은 도면에서 볼 때에 도 18 및 19 의 그래프에 위치들 '0(nm)' 의 개수(=2개)보다 더 많은 개수를 갖는다. 좀 더 상세하게 설명하면, 상기 가상 크기들은 최초에 실제 크기들과 동일한 개수(=본 발명으 실시예들에서, 5개)로 구해진다.

즉, 상기 가상 크기들의 측정 위치들의 개수는 최초에 실제 크기들의 측정 위치들의 개수와 동일하다. 그러나, 상기 가상 크기들은 제 2 시뮬레이션 도구를 통해서 측정 위치들의 각각에 제 2 패턴(135)의 각도를 다변화해서 최초보다 더 증가된 개수를 가질 수 있다.

상기 제 2 패턴(135)의 각도는, 예를 들면, 도 12 에서 반도체 기판(90)의 주 표면(95)에 대하야 반도체 기판(90)의 내부에서 제 2 패턴(135)의 측벽의 기울어진 정도이다. 상기 제 2 패턴(135)의 각도는 현재까지 논문에 의해서 밝혀진 바에 따르면 65°~90°사이의 값을 갖는다.

이를 통해서, 상기 가상 크기들은 제 2 시뮬레이션 도구를 통해서 측정 위치들의 각각에 제 2 패턴(135)의 각도를 △5°씩 변화시켜서 최초보다 6 개를 증가시킨 개수로 도면에 도시되고 있다. 결과적으로, 상기 가상 크기들은 최초 측정 위치들에 각각 대응되는 그룹들(G1, G2, G3, G4, G5)로 세분된다.

상기 그룹들(G1, G2, G3, G4, G5)은 X 축에 측정 개수, 및 Y 축에 임계 수치(CD(nm))를 나타내는 이차원 그래프 상에 목표 임계 수치(target CD; L6)와 함께 도시될 수 있다. 상기 그래프에서, 상기 그룹들(G1, G2, G3, G4, G5)은 목표 임계 수치(L6) 주변에 유사한 형상으로 분포되는 가상 크기들을 갖는다.

상기 그룹들(G1, G2, G3, G4, G5) 내 가상 크기들은 이미지 패턴의 패턴 밀도에 따르는 광 근접 효과(OPE)를 시각적으로 명확하게 보여주기 위해서 최초보다 더 추출된 것이다.

도 21 을 참조하면, 도 1 의 순서도에 따라서, 광 근접 효과를 보정하는 단계(S40)가 수행된다. 상기 광 근접 효과의 보정은 제 1 및 2 시뮬레이션 도구들을 이용하여 도 16 및 17 에서 개시된 수평 배열 시그널 값들과 하부 스텍 시그널 값들, 그리고 도 20 에서 개시된 리거러스 시뮬레이션 크기들을 바탕으로 수행될 수 있다.

좀 더 상세하게 설명하면, 상기 광 근접 효과의 보정을 수행하는 것은, 제 1 시뮬레이션 도구를 이용해서 수평 배열 시그널 값들에 하부 스텍 시그널 값들을 가산(加算) 및 감산(減算) 중 하나를 적용해서 보정 값들을 구하고, 및 제 2 시뮬레이션 도구를 이용해서 리거러스 시뮬레이션 크기들로부터 보정 값들을 감산해서 리거러스 시뮬레이션 크기들에 대한 광 근접 효과를 보정하는 것을 포함한다.

이 경우에, 상기 수평 배열 시그널 값들에 하부 스텍 시그널 값들을 가산(加算) 및 감산(減算) 중 하나를 적용하는 것은 제 1 내지 3 반도체 제조 공정의 특성들을 고려해서 수행할 수 있다. 상기 보정 값들의 각각은 제 2 시뮬레이션을 이용하여 동일 측정 위치에서 그룹들(G1, G2, G3, G4, G5) 내 가상 크기들의 각각으로부터 감산될 수 있다.

상기 그룹들(G1, G2, G3, G4, G5) 내 감산된 가상 크기들은 도 21 의 그래프 상에 도시될 수 있다. 상기 그래프에서, 상기 그룹들(G1, G2, G3, G4, G5) 내 감산된 가상 크기들은 목표 임계 수치(L6)에 도 20 보다 더 가깝게 분포될 수 있다. 이를 통해서, 상기 보정 값은 도 12 의 제 3 패턴(149)에 대한 광 근접 효과를 보정하는데 이용될 수 있다.

상기 제 3 패턴(149)에 대한 광 근접 효과의 보정은 도 3 의 제 2 포토마스크(80)의 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)에 보정 값들을 적용해서 수행될 수 있다. 상기 제 2 포토마스크(80)의 제 2 마스크 패턴들(70, 71, 73, 75, 77, 79)에 보정 값들의 적용은 제 2 포토마스크(80)의 재 제작을 의미할 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

제 1 포토 마스크; 60 제 2 포토 마스크; 80
반도체 기판; 90, 실리콘 옥사이드 층; 100
실리콘 나이트라이드 층; 110, 포토레지스트 층; 120, 140
요부; 114, 철부; 118A, 118B, 118C, 118D
제 1 패턴; 119, 제 2 패턴; 135
제 3 패턴; 149, TA; 투명 영역
OA; 불투명 영역.

Claims (10)

1. 반도체 기판 상에서 요부(凹部) 및 철부(凸部)들을 포함하는 제 1 패턴 상에 제 2 패턴 및 제 3 패턴을 차례로 형성하되, 상기 철부들은 서로 다른 간격들로 이격되고, 상기 제 2 패턴은 상기 요부를 채우고, 상기 제 3 패턴은 상기 제 2 패턴 상에 위치해서 상기 철부들을 각각 노출시키는 개구 영역들을 포함하고,
   시뮬레이션 도구들을 이용하여 상기 제 3 패턴에 대응되는 이미지 패턴을 시뮬레이터들의 화면에 도시하는 캐드(CAD) 도면을 준비하고,
   상기 시뮬레이션 도구들을 이용하여 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로 수평 배열 시그널(horizontality arrangement signal) 값들, 하부 스텍 시그널(sub-stack signal) 값들과 리거러스 시뮬레이션 크기(rigorous simulation critical dimension(CD))들을 추출하고,
   상기 시뮬레이션 도구들을 이용하여 상기 수평 배열 시그널 값들, 상기 하부 스텍 시그널 값들과 상기 리거러스 시뮬레이션 크기들을 바탕으로 상기 제 3 패턴 대한 광 근접 효과를 보정하는 단계들을 포함하되,
   상기 제 3 패턴은 포토레지스트를 포함하고, 상기 수평 배열 시그널 값들은 상기 이미지 패턴으로부터 광 간섭을 고려하는 광 근접 보정 모델(optical proximity correction model)로부터 추출되고, 상기 하부 스텍 시그널 값들은 상기 광 근접 보정 모델에 상기 제 1 패턴의 상기 철부들의 상기 간격들을 고려하는 기판 지형(wafer topography) 광 근접 보정 모델로부터 추출되고, 그리고 상기 리거러스 시뮬레이션 크기는 상기 반도체 기판에 대하여 상기 제 2 패턴의 기울기를 고려해서 추출되는 광 근접 보정의 모델링 방법.
2. 제 1 항에 있어서,
   상기 제 1 패턴을 형성하는 단계는,
   제 1 반도체 제조 공정 중 증착 공정과 도포 공정 중 적어도 하나를 통해서 상기 반도체 기판의 주 표면 상에 실리콘 나이트라이드 층을 형성하고,
   상기 제 1 반도체 제조 공정 중 포토 공정을 통해서 상기 실리콘 나이트라이드 층 상에 제 1 포토레지스트 층을 형성하되, 상기 제 1 포토레지스트 층은 상기 요부에 대응되는 개구부를 가지며 상기 철부들을 각각 덮으면서 서로에 대하여 평행하게 배열되는 라인 형상의 고립 패턴들을 가지고, 상기 개구부는 상기 고립 패턴들을 둘러싸고, 그리고 상기 고립 패턴들은 상기 라인 형상의 길이 방향에 직각되는 방향으로 동일한 폭을 가지고,
   상기 제 1 반도체 제조 공정 중 식각 공정을 통해서 상기 제 1 포토레지스트 층을 식각 마스크로 이용하여 상기 실리콘 나이트라이드 층을 부분적으로 식각하고, 및
   상기 실리콘 나이트라이드 층이 부분적으로 식각된 후에, 상기 반도체 기판으로부터 상기 제 1 포토레지스트 층을 제거하는 것을 포함하는 광 근접 보정의 모델링 방법.
3. 제 1 항에 있어서,
   상기 제 2 패턴을 형성하는 단계는,
   제 2 반도체 제조 공정의 증착 공정과 도포 공정 중 적어도 하나를 통해서 상기 제 1 패턴 상에 실리콘 옥사이드 층을 형성하되, 상기 실리콘 옥사이드 층은 상기 요부를 충분히 채우면서 상기 철부들을 덮고, 및
   상기 제 2 반도체 제조 공정의 식각 공정을 통해서 상기 철부들을 노출시킬 때까지 상기 실리콘 옥사이드 층을 식각하는 것을 포함하는 광 근접 보정의 모델링 방법.
4. 제 1 항에 있어서,
   상기 제 3 패턴을 형성하는 단계는,
   제 3 반도체 제조 공정의 포토 공정을 통해서 상기 제 2 패턴 상에 제 2 포토레지스트 층을 형성하는 것을 포함하되,
   상기 제 2 포토레지스트 층은 상기 제 3 패턴의 상기 개구 영역들에 각각 대응되는 개구부들을 가지고, 그리고 상기 개구부들은 상기 제 1 패턴의 상기 철부들을 각각 노출시키는 광 근접 보정의 모델링 방법.
5. 제 1 항에 있어서,
   상기 수평 배열 시그널들을 추출하는 단계는,
   상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로, 상기 이미지 패턴의 상기 영역들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 포토 공정 시 빛(light)으로부터 받는 공정 영향을 고려한 시뮬레이션 시그널들을 측정하는 것을 포함하는 광 근접 보정의 모델링 방법.
6. 제 1 항에 있어서,
   상기 하부 스텍 시그널 값들을 추출하는 단계는,
   상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로, 상기 이미지 패턴의 상기 영역들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 상기 이미지 패턴에 상기 가우션 커널을 컨볼루션(convolution)시키고, 및
   상기 제 1 시뮬레이션 도구를 이용하여 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로 상기 가우션 커널의 중첩 범위 내 패턴 모양에 따라 상기 중첩 범위의 중심에 주는 포토 공정시 빛과 식각 공정시 식각 에천트(etchant)의 공정 영향을 고려한 시뮬레이션 시그널들을 측정하는 것을 포함하는 광 근접 보정의 모델링 방법.
7. 제 1 항에 있어서,
   상기 하부 스텍 시그널 값들을 추출하는 단계는,
   상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로, 상기 이미지 패턴의 상기 영역들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 상기 이미지 패턴에 가우션 커널 및 비저블 커널 중 하나의 중첩을 원통으로 형상화하고, 및
   상기 제 1 시뮬레이션 도구를 이용해서 상기 원통의 밑면의 면적과 상기 원통의 상기 밑면에 중첩되는 상기 이미지 패턴의 중첩 면적의 비율을 측정하는 것을 포함하는 광 근접 보정의 모델링 방법.
8. 제 1 항에 있어서,
   상기 하부 스텍 시그널 값들을 추출하는 단계는,
   상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용하여, 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로, 상기 이미지 패턴의 상기 영역들 중 하나를 수직 및 수평 중 적어도 하나로 지나는 연장선을 따라 비저블 커널(visible kernel)을 상기 이미지 패턴에 컨볼루션(convolution)시키고, 및
   상기 제 1 시뮬레이션 도구를 이용하여 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로 상기 비저블 커널의 중첩 범위 내 패턴 밀도에 따라 상기 중첩 범위의 중심에 주는 포토 공정시 빛과 식각 공정시 식각 에천트의 공정 영향을 고려한 시뮬레이션 시그널들을 측정하는 것을 포함하는 광 근접 보정의 모델링 방법.
9. 제 1 항에 있어서,
   상기 리거러스 시뮬레이션 크기들을 추출하는 단계는,
   측정 도구를 이용해서 상기 반도체 기판으로부터 상기 제 3 패턴의 상기 개구 영역들의 폭들을 측정하여 상기 제 3 패턴의 실제 크기(real CD)들을 구하고,
   상기 시뮬레이션 도구들 중 제 2 시뮬레이션 도구를 이용하여 상기 이미지 패턴에서 상기 제 3 패턴의 상기 개구 영역들에 대응되는 영역들 별로 상기 반도체 기판의 주 표면에 대하여 상기 제 2 패턴의 측부의 기울어진 각도를 고려한 상기 제 3 패턴의 가상 크기(virtual CD)들을 구하고, 및
   상기 제 2 시뮬레이션 도구를 이용해서, 상기 제 3 패턴의 상기 가상 크기들과 상기 실제 크기들과 비교해서 상기 가상 크기들을 상기 실제 크기들로 대체 가능하다고 판단되는 때에, 상기 실제 크기들을 상기 가상 크기들로 대체하는 것을 포함하는 광 근접 보정의 모델링 방법.
10. 제 1 항에 있어서,
    상기 제 3 패턴 대한 광 근접 효과를 보정하는 단계는,
    상기 시뮬레이션 도구들 중 제 1 시뮬레이션 도구를 이용해서 상기 수평 배열 시그널 값들에 상기 하부 스텍 시그널 값들을 가산(加算) 및 감산(減算) 중 하나를 적용해서 보정 값들을 구하고, 및
    상기 시뮬레이션 도구들 중 제 2 시뮬레이션 도구를 이용해서 상기 리거러스 시뮬레이션 크기들로부터 상기 보정 값들을 감산해서 상기 리거러스 시뮬레이션 크기들에 대한 광 근접 효과를 보정하는 단계들을 포함하는 광 근접 보정의 모델링 방법.

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