KR20100073663A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 콘택홀 계층에 대하여 모델 기반의 OPC 작업을 진행한 후에 원본 사이즈 대비 특정 비율 이상 크게 사이징된 패턴을 감지하고, 이 감지된 패턴들의 타게팅을 변경하여 룰 기반의 OPC 작업을 적용시킨 2차 OPC 작업을 수행하여 1차 OPC 작업에서 크게 사이징되었던 패턴만을 추출하여 작게 사이징함으로써, 콘택홀에서 발생하기 쉬운 사이드 로브 현상을 방지할 수 있고, 이로 인하여 사이드 로브 발생시 식각 공정의 마진을 높여 불안정화를 방지할 수 있다.

모델 기반의 OPC, 룰 기반의 OPC, 보상, 사이즈

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 콘택홀 패터닝(patterning)을 진행하는 경우 사이드 로브(side lobe) 현상이 발생하는 패턴에 대하여 모델 기반 및 룰 기반의 광학 근접 보상(Optical Proximity Correction, 이하 OPC라 함)을 통해 작업하여 사이드 로브를 방지할 수 있도록 하는 방법에 관한 것이다.

주지된 바와 같이, 반도체 소자의 제조 방법, 즉 플래쉬 메모리 소자를 제조함에 있어서 제조 기술이 낮아짐에 따라 sFlash 소자의 사진 공정 기술에 있어 180㎚ 이하의 콘택홀을 해상하기 위한 방법으로 AttPSM(attenuated phase shift mask)이 널리 적용되고 있다.

이러한 AttPSM은 석영(quartz)에 이동 장치(shifter)를 설치하여 노광부와 비노광부의 경계면의 빛의 세기(contrast)를 명확히 구분하여 노광하는 마스크의 일종으로 해상력 및 촛점심도(depth of focus)를 향상시킬 수 있다. 이러한 AttPSM 을 사용하면 비교적 미세한 콘택홀 패턴(pattern)을 구현할 수 있다.

하지만, 상술한 바와 같이 콘택홀을 패터닝하는 경우 라인/스페이스 패턴에 비하여 디파인(define)하기가 어려우며, 이에 따라 콘택 계층을 진행하기 위하여 신규 장비를 투자하거나, 혹은 새로운 기술(new technology)을 도입해야 한다.

상기한 바와 같이 동작되는 배경 기술에서와 같이 기존의 방식을 이용하여 콘택홀 패터닝을 진행하는 경우, 정교한 공정 조율 없이는 포토 레지스트(photo resist) 패턴의 주위에서 발생하는 사이드 로브가 도 1에 도시된 사이드 로브 현상의 이미지 도면에서와 같이 발생하여 원치 않는 이미지의 해상과 포토 레지스트의 침식을 동반한 심각한 식각공정의 마진(margin)을 감소시키는 요인으로 작용한다.

이러한, 사이드 로브 현상은, PSM(phase shift mask)을 사용하는 콘택홀에서 과도한 도즈(dose) 및 사이즈로 패터닝하고자 할 때 원치 않는 위치에 패터닝이 되는 현상을 의미한다. 이와 같은 사이드 로브 현상은 포토 레지스트의 두께를 낮추어 식각 공정 마진을 낮추는데 결정적인 요인으로 작용한다. 또한, 콘택홀 계층에 대하여 모델 기반의 OPC 작업을 적용시에 더욱 심각하게 발생하며, 이러한 이유로는 콘택홀 패턴을 가능하도록 OPC 작업을 하기 때문에 사이드 로브를 고려하지 않고, 패터닝만을 목적으로 과도하게 콘택홀 DB 사이즈를 키우기 때문에 발생한다.

이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 콘택홀 계층에 대하여 모델 기반의 OPC 작업을 진행한 후에 원본 사이즈 대비 특정 비율(예컨대, 30%∼50%) 이상 크게 사이징된 패턴을 감지하고, 이 감지된 패턴들의 타게팅(targeting)을 변경하여 룰(rule) 기반의 OPC 작업을 적용시킨 2차 OPC 작업을 수행하여 1차 OPC 작업에서 크게 사이징되었던 패턴만을 추출하여 작게 사이징하도록 하여 사이드 로브를 방지할 수 있도록 하는 반도체 소자의 제조 방법을 제공한다.

본 발명에 따른 반도체 소자의 제조 방법은, 콘택홀 계층에 대한 모델 기반의 OPC 작업을 적용하는 단계와, 모델 기반의 OPC 작업이 수행된 결과에 대하여 원본 대비 기설정된 특정 비율 이상으로 사이징(sizing)된 패턴이 존재하는지를 감지하는 단계와, 감지결과에서 특정 비율 이상으로 사이징된 영역이 감지될 경우, 감지된 원본 대비 특정 비율 이상의 영역을 추출하는 단계와, 추출된 특정 비율 이상의 영역에 대한 룰 기반의 OPC 작업을 적용하는 단계와, 룰 기반의 OPC 작업이 수행된 결과에 대하여 사이즈를 보상하는 단계를 포함한다.

상기 사이즈를 보상하는 단계는, 룰 기반의 OPC 작업이 수행된 영역에서 특정 크기씩 줄여 사이즈를 보상한다.

상기 특정 크기는, 5㎚∼15㎚의 범위이다.

상기 룰 기반의 OPC 작업을 적용하는 단계는, 오리지널(original) DB와 모델 기반의 OPC가 적용된 DB와 룰 기반을 적용시킨 영역으로 구분된 결과를 얻게 된다.

상기 특정 비율은, 30%∼50%의 범위이다.

본 발명은 콘택홀 계층에 대하여 모델 기반의 OPC 작업을 진행한 후에 원본 사이즈 대비 특정 비율(예컨대, 30%∼50%) 이상 크게 사이징된 패턴을 감지하고, 이 감지된 패턴들의 타게팅을 변경하여 룰 기반의 OPC 작업을 적용시킨 2차 OPC 작업을 수행하여 1차 OPC 작업에서 크게 사이징되었던 패턴만을 추출하여 작게 사이징함으로써, 콘택홀에서 발생하기 쉬운 사이드 로브 현상을 방지할 수 있고, 이로 인하여 사이드 로브 발생시 식각 공정의 마진을 높여 불안정화를 방지할 수 있다.

또한, 본 발명은 콘택홀 패터닝을 진행하는 경우 사이드 로브 현상이 발생하는 패턴에 대하여 모델 기반 및 룰 기반의 OPC 작업을 통해 작업함으로써, 기존에서와 같이 사이드 로브 현상을 방지하기 위한 신규 장비를 투자하지 않아도 되며, 새로운 기술 도입에 따른 비용이 발생하지 않아 경제적인 이익을 얻을 수 있는 이점이 있다.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용 어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 OPC 장치의 블록 구성도로서, 모델 기반의 OPC 적용부(21)와 패턴 감지부(23)와 룰 기반의 OPC 적용부(25)와 사이즈 보상부(27)를 포함한다.

모델 기반의 OPC 적용부(21)는 반도체 장비, 예컨대 KrF 장비를 이용하여 90㎚ 노드(node)의 콘택홀 계층을 형성하기 위한 모델을 셋업(setup)하고, 이 모델 기반의 OPC 작업을 적용시키는 단계로, 일 예로, 도 3에 도시된 바와 같이 모델 기반의 OPC 작업을 수행한 결과도로서, 오리지널(original) DB(31)와 모델 기반의 OPC가 적용된 DB(32)로 구분된 결과를 패턴 감지부(23)에 제공할 수 있다.

패턴 감지부(23)는 모델 기반의 OPC 적용부(21)에 의해 OPC 작업이 수행된 결과에서 원본 사이즈 대비 특정 비율(예컨대, 30%∼50%) 이상 크게 사이징(sizing)된 패턴 및 인근 영역(area)을 감지하여 특정 비율 이상으로 크게 사이징된 영역이 감지될 경우, 이 감지된 원본 대비 특정 비율 이상의 큰 영역을 추출하여 룰 기반의 OPC 적용부(25)에 제공할 수 있다. 여기서, 특정 비율을 적용하기 위해 오리지널(original) DB(31)를 계층1의 영역으로 하고, 모델 기반의 OPC가 적용된 DB(32)를 계층2의 영역으로 할 경우, 계층1의 영역은 일 예로 0.0169라 가정할 때 0.0236보다 큰 계층2의 영역을 계층3의 영역이라 가정하면, 이 계층3의 영역 에서 원본대비 특정 비율, 즉 30%∼50%의 범위 이상 큰 영역을 추출할 수 있다.

룰 기반의 OPC 적용부(25)는 패턴 감지부(23)에 의해 추출된 특정 비율 이상의 큰 영역에 대하여 룰 기반의 OPC 작업을 적용시켜 일 예로, 도 4에 도시된 바와 같이 룰 기반의 OPC 작업을 수행한 결과도로서, 원본 대비 특정 비율 이상 크게 추출된 계층3의 영역(41)으로 구분된 결과를 사이즈 보상부(27)에 제공할 수 있다. 여기서, 30%∼50%의 특정 비율은 절대적인 비율이 아니라 공정에 따라 변경 가능한 비율이다.

사이즈 보상부(27)는 룰 기반의 OPC 적용부(25)에 의해 OPC 작업이 수행된 계층3의 영역에서 특정 크기(예컨대, 5㎚∼15㎚)씩 줄여 사이즈를 보상하여, 일 예로 도 5에 도시된 바와 같이 최종적으로 사이즈가 보상된 이미지로서, 오리지널 DB(31)와 모델 기반의 OPC가 적용된 DB(32)와 사이드 로브 현상을 개선하기 위하여 룰 기반을 적용시킨 영역(51)으로 구분하도록 보상할 수 있다. 여기서, 5㎚∼15㎚의 특정 크기는 절대적인 수치가 아니라 공정에 따라 변경 가능한 수치이다.

따라서, 본 발명은 콘택홀 계층에 대하여 모델 기반의 OPC 작업을 진행한 후에 원본 사이즈 대비 30%∼50% 이상 크게 사이징된 패턴을 감지하고, 이 감지된 패턴들의 타게팅을 변경하여 룰 기반의 OPC 작업을 적용시킨 2차 OPC 작업을 수행하여 1차 OPC 작업에서 크게 사이징되었던 패턴만을 추출하여 작게 사이징함으로써, 일 예로 도 6에 도시된 웨이퍼 이미지에서와 같이 콘택홀에서 발생하기 쉬운 사이드 로브 현상을 방지할 수 있고, 이로 인하여 사이드 로브 발생시 식각 공정의 마진을 높여 불안정화를 방지할 수 있어 반도체 수율을 향상시킬 수 있다.

다음에, 상술한 바와 같은 구성을 갖는 본 실시 예에서 반도체 소자의 제조 과정에 대하여 설명한다.

도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 순차적으로 도시한 흐름도이다.

먼저, 반도체 장비, 예컨대 KrF 장비를 이용하여 90㎚ 노드(node)의 콘택홀 계층을 형성하기 위한 모델을 셋업(setup)(S701)할 수 있다.

모델이 셋업된 후, 모델 기반의 OPC 적용부(21)를 이용하여 모델 기반의 OPC 작업을 적용(S703)시켜 일 예로, 도 3에 도시된 바와 같이 모델 기반의 OPC 작업을 수행한 결과도로서, 오리지널(original) DB(31)와 모델 기반의 OPC가 적용된 DB(32)로 구분된 결과를 얻을 수 있으며, 이와 같이 OPC 작업이 수행된 결과를 패턴 감지부(23)에 제공할 수 있다.

다음으로, 패턴 감지부(23)에서는 모델 기반의 OPC 적용부(21)로부터 입력된 OPC 작업이 수행된 결과에 대하여 원본 사이즈 대비 기설정된 특정 비율 이상으로 크게 사이징(sizing)된 패턴 및 인근 영역(area)이 존재하는지를 감지(S705)한다. 여기서, 30%∼50%의 특정 비율은 절대적인 비율이 아니라 공정에 따라 변경 가능한 비율이다.

상기 감지(S705)결과, 특정 비율 이상으로 크게 사이징된 영역이 감지되지 않은 경우, 기설정된 특정 비율 이상으로 크게 사이징된 영역이 감지될 때까지 계속적으로 감지한다.

상기 감지(S705)결과, 특정 비율 이상으로 크게 사이징된 영역이 감지될 경 우, 이 감지된 원본 대비 특정 비율 이상의 큰 영역을 추출(S707)하여 룰 기반의 OPC 적용부(25)에 제공할 수 있다.

예컨대,

계층1의 영역(오리지널 DB) = 0.0169,

계층3의 영역 = 계층2의 영역(모델 기반의 OPC가 적용된 DB) ＞ 0.0236 이라고 가정할 경우, 이 계층3의 영역에서 원본대비 특정 비율, 즉 30%∼50%중 실시예로, 40% 이상 큰 영역을 추출할 수 있다.

다음으로, 룰 기반의 OPC 적용부(25)에서는 패턴 감지부(23)로부터 입력된 특정 비율 이상의 큰 영역에 대하여 룰 기반의 OPC 작업을 적용(S709)시켜 일 예로, 도 4에 도시된 바와 같이 룰 기반의 OPC 작업을 수행한 결과도로서, 원본 대비 특정 비율 이상 크게 추출된 계층3의 영역(41)으로 구분된 결과를 사이즈 보상부(27)에 제공할 수 있다.

마지막으로, 사이즈 보상부(27)에서는 룰 기반의 OPC 적용부(25)로부터 입력된 OPC 작업이 수행된 계층3의 영역에서 특정 크기(예컨대, 5㎚∼15㎚)씩 줄여

예컨대,

계층4의 영역 = 계층3의 영역 사이즈 by - 0.010(일 예로, 10㎚)

으로 사이즈를 보상하여, 일 예로 도 5에 도시된 바와 같이 최종적으로 사이즈가 보상된 이미지로서, 오리지널 DB(31)와 모델 기반의 OPC가 적용된 DB(32)와 사이드 로브 현상을 개선하기 위하여 룰 기반을 적용시킨 영역(51)으로 구분되도록 보상(S711)할 수 있다. 여기서, 5㎚∼15㎚의 특정 크기는 절대적인 수치가 아니라 공정에 따라 변경 가능한 수치이다.

이상에서와 같이, 본 발명은 콘택홀 패터닝을 진행하는 경우 사이드 로브 현상이 발생하는 패턴에 대하여 모델 기반 및 룰 기반의 OPC 작업을 통해 작업함으로써, 기존에서와 같이 사이드 로브 현상을 방지하기 위한 신규 장비를 투자하지 않아도 되며, 새로운 기술 도입에 따른 비용이 발생하지 않아 경제적인 이익을 얻을 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 사이드 로브 현상의 이미지 도면,

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 위한 블록 구성도,

도 3은 본 발명의 일 실시예에 따른 모델 기반의 OPC 작업을 수행한 결과 도면,

도 4는 본 발명의 일 실시예에 따른 룰 기반의 OPC 작업을 수행한 결과 도면,

도 5는 본 발명의 일 실시예에 따른 사이즈가 보상된 이미지,

도 6은 본 발명이 적용된 웨이퍼 이미지,

도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 순차적으로 도시한 흐름도.

<도면의 주요부분에 대한 부호의 설명>

21 : 모델 기반의 OPC 적용부 23 : 패턴 감지부

25 : 룰 기반의 OPC 적용부 27 : 사이즈 보상부

Claims (5)

1. 콘택홀 계층에 대한 모델 기반의 OPC 작업을 적용하는 단계와,

   상기 모델 기반의 OPC 작업이 수행된 결과에 대하여 원본 대비 기설정된 특정 비율 이상으로 사이징(sizing)된 패턴이 존재하는지를 감지하는 단계와,

   상기 감지결과에서 특정 비율 이상으로 사이징된 영역이 감지될 경우, 상기 감지된 원본 대비 특정 비율 이상의 영역을 추출하는 단계와,

   상기 추출된 특정 비율 이상의 영역에 대한 룰 기반의 OPC 작업을 적용하는 단계와,

   상기 룰 기반의 OPC 작업이 수행된 결과에 대하여 사이즈를 보상하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 사이즈를 보상하는 단계는,

   상기 룰 기반의 OPC 작업이 수행된 영역에서 특정 크기씩 줄여 사이즈를 보상하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 특정 크기는, 5㎚∼15㎚의 범위인 반도체 소자의 제조 방법.
4. 제 1 항에 있어서,

   상기 룰 기반의 OPC 작업을 적용하는 단계는,

   오리지널(original) DB와 모델 기반의 OPC가 적용된 DB와 룰 기반을 적용시킨 영역으로 구분된 결과를 얻게 되는 반도체 소자의 제조 방법.
5. 제 1 항에 있어서,

   상기 특정 비율은, 30%∼50%의 범위인 반도체 소자의 제조 방법.

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