CN112635457A - 半导体装置及其制造方法 - Google Patents

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白尚训
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Abstract

一种半导体装置，包括：器件层，其包括第一有源图案和第二有源图案以及多个栅电极，第一有源图案和第二有源图案在衬底上在第一方向上延伸并且彼此相邻，多个栅电极在衬底上在与第一方向相交的第二方向上延伸，并且与第一有源图案和第二有源图案交叉；下布线层，其位于器件层上，并且包括第一下布线图案和第二下布线图案，第一下布线图案和第二下布线图案在第一方向上延伸，分别位于第一有源图案和第二有源图案上，并且连接到多个栅电极；以及上布线层，其位于下布线层上，并且具有分别位于第一下布线图案和第二下布线图案上的第一上过孔和第二上过孔以及在第二方向上延伸的第一上布线图案和第二上布线图案。第一上布线图案连接到第一上过孔，而不连接到第二上过孔，第二上布线图案连接到第二上过孔，而不连接到第一上过孔。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2019年10月8日在韩国知识产权局提交的韩国专利申请No.10-2019-0124784的优先权的权益，该申请的公开内容以引用方式全部并入本文中。
技术领域
本公开涉及一种半导体装置及其制造方法。
背景技术
随着半导体制造工艺技术已经演进，构成半导体装置的标准单元的高度已经减小，并且相邻图案之间的距离(例如，栅电极的节距)也已经减小。结果，提高了设计规则的复杂度。提高的集成度会使用于布局设计(尤其是布线层设计)的布线过程复杂化。
发明内容
示例实施例提供了具有能够执行具有改善的效率的复杂布线层设计的结构的半导体装置。
示例实施例提供了一种制造能够以改善的效率执行复杂布线层设计的半导体装置的方法。
根据示例实施例，半导体装置包括：器件层，其包括第一有源图案和第二有源图案以及多个栅电极，第一有源图案和第二有源图案在衬底上在第一方向上延伸并且彼此相邻，所述多个栅电极在衬底上在与第一方向相交的第二方向上延伸并且与第一有源图案和第二有源图案交叉；下布线层，其位于器件层上，并且包括第一下布线图案和第二下布线图案，第一下布线图案和第二下布线图案在第一方向上延伸，分别位于第一有源图案和第二有源图案上，并且连接到所述多个栅电极；以及上布线层，其位于下布线层上，并且具有分别位于第一下布线图案和第二下布线图案上的第一上过孔和第二上过孔以及在第二方向上延伸的第一上布线图案和第二上布线图案。第一上布线图案连接到第一上过孔，而不连接到第二上过孔，第二上布线图案连接到第二上过孔，而不连接到第一上过孔。
根据示例实施例，半导体装置包括：在衬底上在第一方向上延伸并且彼此相邻的第一有源图案和第二有源图案；与第一有源图案和第二有源图案交叉并且在与第一方向相交的第二方向上延伸的多个第一栅电极和多个第二栅电极；层间绝缘膜，其位于第一有源图案和第二有源图案以及所述多个第一栅电极和所述多个第二栅电极上；在层间绝缘膜上在第一方向上延伸并且其中的每一个连接到所述多个第一栅电极和所述多个第二栅电极的第一下布线图案和第二下布线图案；介电膜，其位于层间绝缘膜以及第一下布线图案和第二下布线图案上；位于介电膜中并且分别连接到第一下布线图案和第二下布线图案的多个第一上过孔和多个第二上过孔；多个第一上布线图案，其在介电膜上在第一方向上延伸，所述多个第一上布线图案中的每一个连接到所述多个第一上过孔，而不连接到所述多个第二上过孔；以及多个第二上布线图案，其在介电膜上在第二方向上延伸，所述多个第二上布线图案中的每一个连接到所述多个第二上过孔，而不连接到所述多个第一上过孔。
根据示例实施例，半导体装置包括：多个单元，其位于衬底上，并且所述多个单元中的至少一个单元包括：具有不同的导电类型并且在第一方向上延伸的第一有源图案和第二有源图案；多个栅电极，其与第一有源图案和第二有源图案交叉并且在与第一方向相交的第二方向上延伸；位于所述多个栅电极上并且被配置为将电信号施加到所述多个栅电极的第一下布线图案和第二下布线图案；位于第一下布线图案和第二下布线图案上并且分别连接到第一下布线图案和第二下布线图案的第一上过孔和第二上过孔；以及多个上布线图案，其位于第一下布线图案和第二下布线图案上，所述多个上布线图案包括输入布线图案，其连接到第一上过孔和第二上过孔中的第一个上过孔，而不连接到第一上过孔和第二上过孔中的第二个上过孔。
根据示例实施例，制造半导体装置的方法包括步骤：构建包括标准单元布局的集成电路的布局；使用该布局制造光掩模；以及使用该光掩模在衬底上形成金属布线和竖直地连接金属布线的过孔。构建布局的步骤包括：根据定义集成电路的各条设计数据来放置标准单元，其中，标准单元中的至少一个标准单元包括第一有源图案和第二有源图案以及多个栅电极，第一有源图案和第二有源图案在第一方向上延伸并且彼此相邻，所述多个栅电极在与第一方向相交的第二方向上延伸，并且与第一有源图案和第二有源图案交叉。构建布局的步骤还包括：将连接到所述至少一个标准单元中的多个栅电极的第一下布线图案和第二下布线图案布线成具有多个可用引脚区的第一下布线图案和第二下布线图案，所述多个可用引脚区设置有在第二方向上重叠的引脚区；仅预定义在第二方向上重叠的引脚区中的单个引脚区；以及在该预定义的引脚区中放置上过孔，并且对连接到所述上过孔并且在第二方向上延伸的上布线图案进行布线。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解本公开的以上和其它方面、特征和其它优点，在附图中：
图1是示出了根据本发明构思的一些示例实施例的用于执行半导体设计的计算机系统的框图；
图2是示出了根据本发明构思的一些示例实施例的制造半导体装置的方法的流程图；
图3是示出了根据本发明构思的一些示例实施例的布局设计方法的流程图；
图4A至图4C是示出了根据本发明构思的一些示例实施例的半导体装置的布线过程的示意性布局；
图5是示出了根据本发明构思的一些示例实施例的标准单元的布局；
图6A至图6C是沿图5的标准单元的线A-A'、线B-B'和线C-C’截取的截面图；
图7是示出了根据本发明构思的一些示例实施例的半导体装置的下布线层设计的布局；
图8A至图8C是沿图7的半导体装置的线A-A'、线B-B'和线C-C’截取的截面图；
图9是示出了根据本发明构思的一些示例实施例的半导体装置的上布线层设计的布局；
图10A至图10C是沿图9的半导体装置的线A-A’、线B-B'和线C-C’截取的截面图；以及
图11是根据本发明构思的一些示例实施例的半导体装置的截面图。
具体实施方式
在下文中，将参照附图详细地描述本发明构思的示例性实施例。在整个说明书中，相同附图标识符的相同的附图标号可以表示相同的元件或部件。如本文中使用的，术语“和/或”包括相关所列项中的一个或多个的任意组合和所有组合。将理解，当元件被称为“在”另一元件“上”、“附着”到、“连接”到另一元件、与另一元件“耦接”、“接触”另一元件等时，该元件可以直接在所述另一元件上、直接附着到所述另一元件、直接连接到所述另一元件、与所述另一元件直接耦接或直接接触所述另一元件，或者也可以存在中间元件。相反，例如，当元件被称为“直接在”另一元件“上”、“直接附着”到、“直接连接”到另一元件、与另一元件“直接耦接”或“直接接触”另一元件时，不存在中间元件。注意，尽管没有相对于其具体描述，但是相对于一个实施例描述的各方面可以并入不同的实施例中。即，所有实施例和/或任何实施例的特征可以以任何方式和/或组合来进行组合。
图1是示出了根据本发明构思的一些示例实施例的用于执行半导体设计的计算机系统的框图。
参照图1，计算机系统可以包括中央处理单元(CPU)10、工作存储器30、I/O装置50和存储装置70。计算机系统可以是被配置为执行根据本发明构思的一些实施例的布局设计的装置。在一些实施例中，计算机系统可以配备有各种设计和验证仿真程序。
CPU 10可以被配置为执行存储在工作存储器30和/或存储装置70中的计算机可读程序代码(例如，应用程序、操作系统和装置驱动器)。CPU 10可以被配置为执行工作存储器30中加载的操作系统(OS)。CPU 10可以被配置为执行可以基于OS进行管理的各种应用程序(AP)。例如，CPU 10可以被配置为执行工作存储器30中加载的布局设计工具32。
操作系统或应用程序可以被加载到工作存储器30中。当启动计算机系统时，存储在存储装置70中的OS映像可以基于启动序列被加载到工作存储器30中。计算机系统的各种输入/输出操作可以由操作系统支持。以相似的方式，通过用户的选择或者为了提供基本服务，应用程序可以加载到工作存储器30中。用于根据本发明构思的一些示例实施例的布局设计的布局设计工具32还可以从存储装置70加载到工作存储器30中。
布局设计工具32可以具有偏置功能，其可以被配置为改变与由设计规则限定的布局图案不同的特定布局图案的形状和位置。另外，布局设计工具32可以被配置为在改变的偏置数据条件(例如，布局图案的改变的形状和/或位置)下执行设计规则检查(DRC)。工作存储器30可以是易失性存储器(诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))或者非易失性存储器(诸如相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)、铁电随机存取存储器(FRAM)或NOR闪存)。
工作存储器30还可以包括仿真工具34，其被配置为执行用于所设计的布局数据的光学邻近校正(OPC)。
I/O装置50可以控制来自用户接口装置的用户输入和输出。例如。I/O装置50可以包括键盘或显示器以从设计者接收信息。通过使用I/O装置50，设计者可以接收关于可能需要调整的操作特性的半导体区或数据路径的信息。另外，可以通过I/O装置50显示仿真工具34的过程或处理结果。
存储装置70可以被设置为计算机系统的存储介质。存储装置70可以存储应用、操作系统映像和各种类型的数据。存储装置70可以被设置为存储器卡(例如，多媒体存储卡(MMC)、嵌入式多媒体存储卡(eMMC)、SD、MicroSD等)或者硬盘驱动器(HDD)。存储装置70可以包括具有大存储容量的NAND型闪存。在其它实施例中，存储装置70可以包括下一代非易失性存储器(诸如PRAM、MRAM、ReRAM、FRAM等)或者NOR闪存。
系统互连器90可以是在计算机系统内部提供网络的系统总线。CPU 10、工作存储器30、I/O装置50和存储装置70可以彼此电连接，并且通过系统互连器90交换数据。然而，系统互连器90的配置不限于示例实施例的以上描述，并且还可以包括用于有效管理的仲裁装置。
图2是示出了根据本发明构思的一些示例实施例的制造半导体装置的方法的流程图。
参照图2，图1的计算机系统用来执行半导体集成电路的高级设计(S110)。
一些实施例中，高级设计可以包括以计算机语言的高级语言描述设计目标集成电路。例如，可以使用诸如C编程语言的高级语言。通过高级设计来设计的电路可以更具体地由寄存器传输级(RTL)编码或仿真来表示。例如，可以将通过寄存器传输级编码生成的代码转换为网表并综合成整个半导体装置。综合的示意性电路可以通过仿真工具进行验证，并且可以伴有根据验证结果的调整处理。
然后，可以执行用于在硅衬底上实现逻辑上完成的半导体集成电路的布局设计(S120)。
如上所述，可以参考在高级设计中综合的示意性电路或对应的网表来执行布局设计。布局设计可以包括根据定义的设计规则放置并连接单元库中提供的各种标准单元的布线过程。
用于布局设计的单元库还可以包括关于标准单元的操作、速度和功耗的信息。可以在一些布局设计工具中定义用于将特定门级的电路表示为布局的单元库。
布局设计可以包括对用于形成将形成在硅衬底上的晶体管和金属布线(例如，下布线层和上布线层)的图案的形状或尺寸进行定义的过程。例如，为了在硅衬底上形成反相器电路，可以适当地放置诸如P型金属氧化物半导体(PMOS)晶体管、N型金属氧化物半导体(NMOS)晶体管、N阱(N-WELL)、栅电极和将在其上形成的金属布线的布局图案。
为此，可以在已经在单元库中定义的反相器中搜索适当的反相器，并且可以选择适当的反相器。另外，可以对所选择和放置的标准单元执行布线。这一系列处理中的一些可以由布局设计工具自动或手动地执行。在一些实施例中，可以使用单独的放置和布线(放置&布线)工具自动执行标准单元的放置和布线。
在布线之后，可以执行布局的验证以确定是否存在违反设计规则的部分。要验证的项目可以包括验证布局是否符合设计规则的设计规则检查(DRC)、验证正确执行而在内部没有断路(disconnection)的电气规则检查(ERC)、以及验证布局是否与门级网表匹配的布局对照原理图(LVS)。
在根据本发明构思的一些示例实施例的半导体装置的布局设计期间，可以使用单元库，并且在单元库中，当在标准单元内可选择的各个可能的引脚金属(也被称为“上过孔”)的位置在一个方向上重叠时，预先限定所述引脚金属中的一个引脚金属。
通过引脚金属的预先指定，可以改善设计复杂度并且可以减少运行时间，同时还可以改善块级缩放。因此，当设计高度集成的存储器时，布局设计工具32和/或仿真工具34可以有利地应用于布线复杂度高的单元。将参考图3和图4A至图4C对此进行详细描述。
返回参照图2，可以执行光学邻近校正(OPC)过程(S130)。可以使用光刻工艺，从而可以在硅衬底上实现通过布局设计获得的布局图案。在该示例中，光学邻近校正可以是用于校正在光刻工艺中可能发生的失真的技术。即，通过光学邻近校正，在使用布局图案的曝光期间，可以校正诸如折射或由光的特性引起的工艺效应之类的失真现象。在执行光学邻近校正时，可以略微改变所设计的布局图案的形状和位置。
在根据一些示例实施例的布局设计中，在一个方向上重叠的引脚金属被预先指定，因此可以不产生用于在光学邻近校正过程中改变相邻引脚金属的位置的额外运行时间。
然后，基于通过光学邻近校正改变的布局，可以制造光掩模(S140)。例如，可以使用涂覆在玻璃衬底上的铬薄膜以描述布局图案的方式来制造光掩模。
制造出的光掩模可以用来制造半导体装置(S150)。
在使用光掩模制造半导体装置的工艺中，可以以各种方式重复曝光工艺和蚀刻工艺。通过这些工艺，可以在布局设计期间在硅衬底上顺序地形成各种形状的图案。在一些实施例中，使用多个掩模对诸如晶片的半导体装置执行各种半导体工艺，以形成其中实现集成电路的半导体装置。例如，使用掩模的工艺可以指作为光刻工艺的一部分的图案化工艺。通过该图案化工艺，可以在半导体衬底或材料层上形成期望的图案。
半导体工艺还可以包括沉积工艺、蚀刻工艺、离子注入工艺、清洗工艺等。另外，半导体工艺可以包括将半导体装置安装在印刷电路板(PCB)上并用密封材料密封半导体装置的封装工艺，并且可以包括针对半导体装置或其封装件的测试工艺。
图3是示出了根据本发明构思的一些示例实施例的布局设计方法的流程图。图4A至图4C示出了标准单元布局的放置和布线，并且是示出根据本发明构思的一些实施例的标准单元布局的平面图。
参照图3和图4A，可以使用布局设计工具配置原始标准单元布局(S122)。
标准单元布局可以包括包含逻辑晶体管的逻辑(或器件层)布局上的下布线层的布局。图4A示意性地示出了逻辑布局上的下布线层的布局。
为了便于解释，逻辑布局被示意性地示出为限定第一有源区AR1和第二有源区AR2的布局图案。然而，在一些实施例中，第一有源区AR1和第二有源区AR2可以被理解为与栅电极(未示出)一起分别构成P型金属氧化物半导体场效应晶体管(P-MOSFET)和N型金属氧化物半导体场效应晶体管(N-MOSFET)。第一有源区AR1和第二有源区AR2在第一方向D1上延伸，并且可以在第二方向D2上彼此分开。
下布线层的布局被示意性地示为分别连接到第一有源区AR1和第二有源区AR2的第一下布线图案M1a和第二下布线图案M1b。第一下布线图案M1a和第二下布线图案M1b中的每一个可以是连接到逻辑晶体管的栅电极(未示出)的输入布线图案。第一下布线图案M1a和第二下布线图案M1b中的每一个可以具有在第一方向D1上延伸的线形，第一下布线图案M1a和第二下布线图案M1b可以在第二方向D2上彼此间隔开。第一下布线图案M1a和第二下布线图案M1b中的每一个可以包括在第一方向D1上分开的两个图案。
在另一示例实施例(见图7)中，下布线层的布局在衬底上在第一方向D1上延伸，并且还可以包括在第二方向D2上与第一下布线图案M1a和第二下布线图案M1b间隔开的额外的下布线图案。额外的下布线图案可以位于第一下布线图案M1a与第二下布线图案M1b之间，并且可以是连接到源极/漏极区的输出图案。
第一下布线图案M1a和第二下布线图案M1b可以包括利用下文描述的上布线层的布局进行布线的引脚区P11、P12、P21和P22。例如，第一下布线图案M1a和第二下布线图案M1b中的每一个可以具有双引脚区P11、双引脚区P12、双引脚区P21或双引脚区P22，每个双引脚区包括两个引脚区。在示例实施例中，双引脚区P11、P12、P21或P22的全部是可用的引脚区，但是所述引脚区的仅一部分在布线过程中被选择，并且可以被设置为其中要形成上过孔的区。
在示例实施例中，双引脚区P11、P12、P21或P22的全部是可用的引脚区，但是双引脚区P11、P12、P21和P22的在第二方向D2上重叠的引脚区中的一个引脚区可以被预先指定。例如，如图4A中所示，双引脚区P11、P12、P21和P22中的每一个可以包括预先指定为过孔位置的预先指定的引脚区AP以及不用作过孔位置的不可用的引脚区DP。
以上所述的标准单元的布局可以存储在以上参照图2描述的单元库中。可以放置存储在单元库中的标准单元布局(S124)。
在图4A中，示出了单个标准单元布局。然而，标准单元布局可以被设置为多个标准单元布局，多个标准单元布局可以在第一方向D1和/或第二方向D2上平行地放置。
可以对所放置的标准单元布局执行对上布线层的布局的布线(S126)。
在该处理中，布线可以是如图2中所示的通过编程的设计过程，并且可以不将其实施为采用半导体工艺的实体要素。然而，处于说明的目的，图4B和图4C中示出了设计过程的布线结果。
参照图4B，上布线层的布局可以包括第一上布线图案M2a和第二上布线图案M2b的放置以及第一上过孔V1a和第二上过孔V1b的放置。
第一上布线图案M2a和第二上布线图案M2b中的每一个可以具有在第二方向D2上延伸的线形状，第一上布线图案M2a和第二上布线图案M2b可以在第一方向D1上彼此间隔开。第一上过孔V1a和第二上过孔V1b中的每一个可以放置于在第一上布线图案M2a和第二上布线图案M2b延伸所沿的第二方向D2上重叠的多个引脚区中的预先指定的单个区(即，预先指定的引脚区AP)中。
如图4B中所示，第一上过孔V1a位于第一下布线图案M1a的双引脚区P11和P12的预先指定的引脚区AP中，并且可以连接到与引脚区AP重叠并在第二方向D2上延伸的第一上布线图案M2a。以相似的方式，第二上过孔V1b位于第二下布线图案M1b的双引脚区P21和P22的预先指定的引脚区AP中，并且可以连接到与引脚区AP重叠并且在第二方向D2上延伸的第二上布线图案M2b。如上所述，在根据示例实施例的标准单元布局中，上布线层可以通过第一上过孔V1a和第二上过孔V1b连接到下布线层。
在对参照图4A和图4B描述的标准单元布局进行布线时，在多个引脚区之中，在第二方向D2上预先限定一个引脚区以用于与第一上布线图案M2a和第二上布线图案M2b连接。因此，不仅可以减少复杂布线设计过程的运行时间，而且可以改善块级缩放。
可以通过除了第一上布线图案M2a和第二上布线图案M2b之外的用于与另一布线(例如，与源极/漏极有关的输出布线)连接和/或与另一标准单元布局连接的额外设计，来扩展上布线层的布局。
如图4C中所示，第一上布线图案和第二上布线图案的部分M2b’可以具有扩展的部分M_E，或者可以在布局中放置额外的上布线图案M2c。例如，额外的上布线图案M2c可以被设置为用于与另一相邻的标准单元连接的布线。额外的上布线图案M2c可以连接到另一标准单元，并且可以不连接到第一下布线图案M1a和第二下布线图案M1b。
对于所述额外设计，可以与第一上过孔V1a和第二上过孔V1b以及第一上布线图案M2a和第二上布线图案M2b的放置同时地执行放置、与第一上过孔V1a和第二上过孔V1b以及第一上布线图案M2a和第二上布线图案M2b的放置协同地执行放置，或在第一上过孔V1a和第二上过孔V1b以及第一上布线图案M2a和第二上布线图案M2b的放置之后执行放置。
可以使用布局设计工具和/或放置和布线工具来实现图3的上述一系列处理。在示例实施例中，尽管上布线层的布局被示出为单层，但是该布局可以被设置为多个层，并且这些层可以顺序地堆叠。
如上所述，可以执行布局设计以在硅衬底上实现半导体集成电路。例如，布局设计可以包括根据定义的设计规则放置和连接设置在单元库中的各种单元的布线过程。
在示例实施例中，要连接到上布线图案M2a和M2b的引脚区被限定为使用单元库的在一个方向(例如，第二方向D2)上重叠的引脚区中的一个引脚区，因此可以在集成的复杂单元中简化布线设计。这在第一下布线图案M1a与第二下布线图案M1b之间的距离相对小时会是有利的。在一些实施例中，第一下布线图案与第二下布线图案之间的距离可以等于或小于100nm。当下布线层还包括额外的下布线图案时，第一下布线图案M1a和第二下布线图案M1b以及额外的下布线图案可以在第二方向上以30nm或更小的节距布置。
以上通过晶体管的示意性图示来描述示例实施例。然而，在下文中将参照示出了包括各种形式的晶体管的器件层的布局的图来描述根据本发明构思的一些示例实施例的半导体装置。
图5是示出了根据本发明构思的一些示例实施例的标准单元的布局，图6A至图6C是沿图5的标准单元的线A-A'、线B-B'和线C-C’截取的截面图。
图5中所示的标准单元可以是通过使用图2中所述的光刻工艺制造半导体装置的工艺(S150)在上半导体衬底100实现的半导体装置中的由三维晶体管(诸如FINFET)组成的标准单元布局的示例。
参照图5和图6A至图6C，标准单元可以包括各自在衬底100上在第一方向D1上延伸的第一有源图案和第二有源图案。例如，衬底100可以是硅衬底或锗衬底或者绝缘体上硅(SOI)衬底。第一有源图案FN1和第二有源图案FN2中的每一个可以包括三个有源鳍，但是在其它实施例中，可以被设置为一个有源鳍或多个有源鳍。
第一器件隔离图案ST1可以形成在衬底100上，将各个第一有源图案FN1和第二有源图案FN2分离同时填充其间的间隙。第一器件隔离图案ST1可以凹陷为使第一有源图案FN1和第二有源图案FN2的上部分暴露(即，第一有源图案FN1和第二有源图案FN2的上部分的至少一部分可以没有第一器件隔离图案ST1)。第二器件隔离图案ST2可以形成在衬底100上，限定P-MOSFET区PR和N-MOSFET区NR。例如，P-MOSFET区PR可以被第一有源图案FN1限定，而N-MOSFET区NR可以被第二有源图案FN2限定。
可以使用诸如氧化硅的绝缘材料来形成第一器件隔离图案ST1和第二器件隔离图案ST2。作为示例，第一器件隔离图案ST1可以被形成为具有比第二器件隔离图案ST2更浅的深度。在这些实施例中，可以通过与第二器件隔离图案ST2的工艺不同的工艺来形成第一器件隔离图案ST1。可以使用浅沟槽隔离(STI)工艺来形成第一器件隔离图案ST1，同时可以使用深沟槽隔离(DTI)工艺来形成第二器件隔离图案ST2。
可以形成与第一有源图案FN1和第二有源图案FN2相交并且在第二方向D2上延伸的栅极线GL。栅极线GL可以在第一方向D1上彼此间隔开。如图6A中所示，栅极线GL中的每一个可以包括：栅电极GE，其在第二方向D2上延伸；栅极绝缘图案GI，其位于栅电极GE下方；以及栅极间隔件GS，其设置在栅电极GE的两侧中。另外，在栅极线GL中的每一个中，可以形成位于栅电极GE的上表面上并且至少部分地覆盖栅电极GE的上表面的覆盖图案CP。
例如，栅电极GE可以包括一种或多种材料，包括但不限于掺杂的半导体、金属和/或导电金属氮化物。栅极绝缘图案GI可以包括氧化硅膜或氮氧化硅膜，或者包括介电常数高于氧化硅膜的介电常数的高介电膜。覆盖图案CP和栅极间隔件GS中的每一个可以包括一种或多种材料，包括但不限于氧化硅膜、氮化硅膜和/或氮氧化硅膜。
源极/漏极区SD可以形成在位于栅电极GE中的每一个的两侧上的第一有源图案FN1和第二有源图案FN2中。P-MOSFET区PR上的源极/漏极区SD可以掺杂有p型杂质，而N-MOSFET区NR上的源极/漏极区SD可以掺杂有n型杂质。
源极/漏极区SD可以包括选择性外延再生层。栅电极GE的两侧中的第一有源图案FN1和第二有源图案FN2的一部分凹陷，然后可以对第一有源图案FN1和第二有源图案FN2的凹陷区执行外延生长处理。可以使用与衬底100不同的半导体元件来执行外延生长处理。作为示例，源极/漏极区SD可以由晶格常数大于或小于衬底100的半导体元素的晶格常数的半导体元素形成。源极/漏极区SD由与衬底100不同的半导体元素形成，因此可以将压应力或拉应力提供到源极/漏极区SD之间的沟道区AF。
可以形成位于源极/漏极区SD和栅极线GL上并且至少部分地覆盖源极/漏极区SD和栅极线GL的层间绝缘膜110。层间绝缘膜110可以由氧化硅膜或氮氧化硅膜形成。第一接触结构CA1和第二接触结构CA2可以分别形成在P-MOSFET区PR和N-MOSFET区NR的源极/漏极区SD上。
第一接触结构CA1和第二接触结构CA2可以具有在第二方向D2上延伸的线形或条形。在随后的设计过程中，下布线层M1可以包括第一电源布线图案VDD和第二电源布线图案VSS以及第一下布线图案和第二下布线图案，第一电源布线图案VDD和第二电源布线图案VSS可以沿着标准单元的边界在第一方向D1上延伸。另外，第一接触结构CA1和第二接触结构CA2的一部分可以延伸以连接到第一电源布线图案VDD和第二电源布线图案VSS。将参照图5描述这样的实施例。
第一接触结构CA1和第二接触结构CA2中的每一个的一部分可以位于邻近P-MOSFET区PR或N-MOSFET区NR的第二器件隔离图案ST2上。第一接触结构CA1和第二接触结构CA2的上表面可以与层间绝缘膜110的上表面共面。
层间绝缘膜110被图案化以形成使源极/漏极区SD的至少一部分暴露的孔，然后，这些孔被导电材料CN至少部分地填充以形成第一接触结构CA1和第二接触结构CA2。在形成使源极/漏极区SD暴露的孔(形成源极/漏极区SD的没有层间绝缘膜110的部分)的工艺中，可以去除源极/漏极区SD的上部分。第一接触结构CA1和第二接触结构CA2可以包括一种或多种材料，包括但不限于掺杂的半导体、导电金属氮化物、金属和/或金属硅化物。以相似的方式，层间绝缘膜110被图案化以形成使栅电极GE暴露的孔(即，栅电极GE的至少一部分没有层间绝缘膜110)，然后，这些孔被导电材料CN至少部分地填充以形成栅极接触结构CB。
图7是示出了根据本发明构思的一些示例实施例的半导体装置的布局，图8A至图8C是沿图7的半导体装置的线A-A'、线B-B'和线C-C’截取的截面图。图7示出了根据一些示例实施例的下布线层M1的布局，而图8A至图8C示出了在根据该布局执行的处理中形成的下布线层M1的结构。
参照图7，第一电源布线图案VDD和第二电源布线图案VSS放置在相邻的标准单元的边界处(即，在P-MOSFET区PR外面和N-MOSFET区NR外面)，并且在第一方向D1上延伸。第一接触结构CA1和第二接触结构CA2的一部分延伸为连接到第一电源布线图案VDD和第二电源布线图案VSS。第一接触结构CA1中的单个有源接触结构CA1'具有位于第一电源布线图案VDD下方的延伸部分CA_E，并且可以通过位于延伸部分CA_E中的下过孔V0与第一电源布线图案VDD连接。位于第二接触结构CA2的两端的两个有源接触结构CA2’具有位于第二电源布线图案VSS下方的延伸部分CA_E，并且可以通过位于延伸部分CA_E中的下过孔V0与第二电源布线图案VSS连接。就这点而言，漏电压Vdd(即，电源电压)可以从第一电源布线图案VDD施加到P-MOSFET区PR，而源极电压Vss(即，接地电压)可以从第二电源布线图案VSS施加到N-MOSFET区NR。
参照图8A至图8C以及图7，第一介电膜120可以形成在层间绝缘膜110上。例如，第一介电膜120可以包括氧化硅膜和/或氮氧化硅膜。
下布线层M1可以形成在第一介电膜120中。下布线层M1可以包括在第一方向D1上延伸的第一下布线图案161、第二下布线图案162、第三下布线图案163a、163b和第四下布线图案164以及分别连接到第一下布线图案161、第二下布线图案162、第三下布线图案163a、163b和第四下布线图案164的下过孔V0。
第一下布线图案161和第二下布线图案162中的每一个可以通过下过孔V0和栅极接触结构CB(见图8A)连接到第一栅极线GL1和第二栅极线GL2的栅电极GE。第一下布线图案161和第二下布线图案162中的每一个可以是连接到栅电极GE中的每一个的输入布线图案。在示例实施例中，第一下布线图案161和第二下布线图案162可以包括在第一方向D1上使两个下布线图案分离的介电分离图案CT1和CT2。
第三下布线图案163a和163b可以通过下过孔V0和第一接触结构CA1连接到第一有源图案FN1的源极/漏极区SD，而第四下布线图案164可以通过下过孔V0和第二接触结构CA2(见图8B和图8C)连接到第二有源图案FN2的源极/漏极区SD。第三下布线图案163a、163b和第四下布线图案164中的每一个可以是连接到源极/漏极区SD中的每一个的输出布线图案。在示例实施例中，第三下布线图案可以包括放置在第一下布线图案161与第二下布线图案162之间的两个下布线图案163a和163b。如有必要，其它的下布线图案161、162和164也可以被设置为多个下布线图案。
如图7中所示，在连接到栅电极GE的第一下布线图案161和第二下布线图案162中，引脚区AP和DP可以被设置为多个引脚区，并且多个引脚区可以连接到上布线层。引脚区AP和DP可以预先限定要通过单元库使用的引脚。可以预先限定在第二方向D2上重叠的两个引脚区中的单个引脚区，并且用于与上布线层连接的位置可以设置在预先指定的引脚区AP中。结果，其余的引脚区可以是不用作过孔位置的不可用的引脚区DP。在图7中，示出了指定了一些引脚区，并且所指定的引脚区由预先指定的引脚区AP指示。然而，如果要连接到第一下布线图案161和第二下布线图案162的上布线图案(图9的171和172)满足上布线图案仅连接到在第二方向D2上重叠的多个引脚区之中的单个引脚区这一条件，其它的引脚区可以被选为预先指定的引脚区AP。
使用上述预先指定方法的上布线层(图9的M2)的布线设计可以有利地应用到复杂的标准单元。例如，可有利地应用到其中致密地布置第一下布线图案161、第二下布线图案162、第三下布线图案163a、163b和第四下布线图案164的实施例。例如，第一下布线图案161、第二下布线图案162、第三下布线图案163a、163b和第四下布线图案164的节距P可以等于或小于30nm。在一些实施例中，第一下布线图案161与第二下布线图案162之间的距离可以等于或小于100nm。
参照图8A至图8C，第一介电膜120可以包括第一绝缘膜121和第二绝缘膜122。例如，可以通过双镶嵌工艺在第一介电膜120中形成下布线层M1。
下布线层M1可以包括导电材料CN以及放置在导电材料CN与第一介电膜120之间的阻挡膜BL。阻挡膜BL可以直接位于除导电材料CN的上表面之外的导电材料CN的侧壁和底表面上并且至少部分地覆盖除导电材料CN的上表面之外的导电材料CN的侧壁和底表面。例如，导电材料CN可以包括一种或多种材料，包括但不限于导电金属氮化物和/或金属。阻挡膜BL可以包括金属氮化物，例如，TiN。导电材料CN的上表面可以与第一介电膜120的上表面共面。
图9是示出了根据本发明构思的一些示例实施例的半导体装置的布局，而图10A至图10C是沿图9的半导体装置的线A-A'、线B-B'和线C-C’截取的截面图。图9示出了根据一些示例实施例的上布线层M2的布局，而图10A至图10C示出了在根据布局执行的工艺中形成的上布线层M2的结构。
参照图10A至图10C以及图9，第二介电膜130可以形成在第一介电膜120上。例如，第二介电膜130可以以与第一介电膜120相似的方式包括氧化硅膜和/或氮氧化硅膜。
连接到下布线层M1的上布线层M2可以形成在第二介电膜130中。上布线层M2可以包括在第二方向D2上延伸的第一上布线图案171、第二上布线图案172、第三上布线图案173和第四上布线图案174以及连接到第一上布线图案171、第二上布线图案172、第三上布线图案173和第四上布线图案174的上过孔V1。
第一上布线图案171和第二上布线图案172可以被设计为通过在第二方向D2上重叠的多个引脚区的单个预先指定的引脚区AP，并且可以通过上过孔V1分别连接到第一下布线图案161和第二下布线图案162。
第一上布线图案171可以通过第一上过孔V1a(见图10A和图10B)分别连接到第一下布线图案161的预先指定的引脚区(图8的APa)。以相似的方式，第二上布线图案172可以通过第二上过孔V1b分别连接到第二下布线图案162的预先指定的引脚区(图8的APb)。
如上所述，第一上布线图案171和第二上布线图案172可以形成连接到栅电极GE以及第一下布线图案161和第二下布线图案162的输入布线结构。可以使用预先指定的引脚区APa和APb执行为了形成输入布线结构的对上布线层M2的设计。
第三上布线图案173可以通过第三上过孔V1c连接到第三下布线图案163b和第四下布线图案164。第三上布线图案173可以形成连接到源极/漏极区SD以及第三下布线图案163b和第四下布线图案164的输出布线结构。
第四上布线图案174可以不连接到第一下布线图案161和第二下布线图案162。第四上布线图案174可以穿过图9的标准单元延伸，以用于连接到其它相邻的标准单元。在一些实施例中，所有的第四上布线图案174可以不连接到第三下布线图案163a、163b和第四下布线图案164。
在示例实施例中，在连接到栅电极GE的第一下布线图案161和第二下布线图案162中，引脚区可以连接到上布线层M2，并且可以被设置为多个引脚区。但是可以使用单元库预先限定要使用的引脚区，因此可以简化上布线层的布线设计。参照图9以及图7，在在一个方向(例如，第二方向D2)上重叠的两个引脚区APa和DPb以及两个引脚区APb和DPa当中分别预先限定一个引脚区APa和一个引脚区APb，并且可以在预先指定的引脚区APa和APb中选择用于与上布线层M2连接的第一上过孔V1a和第二上过孔V1b的位置。
第二介电膜130可以以与第一介电膜120相似的方式包括第一绝缘膜131和第二绝缘膜132。例如，可以以与下布线层M1相似的方式通过双镶嵌工艺在第二介电膜130中形成上布线层M2。上布线层M2可以包括导电材料CN和放置在导电材料CN与第一介电膜120之间的阻挡膜BL。
在示例实施例中，上布线层M2的布局被描述为单个层，但是其布局可以被设置为多个布线层。所述多个布线层可以以与下布线层M1和上布线层M2的形成工艺相同或相似的工艺顺序地堆叠在上布线层M2上。
根据一些示例实施例的半导体装置的布线设计方法可以有利地应用于各种类型的半导体装置。例如，其还可以有利地应用于包括设置有纳米片的晶体管(例如，
Figure BDA0002712653690000181
)的半导体装置和/或不同类型的三维半导体装置。图11是示出了根据本发明构思的一些实施例的设置有配备有纳米片的晶体管的半导体装置的截面图。
参照图11，根据一些示例实施例的半导体装置可以包括设置有纳米片的晶体管(例如，
Figure BDA0002712653690000191
)。除了被实现为使用纳米片的多沟道结构之外，半导体装置的有源图案FN可以被理解为与图10A至图10C中所示的半导体装置相似。另外，除非另外特别陈述，否则可以参照与图10A和图10C中所示的半导体装置的部件相同或相似的部件的描述来理解包括纳米片的示例实施例半导体装置的部件。
如图11中所示，半导体装置可以包括：多个沟道层CH，其具有纳米片结构并且在与衬底100的上表面垂直的方向D3上彼此间隔开；以及栅电极GE，其在与第一方向D1相交的第二方向(D2)上延伸，同时与多个沟道层CH毗邻。如上所述，示例实施例中使用的栅电极GE可以被形成为不仅插设在栅极绝缘膜GI之间，而且插设在多个沟道层CH之间。
半导体装置可以包括源极/漏极区SD，其设置在位于栅电极GE的两侧中的每一侧的有源图案FN中，并且连接到多个沟道层CH。在示例实施例中，源极/漏极区SD设置在位于栅电极GE的两侧中的每一侧的有源图案FN中，并且可以连接到多个沟道层CH在第一方向D1上的两侧中的每一侧。
在示例实施例中，通过示例的方式描述了三个沟道层CH，但是沟道层的数量不受具体限制。沟道层CH可以由半导体图案形成。例如，半导体图案可以包括一种或多种材料，包括但不限于硅(Si)、硅锗(SiGe)和/或锗(Ge)。源极/漏极区SD可以包括使用多个沟道层CH和有源区作为种子形成的外延层。例如，源极/漏极区SD可以包括一种或多种材料，包括但不限于硅锗(SiGe)、硅(Si)和/或碳化硅(SiC)。
内部间隔件IS可以设置在源极/漏极区SD中的每一个与栅电极GE之间。内部间隔件IS可以设置在栅电极GE的一侧上。可以在与衬底100的上表面垂直的方向上交替地安置内部间隔件IS和沟道层CH。源极/漏极区SD中的每一个可以与沟道层CH物理接触，并且可以与栅电极GE间隔开，内部间隔件IS插设在源极/漏极区SD与栅电极GE之间。栅极绝缘膜GI插设在栅电极GE与沟道层CH中的每一个之间，并且可以在栅电极GE与内部间隔件IS中的每一个之间延伸。
在根据示例实施例的半导体装置中，以与上述示例实施例(见图7和图9)相似的方式，第一下布线图案161和第二下布线图案162连接到栅电极GE，在位于第一下布线图案161和第二下布线图案162中的多个可用的引脚区当中预先限定使用单元库的要使用的引脚。详细地，参照图7和图9，在在一个方向(例如，第二方向D2)上重叠的两个引脚区APa和DPb以及两个引脚区APb和DPa当中分别预先限定一个引脚区APa和一个引脚区APb，并且可以在预先指定的引脚区APa和APb中选择用于与上布线层M2连接的第一上过孔V1a和第二上过孔V1b的位置。因此，在复杂的标准单元中，可以更有效地执行上布线层M2的布线设计。
如以上所阐述的，根据本发明构思的示例实施例，为了以改善的效率来进行由于半导体器件的集成而复杂化的对布线层的设计，可以在布线单元库中预先设定信号输入过孔的位置，即，可以在下布线图案中预先设定连接到栅电极的上过孔的位置。因此，不仅可以减少布线过程的运行时间，而且可以减小块级的面积。
尽管以上已经示出并描述了示例实施例，但是本领域技术人员将显而易见，在不脱离如所附权利要求限定的本公开的范围的情况下，可以做出修改和改变。

Claims (20)

1.一种半导体装置，包括：
器件层，其包括第一有源图案和第二有源图案以及多个栅电极，所述第一有源图案和所述第二有源图案在衬底上在第一方向上延伸并且彼此相邻，所述多个栅电极在所述衬底上在与所述第一方向相交的第二方向上延伸，并且与所述第一有源图案和所述第二有源图案交叉；
下布线层，其位于所述器件层上，并且包括第一下布线图案和第二下布线图案，所述第一下布线图案和所述第二下布线图案在所述第一方向上延伸，分别位于所述第一有源图案和所述第二有源图案上，并且连接到所述多个栅电极；以及
上布线层，其位于所述下布线层上，并且具有分别位于所述第一下布线图案和所述第二下布线图案上的第一上过孔和第二上过孔以及在所述第二方向上延伸的第一上布线图案和第二上布线图案，
其中，所述第一上布线图案连接到所述第一上过孔，而不连接到所述第二上过孔，并且
其中，所述第二上布线图案连接到所述第二上过孔，而不连接到所述第一上过孔。
2.根据权利要求1所述的半导体装置，其中，所述第一下布线图案与所述第二下布线图案之间的距离等于或小于100nm。
3.根据权利要求1所述的半导体装置，其中，所述下布线层还包括第一下过孔和第二下过孔，所述第一下过孔将所述多个栅电极的第一部分连接到所述第一下布线图案，并且所述第二下过孔将所述多个栅电极的第二部分连接到所述第二下布线图案。
4.根据权利要求1所述的半导体装置，还包括：额外的下布线图案，其在所述衬底上在所述第一方向上延伸，并且在所述第二方向上与所述第一下布线图案和所述第二下布线图案间隔开。
5.根据权利要求4所述的半导体装置，其中，所述第一下布线图案和所述第二下布线图案以及所述额外的下布线图案在所述第二方向上以30nm或更小的节距布置。
6.根据权利要求4所述的半导体装置，其中，所述器件层还包括源极/漏极区，所述源极/漏极区在所述第一有源图案和所述第二有源图案中位于所述多个栅电极中的每一个的两侧上，并且
所述额外的下布线图案包括连接到所述第一有源图案的源极/漏极区的第三下布线图案以及连接到所述第二有源图案的源极/漏极区的第四下布线图案。
7.根据权利要求6所述的半导体装置，其中，所述下布线层还包括将所述源极/漏极区分别连接到所述第三下布线图案和所述第四下布线图案的第三下过孔和第四下过孔。
8.根据权利要求6所述的半导体装置，还包括：
第三上布线图案，其连接到所述第三下布线图案和所述第四下布线图案，
其中，所述上布线层还包括将所述第三上布线图案分别连接到所述第三下布线图案和所述第四下布线图案的第三上过孔和第四上过孔。
9.根据权利要求1所述的半导体装置，还包括：
第四上布线图案，其连接到所述第一下布线图案和所述第二下布线图案的一部分，
其中，所述第一下布线图案和所述第二下布线图案的所述部分不包括所有的所述第一下布线图案和所述第二下布线图案。
10.根据权利要求1所述的半导体装置，其中，所述第一上布线图案和所述第二上布线图案中的至少一个延伸为与所有的所述第一下布线图案和所述第二下布线图案交叉。
11.根据权利要求1所述的半导体装置，其中，所述第一下布线图案和所述第二下布线图案中的至少一个包括介电分离图案，所述介电分离图案被构造为在所述第一方向上将所述第一下布线图案和所述第二下布线图案中的所述至少一个分成两个下布线图案。
12.一种半导体装置，包括：
在衬底上在第一方向上延伸并且彼此相邻的第一有源图案和第二有源图案；
与所述第一有源图案和所述第二有源图案交叉并且在与所述第一方向相交的第二方向上延伸的多个第一栅电极和多个第二栅电极；
层间绝缘膜，其位于所述第一有源图案和所述第二有源图案以及所述多个第一栅电极和所述多个第二栅电极上；
在所述层间绝缘膜上在所述第一方向上延伸的第一下布线图案和第二下布线图案，所述第一下布线图案和所述第二下布线图案各自连接到所述多个第一栅电极和所述多个第二栅电极；
介电膜，其位于所述层间绝缘膜以及所述第一下布线图案和所述第二下布线图案上；
位于所述介电膜中并且分别连接到所述第一下布线图案和所述第二下布线图案的多个第一上过孔和多个第二上过孔；
在所述介电膜上在所述第一方向上延伸的多个第一上布线图案，所述多个第一上布线图案中的每一个连接到所述多个第一上过孔而不连接到所述多个第二上过孔；以及
在所述介电膜上在所述第二方向上延伸的多个第二上布线图案，所述多个第二上布线图案中的每一个连接到所述多个第二上过孔而不连接到所述多个第一上过孔。
13.根据权利要求12所述的半导体装置，还包括：
额外的下布线图案，其在所述第一下布线图案与所述第二下布线图案之间在所述第一方向上延伸，
其中，所述第一下布线图案和所述第二下布线图案以及所述额外的下布线图案在所述第二方向上以30nm或更小的节距布置。
14.根据权利要求12所述的半导体装置，还包括：
多个第一下过孔和多个第二下过孔，所述多个第一下过孔位于所述层间绝缘膜中，并将所述第一下布线图案连接到所述多个第一栅电极，所述多个第二下过孔位于所述层间绝缘膜中，并将所述第二下布线图案连接到所述多个第二栅电极。
15.根据权利要求12所述的半导体装置，其中，所述第一下布线图案和所述第二下布线图案中的每一个包括介电分离图案，所述介电分离图案被构造为在所述第一方向上将所述第一下布线图案和所述第二下布线图案中的相应的下布线图案分成两个下布线图案。
16.根据权利要求12所述的半导体装置，其中，所述多个第一栅电极包括两个第一栅电极，所述多个第二栅电极包括两个第二栅电极，并且
其中，所述第一下布线图案连接到第一对的所述第一栅电极和所述第二栅电极，并且所述第二下布线图案连接到第二对的所述第一栅电极和所述第二栅电极。
17.一种半导体装置，包括：
位于衬底上的多个单元，
其中，所述多个单元中的至少一个单元包括：
具有不同的导电类型并且在第一方向上延伸的第一有源图案和第二有源图案；
多个栅电极，所述多个栅电极与所述第一有源图案和所述第二有源图案交叉，并且在与所述第一方向相交的第二方向上延伸；
第一下布线图案和第二下布线图案，所述第一下布线图案和第二下布线图案位于所述多个栅电极上并且被构造为将电信号施加到所述多个栅电极；
第一上过孔和第二上过孔，所述第一上过孔和第二上过孔位于所述第一下布线图案和所述第二下布线图案上并且分别连接到所述第一下布线图案和所述第二下布线图案；以及
多个上布线图案，其位于所述第一下布线图案和所述第二下布线图案上，
其中，所述多个上布线图案包括输入布线图案，所述输入布线图案连接到所述第一上过孔和所述第二上过孔中的第一个上过孔，而不连接到所述第一上过孔和所述第二上过孔中的第二个上过孔。
18.根据权利要求17所述的半导体装置，还包括：
第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区和所述第二源极/漏极区在所述第一有源图案和所述第二有源图案中位于所述多个栅电极中的每一个的两侧上。
19.根据权利要求18所述的半导体装置，还包括：
第三下布线图案和第四下布线图案，所述第三下布线图案和第四下布线图案被构造为从所述第一源极/漏极区和所述第二源极/漏极区输出电信号。
20.根据权利要求19所述的半导体装置，其中，所述多个上布线图案包括：输出布线图案，其连接到所述第三下布线图案和所述第四下布线图案中的每一个。
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