CN113192951A - 集成电路和集成电路组 - Google Patents

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Abstract

提供集成电路和集成电路组。该集成电路包括：基底；第一和第二有源区；第一和第二电源线；多个栅极图案，平行第一方向延伸并沿第二方向彼此间隔开；第一接触件，在有源区内和栅极图案上；连接下金属线和上金属线的过孔；多个鳍，沿第二方向延伸并形成在有源区上；源区/漏区，在有源区中和栅极图案两侧处；第二接触件，连接到源区/漏区。栅极图案在鳍上沿第一方向跨过鳍彼此平行延伸。第一接触件在第一层中，下金属线在第二层中，上金属线在第三层中。第一接触件将栅极图案电连接至下金属线。第一接触件包括接触栅极图案的第一部和接触下金属线的第二部。第一和第二有源区包括PMOSFET和NMOSFET区。

Description

集成电路和集成电路组
本发明专利申请是2016年7月29日提交到国家知识产权局的、申请号为201610615043.X、发明名称为“设计半导体装置的布图的方法和制造半导体装置的方法”的发明专利申请的分案申请。
技术领域
本发明构思涉及半导体装置的有源元件的诸如金属线和过孔的互连件。更具体地，本发明构思涉及一种设计包括场效应晶体管的半导体装置的布图的方法以及一种利用该方法制造半导体装置的方法。
背景技术
由于半导体装置的小尺寸、多功能和/或低成本特性，它们在电子行业受到重视。半导体装置可以被划分成用于存储数据的存储器装置、用于处理数据的逻辑装置或包括存储器元件和逻辑元件两者的混合装置。为了满足对以高速操作和/或消耗功率量低的电子装置不断增加的需求，有必要生产提供高性能和/或多功能但仍然保留高可靠性的半导体装置。为了满足这些技术需求，正在提高半导体装置的复杂性和/或集成度。
发明内容
根据发明构思，提供了一种制造半导体装置的布图的方法，所述方法包括：设置标准单元布图，设置标准单元布图的步骤包括：生成标准单元布图的互连布图的初始管脚图案；执行布线步骤以产生初始管脚图案连接到高水平互连图案的高水平互连布图；基于完成布线步骤时而获得的接触信息，在标准单元布图的互连布图的区域中产生后管脚图案，其中，后管脚图案小于初始管脚图案。
根据发明构思，还提供了一种设计半导体装置的布图的方法，所述方法可以包括：在单元库中设置第一标准单元布图和第二标准单元布图，设置第一标准单元布图和第二标准单元布图的步骤包括分别在第一标准单元布图和第二标准单元布图上安置第一初始管脚图案和第二初始管脚图案；安置第一标准单元布图和第二标准单元布图；执行布线步骤以使第一初始管脚图案和第二初始管脚图案连接到高水平互连布图；基于将在布线步骤之后获得的接触信息，分别使用第一初始管脚图案和第二初始管脚图案产生第一管脚图案和第二管脚图案。第一初始管脚图案和第二初始管脚图案可以在尺寸和布置方面彼此相同，第一管脚图案和第二管脚图案可以在尺寸和布置方面彼此不同。
根据发明构思，还提供了一种制造半导体装置的方法，所述方法包括：产生半导体装置的布图的工艺，所述布图包括标准单元布图；基于半导体装置的布图制造具有掩模图案的光掩模；使用光掩模在基底上形成金属线层和过孔，所述过孔竖直地连接不同的金属线层，其中，产生半导体装置的布图的步骤包括：在标准单元布图的逻辑布图上安置下过孔图案；在下过孔图案上安置初始管脚图案；在标准单元布图上执行在初始管脚图案上安置高水平互连布图和上过孔图案的布线步骤，上过孔图案使初始管脚图案连接到高水平互连布图的元件；产生使下过孔图案连接到上过孔图案的后管脚图案，其中，后管脚图案和初始管脚图案占据工艺中的叠置区域。
根据发明构思，还提供了一种制造半导体装置的方法，所述方法包括产生半导体装置的装置布图的工艺，以及使用装置布图制造半导体装置。产生装置布图的工艺包括：获得包括半导体装置的有源组件和/或区域的布图的标准单元布图，以及包括初始管脚图案的互连布图，其中，初始管脚图案限定半导体装置中的包括将要电连接到有源组件和/或区域中的至少一个的下过孔的位置的区域；执行布线步骤的步骤包括在标准单元布图上堆叠高水平互连图案和上过孔图案，其中，高水平互连图案与初始管脚图案相交并表示半导体装置的高水平互连，上过孔图案放置在高水平互连图案与初始管脚图案的交叉处并表示半导体装置的上过孔的位置；基于布线步骤，产生指示上过孔的位置的接触信息；使用接触信息以产生表示半导体装置中的包括下过孔和上过孔两者的区域的后管脚图案。制造半导体装置的步骤包括：在基底的上部处形成根据基于标准单元布图安置的有源组件和/或区域；在基底上一层在另一层上地形成金属线层；形成使金属线层连接到有源组件的过孔，其中，金属线层包括具有与后管脚图案对应的下水平金属互连的下水平金属层以及具有与高水平互连对应的上水平金属互连的上水平金属层，过孔包括对应于下过孔并设置在下水平金属互连与至少一个有源组件之间且使下水平金属互连与至少一个有源组件电连接的第一过孔以及对应于上过孔并且设置在下水平金属互连和上水平金属互连之间且使下水平金属互连和上水平金属互连电连接的第二过孔。
附图说明
通过结合附图对发明构思的非限制性示例的以下详细地描述，将更清楚地理解发明构思。
图1是根据发明构思的一些示例示出用于执行半导体设计工艺的计算机系统的框图。
图2是根据发明构思的一些示例示出设计并制造半导体装置的方法的流程图。
图3是示出图2的布图设计的一些步骤的流程图。
图4A、图4B、图5A和图5B是用于解释根据发明构思的方法的一些优点和益处的示出安置标准单元并为其建立布线结构的方法的平面图。
图6A、图6B和图6C是根据发明构思的一些示例示出安置标准单元并为其建立布线结构的方法的平面图。
图7A、图7B和图7C是分别沿图6C的线I-I'、II-II'和III-III'截取的剖视图以示出根据发明构思的一些示例的半导体装置。
图8A、图8B和图8C是根据发明构思的一些示例示出安置标准单元并为其建立布线结构的方法的平面图。
图9A、图9C和图9D是根据发明构思的一些示例示出安置标准单元并为其建立布线结构的方法的平面图。
图9B是示出其互连布图彼此不同的标准单元布图的平面图。
图10A、图10B和图10C是根据发明构思的一些示例示出安置标准单元并为其建立布线结构的方法的平面图。
图11A和图11B是根据发明构思的一些示例示出安置标准单元并为其建立布线结构的方法的平面图。
应该注意的是，这些附图意图示出特定示例中利用的方法、结构和/或材料的一般特性，并意图补充下面提供的书面描述。然而，这些附图不是按比例的且不能精确地反应任何给出示例的精确结构或性能特性，并且不应该被解释为限定或限制发明构思所包含的性能或值的范围。例如，为了清晰起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或等同的附图标号意图指示存在相似或等同的元件或特征。
具体实施方式
现在将在下文中参照附图更充分地描述发明构思，在附图中示出了发明构思的示例。然而，发明构思可以以不同的形式来实现，并且不应该被解释为受限于这里阐述的示例。相反，提供这些示例使得本公开将是彻底的和完整的，并将向本领域的技术人员充分地传达发明构思的范围。
如这里使用的，除非上下文另外明确指出，否则单数形式的“一个(种、者)”和“所述(该)”也意图包括复数形式。将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或直接结合到所述另一元件，或者可以存在中间元件。
将理解的是，虽然在此可以使用术语“第一”、“第二”等来描述各种组件，但是这些组件不应受到这些术语的限制。这些组件仅用于将一个组件与另一组件区分开。
相似地，将理解的是当诸如层、区域或基底的元件被称为“在”另一元件“上”时，该元件可以直接在所述另一元件上或者可以存在中间元件。同样适用于诸如“设置于……之间”的术语。相反，术语“直接”指不存在中间元件。另外，将利用作为发明构思的理想示例性视图的剖视图来描述具体实施方式中的示例。因此，将根据制造工艺和/或可允许的误差来修改示例性视图的形状。因此，发明构思的示例不限于示例性视图中示出的特定形状，而且可以包括可以根据制造工艺产生的其它形状。
将在上下文中采取在此出于描述发明构思的具体示例或实施例的目的而使用的其它技术。例如，当在本说明书中使用术语“包含”或“包括”时，说明存在所述特征或者工艺或步骤，但不排除存在附加特征或者工艺或步骤。将在上下文中采取其它术语。例如，区域或图案的术语“尺寸”将通常通过上下文被理解为指如平面图中看到的区域或图案的面积(即，占用面积)，并且在比较相似宽度的两个区域或图案时可以指区域或图案的长度。术语“位置”可以指例如在布图中的区域或图案的相对定位。在这方面进一步地，尽管诸如“连接到”或“结合到”的术语某时可以用于描述制作或设计布图的方法，但是将理解的是，这些术语正用来指虚拟意义上的连接，由于布图工艺不涉及实际元件和/或区域的任何物理连接或电连接。
本发明构思的在此解释并示出的方面包括它们的等价互补。相同的附图标号或相同的附图指示符在整个附图中指示相同的元件。
图1是根据发明构思示出用于执行半导体设计工艺的示例的计算机系统的框图。参照图1，计算机系统可以包括中央处理单元(CPU)10、工作存储器30、输入/输出装置50和存储装置70(或称为辅助存储器)。在一些示例中，计算机系统可以是用于执行根据发明构思的布图设计工艺的专用系统。此外，计算机系统可以包括被构造成执行各种设计并检查仿真程序的计算机系统。
CPU 10可以被构造成运行各种软件，例如，应用程序、操作系统(OS)、和装置驱动器。例如，CPU 10可以被构造成运行加载到工作存储器30上的操作系统(未示出)。此外，CPU10可以被构造成运行操作系统上的各种应用程序。例如，CPU 10可以被构造成运行加载到工作存储器30上的布图设计工具32。
操作系统或应用程序可以加载到工作存储器30中。例如，当计算机系统开始启动操作时，存储在存储装置70中的OS图像(未示出)可以根据启动顺序加载到工作存储器30上。在计算机系统中，操作系统可以管理整个输入/输出操作。相似地，可以由用户选择的或者提供基础服务的一些应用程序可以加载到工作存储器30。根据发明构思的一些示例，为布图设计工艺准备的布图设计工具32可以从存储装置70加载到工作存储器30。
布图设计工具32可以为特定布图图案提供用于改变偏置数据的功能；例如，布图设计工具32可以被构造成使特定布图图案具有与设计规则限定的形状和位置不同的形状和位置。布图设计工具32可以被构造成在改变了偏置数据的情况下执行设计规则检查(DRC)。工作存储器30可以包括易失性存储器装置(例如，静态随机存取存储器(SRAM)装置或动态随机存取存储器(DRAM)装置)或非易失性存储器装置(例如，PRAM、MRAM、ReRAM、FRAM或NOR闪存装置)。
另外，仿真工具34也可以加载到工作存储器30以对设计的布图数据执行光学邻近校正(OPC)操作。
输入/输出装置50可以被构造成控制用户接口装置的用户输入和输出操作。例如，输入-输出装置50可以包括键盘或监视器，使设计者输入相关信息。通过使用输入-输出装置50，设计者可以接收关于半导体装置的将施加调整的操作特性的若干个区域或数据路径的信息。输入-输出装置50可以被构造成显示仿真工具34的进展状态或处理结果。
存储装置70可以用作计算机系统的存储媒体。存储装置70可以被构造成存储应用程序、OS图像和各种数据。存储装置70可以包括存储卡(例如，MMC、eMMC、SD或MicroSD等)或硬盘驱动器(HDD)。存储装置70可以包括具有大存储容量的NAND闪存装置。可选择地，存储装置70可以包括至少一个新一代非易失性存储器装置(例如，PRAM、MRAM、ReRAM或FRAM)或NOR闪存装置。
系统互连件90可以用作允许在计算机系统中产生网络的系统总线。CPU10、工作存储器30、输入-输出装置50和存储装置70可以通过系统互联件90彼此电连接，因此，数据可以在其间交换。然而，系统互连件90可以不限于仅由总线构成；相反，它可以包括用于提高数据通信效率的附加元件。
图2是根据发明构思的一些示例示出设计并制造半导体装置的方法的流程图。
参照图2，可以使用参照图1描述的计算机系统来执行关于半导体集成电路的高级设计工艺(S110)。例如，在高级设计工艺中，可以按照高级计算机语言(例如，C语言)描述将要被设计的集成电路。可以通过寄存器传输级(RTL)编码或仿真更具体地描述通过高级设计工艺设计的电路。此外，通过RTL编码产生的代码可以转变为网表，该结果可以彼此结合以产生半导体装置的所有电路的原理图。可以由仿真工具验证原理图(由原理图代表半导体装置的可操作性或实用性)。在某些示例中，考虑到验证步骤的结果，还可以执行调整步骤。
可以对硅晶片执行布图设计工艺以实现半导体集成电路的逻辑上完整的形式(S120)。例如，可以基于以高级设计工艺制得的示意性电路或对应的网表执行布图设计工艺。布图设计工艺可以包括基于预定的设计规则对从单元库提供的各种标准单元进行安置并进行连接的布线步骤。在根据发明构思的一些示例的布图设计工艺中，可以基于布线步骤之后获得的接触信息(hitting information)在每个标准单元中形成管脚图案。
单元库可以包含关于单元的操作、速度和功耗的信息。在某些示例中，表现门级电路的布图的单元库可以设置在布图设计工具中或由布图设计工具来限定。这里，可以制作布图以限定或描述组成将实际地形成在硅晶片上的晶体管和金属线的图案的形状、位置或大小。例如，为了在硅晶片上实际地形成反相器电路，可能有必要制作或绘制某些图案的布图(例如，PMOS、NMOS、N-WELL、栅电极和其上的金属线的布图)。为此，可以选择单元库中的至少一个反相器。其后，可以执行使选择的单元彼此连接的布线步骤。可以在布图设计工具中自动或手动地执行这些步骤。在某些示例中，可以由安置并布线工具来自动执行安置标准单元并为其建立布线结构的步骤。
在布线步骤之后，可以对布图执行验证步骤以检查示意性电路的任意部分是否违反给出的设计规则。在一些示例中，验证步骤可以包括评估验证项，例如，设计规则检查(DRC)、电学规则检查(ERC)和布图与示意图对比(LVS，layout vs schematic)。可以执行对DRC项的评估以评估布图是否满足给出的设计规则。可以执行对ERC项的评估以评估布图中是否有电断开的问题。可以对执行LVS项的评估以评估布图是否被制作为与门级网表相符。
可以执行光学邻近校正(OPC)步骤(S130)。可以执行OPC步骤以校正当使用基于布图制造的光掩模对硅晶片执行光刻工艺时可能发生的校正光学邻近效应。光学邻近效应可以是可能发生在使用基于布图制造的光掩模的曝光工艺中的非故意的光学效应(例如，折射或衍射)。在OPC步骤中，可以修改布图以使设计的图案与实际形成的图案之间在形状方面具有减小的，否则将由光学邻近效应造成的差异。由于光学邻近校正步骤，可以精细地改变布图图案的设计形状和位置。
可以基于通过OPC步骤改变的布图来制造光掩模(S140)。通常，可以使用布图图案数据通过使设置在玻璃基底上的铬层图案化来制造光掩模。
可以使用光掩模来制造半导体装置(S150)。在实际的制造工艺中，可以重复执行曝光步骤和蚀刻步骤，因此，在布图设计工艺中定义的图案可以顺序地形成在半导体基底上。
图3是示出图2的方法中的布图设计工艺的一些步骤的流程图。图4A、图4B、图5A和图5B是示出安置标准单元并为其建立布线结构的方法的平面图。
参照图3和图4A，可以使用布图设计工具设置初始标准单元布图(S121)。标准单元布图可以包括表示逻辑晶体管的布局的逻辑布图以及互连布图。例如，图4A的互连布图可以对应于将要被设置在半导体基底上的第一金属层。
更详细地，设置逻辑布图的步骤可以包括设置有源区域的布图。有源区域可以包括PMOSFET区域PR和NMOSFET区域NR。PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上彼此分隔开。
设置逻辑布图的步骤还可以包括设置与PMOSFET区域PR和NMOSFET区域NR交叉并且沿第一方向D1延伸的栅极图案GP的布图。栅极图案GP可以在与第一方向D1交叉的第二方向D2上彼此分隔开。PMOSFET区域PR、NMOSFET区域NR和栅极图案GP可以构成将要被设置在半导体基底上的逻辑晶体管。
设置互连布图的步骤可以包括设置第一电源图案PL1和第二电源图案PL2以及第一管脚图案M11和第二管脚图案M12。第一电源图案PL1和第二电源图案PL2中的每个可以是平行于第二方向D2延伸的线形图案，第一管脚图案M11和第二管脚图案M12中的每个可以是平行于第一方向D1延伸的线形图案。第一管脚图案M11和第二管脚图案M12可以在第二方向D2上彼此分隔开。
第一管脚图案M11和第二管脚图案M12中的每个可以包括用来与将在下面描述的高水平互连布图进行布线的管脚区域PI。例如，第一管脚图案M11和第二管脚图案M12中的每个可以包括五个管脚区域PI。
标准单元布图可以保存在参照图2描述的单元库中。接下来，可以将保存在单元库中的多个标准单元布图设定在适当的位置(S122)。尽管图4A中示出了单个标准单元布图，但是多个标准单元布图可以设定在适当的位置以在第二方向D2上彼此对齐(例如，见图11A)。
参照图3和图4B，可以对标准单元布图执行布线步骤以使标准单元连接到高水平互连布图(S123)。首先，可以设置高水平互连布图。高水平互连布图可以对应于将要形成在半导体基底上的第二金属层。在某些示例中，尽管未示出，但是高水平互连布图可以对应于将顺序地堆叠在半导体基底上的多个金属层。
设置高水平互连布图的步骤可以包括安置第一互连图案M21和第二互连图案M22以及安置第一上过孔图案V21和第二上过孔图案V22。考虑到第一互连图案M21和第二互连图案M22与其它标准单元布图的连接，可以将第一互连图案M21和第二互连图案M22自动地设定在适当的位置，在某些示例中，可以使用布图设计工具和/或安置并布线工具来执行该步骤。第一互连图案M21和第二互连图案M22中的每个可以是平行于第二方向D2延伸的线形图案。
第一上过孔图案V21和第二上过孔图案V22的安置可以在安置第一互连图案M21和第二互连图案M22的同时执行或在安置第一互连图案M21和第二互连图案M22之后执行。第一上过孔图案V21可以设置在第一管脚图案M11的管脚区域PI中的与第一互连图案M21叠置的一个管脚区域PI上。第二上过孔图案V22可以设置在第二管脚图案M12的管脚区域PI中的与第二互连图案M22叠置的一个管脚区域PI上。换言之，标准单元布图的互连布图可以通过第一上过孔图案V21和第二上过孔图案V22连接到高水平互连布图的互连图案。
因为参照图4A和图4B描述的标准单元布图的布线使用均包括多个管脚区域PI的第一管脚图案M11和第二管脚图案M12来执行，所以能够增加布线步骤中的自由度。例如，不管第一互连图案M21和第二互连图案M22中的每个的位置，它可以与至少一个管脚区域PI叠置，因此，第一互连图案M21和第二互连图案M22中的每个可以容易地连接到第一管脚图案M11和第二管脚图案M12。下面将描述用于标准单元布图的布线，在标准单元布图中设置有其它形状的管脚图案。
参照图3和图5A，在不同示例中，可以使用布图设计工具设置初始标准单元布图(在S121中)。更详细地，可以设置互连布图，设置互连布图的步骤可以包括安置第一电源图案PL1和第二电源图案PL2以及安置第一管脚图案M11和第二管脚图案M12。在这个示例中，与参照图4A和图4B描述的第一管脚图案M11和第二管脚图案M12不同，第一管脚图案M11和第二管脚图案M12中的每个可以具有两个管脚区域PI。换言之，第一管脚图案M11和第二管脚图案M12中的每个可以小于参照图4A和图4B描述的第一管脚图案M11和第二管脚图案M12。接下来，可以将保存在单元库中的多个标准单元布图相对于彼此而设定在适当的位置(S122)。
参照图3和图5B，可以对标准单元布图执行布线步骤以使标准单元连接到高水平互连布图(S123)。设置高水平互连布图的步骤可以包括安置第一互连图案M21以及安置第一上过孔图案V21。与参照图4B描述的高水平互连布图不同，没有设置第二互连图案M22。这是因为第二管脚图案M12的相对小尺寸可能难以使第二管脚图案M12与第二互连图案M22叠置，因此，难以使第二管脚图案M12连接到第二互连图案M22。
与参照图4A和图4B中示出并描述的标准单元布图的布线相比，参照图5A和图5B描述的标准单元布图的布线具有较低的自由度。这是因为第一管脚图案M11和第二管脚图案M12小于图4A和图4B中示出并描述的第一管脚图案M11和第二管脚图案M12。
由于(虽然)第一管脚图案M11和第二管脚图案M12相对小，但是因此，它们可以具有低寄生电容，并且这使得能够实现具有高操作速度和低功耗特点的半导体装置。相反，参照图4A和图4B描述的相对大的第一管脚图案M11和第二管脚图案M12具有高寄生电容，这阻碍半导体装置的操作速度的提高以及功耗的降低。
图6A至图6C是根据发明构思的一些示例示出安置标准单元并为其建立布线结构的方法的平面图。在下面的描述中，前面参照图4A、图4B、图5A和图5B描述的元件或步骤可以由相似或等同的附图标号来识别以避免对其重复描述的必要性。
参照图3和图6A，可以使用布图设计工具设置初始标准单元布图(S121)。更详细地，可以设置互连布图，设置互连布图的步骤可以包括安置第一电源图案PL1和第二电源图案PL2以及安置第一初始管脚图案PM11和第二初始管脚图案PM12。此外，设置互连布图的步骤可以包括安置分别使逻辑布图连接到第一初始管脚图案PM11和第二初始管脚图案PM12的第一下过孔图案V11和第二下过孔图案V12。
第一初始管脚图案PM11和第二初始管脚图案PM12中的每个可以包括第一虚设图案MA1和第二虚设图案MA2。第一虚设图案MA1和第二虚设图案MA2可以用于限定将在随后的步骤中创建的管脚图案的位置；即，第一虚设图案MA1和第二虚设图案MA2可以用作标记。
第一虚设图案MA1和第二虚设图案MA2可以彼此直接接触并可以构成初始管脚图案PM11和PM12。第一虚设图案MA1和第二虚设图案MA2在尺寸方面可以彼此不同或彼此相等。在一些示例中，第一虚设图案MA1可以小于第二虚设图案MA2。在这里，第一虚设图案MA1可以具有由随后的光刻和蚀刻工艺中的技术限制确定的工艺余量或最小特征尺寸。
标准单元布图可以保存在参照图2描述的单元库中。接下来，可以将保存在单元库中的多个标准单元布图设定在适当的位置(S122)。尽管图6A中示出了单个标准单元布图，但是多个标准单元布图可以设定在第二方向D2上对齐并彼此平行的适当的位置中(例如，见图11A)。
参照图3和图6B，可以对标准单元布图执行布线步骤以使标准单元连接到高水平互连布图(S123)。设置高水平互连布图的步骤可以包括安置第一互连图案M21和第二互连图案M22以及安置第一上过孔图案V21和第二上过孔图案V22。考虑到第一互连图案M21和第二互连图案M22以及第一上过孔图案V21和第二上过孔图案V22与另一个标准单元布图之间的互连，可以自动地安置第一互连图案M21和第二互连图案M22以及第一上过孔图案V21和第二上过孔图案V22。
第一上过孔图案V21和第二上过孔图案V22中的每个可以放置在第一初始管脚图案PM11和第二初始管脚图案PM12分别与第一互连图案M21和第二互连图案M22的叠置区域中的对应的一个叠置区域上。更详细地，第一上过孔图案V21可以放置在第一初始管脚图案PM11的第二虚设图案MA2上，第二上过孔图案V22可以安置在第二初始管脚图案PM12的第一虚设图案MA1上。第一上过孔图案V21和第二上过孔图案V22的位置可以包含在完成布线步骤时产生的接触信息中。
参照图3和图6C，可以基于接触信息在互连布图中设置或产生第一管脚图案M11和第二管脚图案M12(S124)。更详细地，第一初始管脚图案PM11的第二虚设图案MA2可以转换成第一管脚图案M11，第二初始管脚图案PM12的第一虚设图案MA1可以转换成第二管脚图案M12。换言之，虚设图案MA1和MA2中的一个可以转换成管脚图案，虚设图案MA1和MA2中的另一个可以被去除。
第一下过孔图案V11和第二下过孔图案V12可以分别通过第一管脚图案M11和第二管脚图案M12连接到第一上过孔图案V21和第二上过孔图案V22。换言之，第一管脚图案M11和第二管脚图案M12可以使将被施加到逻辑布图的输入或输出信号经过它。
虽然未示出，但是在根据发明构思的另一个示例中，第二下过孔图案V12放置在第二初始管脚图案PM12的第二虚设图案MA2下面，第一虚设图案MA1和第二虚设图案MA2两者可以转换成第二管脚图案M12使得第二下过孔图案V12连接到第二上过孔图案V22。
根据标准单元布图的上述布线，能够如参照图4A和图4B描述的最大化布线步骤中的自由度，并且能够如参照图5A和图5B描述的最小化管脚图案的尺寸。这使它能够改善半导体装置的性能和功耗特点。
图7A至图7C示出根据发明构思制造的半导体装置。例如，前面参照图6C描述的标准单元布图可以用于制造半导体装置，图7A至图7C示出这样的半导体装置的示例。
在图7A至图7C的下面的描述中，将由相同的标号指示与上述标准单元布图的元件对应的元件。然而，构成半导体装置的这样的元件可以使用光刻工艺形成在半导体基底上，因此，它们可以与构成标准单元布图的对应图案相同。在一些示例中，半导体装置以芯片上系统的形式设置。
参照图6C以及图7A至图7C，第二装置隔离层ST2可以设置在基底100上以限定PMOSFET区域PR和NMOSFET区域NR。第二装置隔离层ST2可以相对于第三方向D3形成在基底100的顶部中，其中，第三方向D3与第一方向D1和第二方向D2交叉。基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。
PMOSFET区域PR和NMOSFET区域NR可以通过设置于其间的第二装置隔离层ST2在与基底100的顶表面平行的第一方向D1上彼此分隔开。在一些示例中，PMOSFET区域PR和NMOSFET区域NR中的每个是单个(连续)区域，但在另一实施例中，PMOSFET区域PR和NMOSFET区域NR中的每个却可以包括通过第二装置隔离层ST2彼此分隔开的多个区域。
多个有源图案FN可以在PMOSFET区域PR和NMOSFET区域NR的上部设置为沿与第一方向D1交叉的第二方向D2线性地延伸。有源图案FN可以是基底100的一部分或者是从基底100突出的图案。有源图案FN可以沿第一方向D1彼此分隔开。第一装置隔离层ST1可以在每个有源图案FN的两侧设置为沿第二方向D2延伸。在一些示例中，每个有源图案FN在其最顶部具有鳍形部分。作为示例，鳍形部分可以是图案FN的在第一装置隔离层ST1的水平面以上沿向上的方向突出的部分。
第一装置隔离层ST1和第二装置隔离层ST2可以以基本连续的方式彼此连接，从而形成单一绝缘层。在一些示例中，第二装置隔离层ST2的厚度可以大于第一装置隔离层ST1的厚度。在这种情况下，第一装置隔离层ST1可以由与用于形成第二装置隔离层ST2的工艺不同的工艺形成。在某些示例中，第一装置隔离层ST1可以利用与第二装置隔离层ST2的工艺相同的工艺来同时形成，从而具有与第二装置隔离层ST2的厚度基本相同的厚度。第一装置隔离层ST1和第二装置隔离层ST2可以形成在基底100的上部中。第一装置隔离层ST1和第二装置隔离层ST2可以由例如氧化硅层构成。
栅极图案GP可以在有源图案FN上设置为沿第一方向D1穿过有源图案FN延伸并彼此平行。栅极图案GP可以在第二方向D2上彼此分隔开。更具体地，每个栅极图案GP可以平行于第一方向D1地延伸穿过PMOSFET区域PR、第二装置隔离层ST2和NMOSFET区域NR。
栅极绝缘图案GI可以设置在每个栅极图案GP的下面和两侧，栅极间隔件GS可以设置在每个栅极图案GP的两侧。此外，覆盖图案CP可以设置为覆盖每个栅极图案GP的顶表面。然而，在某些示例中，覆盖图案CP可以从栅极图案GP的顶表面的连接到栅极接触件CB的一部分去除。第一层间绝缘层110至第五层间绝缘层150可以设置成覆盖栅极图案GP。
栅极图案GP可以由从由掺杂的半导体、金属和导电金属氮化物组成的组中选择的至少一种材料来形成或包括所述至少一种材料。栅极绝缘图案GI可以包括氧化硅层、氮氧化硅层和介电常数大于氧化硅层的介电常数的高k介电层中的至少一种。覆盖图案CP和栅极间隔件GS中的每个可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。第一层间绝缘层110至第五层间绝缘层150中的每个可以是氧化硅层或氮氧化硅层。
源区/漏区SD可以设置在有源图案FN的位于每个栅极图案GP的两侧的部分中。PMOSFET区域PR中的源区/漏区SD可以是p型杂质区域，NMOSFET区域NR中的源区/漏区SD可以是n型杂质区域。位于栅极图案GP下面且与栅极图案GP叠置的鳍形部分可以用作晶体管的沟道区域AF。
源区/漏区SD可以是通过选择性外延生长工艺形成的外延图案。因此，源区/漏区SD的顶表面可以位于比鳍形部分的顶表面高的水平面处。源区/漏区SD可以包括不同于基底100的半导体元件的半导体元件。作为示例，源区/漏区SD可以由具有晶格常数不同于(例如，大于或小于)基底100的晶格常数的半导体材料来形成或者包括所述半导体材料。因此，源区/漏区SD可以对沟道区域AF施加压应力或张应力。
栅极图案GP和有源图案FN可以构成多个逻辑晶体管。例如，它们可以与参照图6A描述的逻辑布图对应。
源极/漏极接触件CA可以设置在栅极图案GP之间。源极/漏极接触件CA可以沿有源图案FN并在第二方向D2上布置。作为示例，源极/漏极接触件CA可以分别设置在PMOSFET区域PR和NMOSFET区域NR上的栅极图案GP之间并且可以沿第一方向D1布置(例如，见图7C)。源极/漏极接触件CA可以直接结合到源区/漏区SD且电连接到源区/漏区SD。源极/漏极接触件CA可以设置在第一层间绝缘层110中。栅极接触件CB可以设置在至少一个栅极图案GP上。
第一下过孔V11和第二下过孔V12可以设置在第一层间绝缘层110上并且在第二层间绝缘层120中。第一金属层可以设置在第二层间绝缘层120上并且在第三层间绝缘层130中。第一金属层可以包括第一电源线PL1和第二电源线PL2以及第一下金属线M11和第二下金属线M12。第一电源线PL1和第二电源线PL2可以对应于参照图6C描述的第一电源图案PL1和第二电源图案PL2，第一下金属线M11和第二下金属线M12可以对应于参照图6C描述的第一管脚图案M11和第二管脚图案M12。
作为示例，第一下金属线M11可以通过第一下过孔V11电连接到源极/漏极接触件CA中的一个。第二下金属线M12可以通过第二下过孔V12电连接到栅极接触件CB。
第一电源线PL1可以设置在PMOSFET区域PR外侧并与PMOSFET区域PR相邻，第二电源线PL2可以设置在NMOSFET区域NR外侧并与NMOSFET区域NR相邻。第一电源线PL1可以通过下过孔连接到源极/漏极接触件CA以将漏电压(Vdd)(例如，电源电压)施加到PMOSFET区域PR。第二电源线PL2可以通过下过孔连接到源极/漏极接触件CA以将源电压(Vss)(例如，接地电压)施加到NMOSFET区域NR。
第一上过孔V21和第二上过孔V22可以设置在第三层间绝缘层130上并且在第四层间绝缘层140中。第二金属层可以设置在第四层间绝缘层140上并且在第五层间绝缘层150中。第二金属层可以包括第一上金属线M21和第二上金属线M22。第一上金属线M21和第二上金属线M22可以对应于参照图6C描述的第一互连图案M21和第二互连图案M22。
作为示例，第一上金属线M21可以通过第一上过孔V21电连接到第一下金属线M11。第二上金属线M22可以通过第二上过孔V22电连接到第二下金属线M12。
第一金属层和第二金属层可以使用参照图2描述的设计并制造半导体装置的方法来形成。例如，可以对半导体集成电路执行高级设计工艺和布图设计工艺以制造参照图6C描述的标准单元布图。随后，可以执行光学邻近校正以制造修改的金属布图，可以基于修改后的金属布图制造光掩模。
形成第一金属层的步骤可以包括在第三层间绝缘层130上形成由互连布图限定了其图案的光刻胶图案。例如，可以在第三层间绝缘层130上形成光刻胶层。接下来，可以使用基于互连布图制造的光掩模对光刻胶层执行曝光工艺，随后可以对光刻胶层执行显影工艺以形成光刻胶图案。在一些示例中，光刻胶图案可以形成为具有限定金属线孔的开口。
接下来，可以使用光刻胶图案作为蚀刻掩模来蚀刻第三层间绝缘层130，从而形成互连孔。可以通过用导电材料填充互连孔来形成第一电源线PL1和第二电源线PL2以及第一下金属线M11和第二下金属线M12。导电材料可以由金属材料(例如，铜)来形成或者包括金属材料(例如，铜)。
可以通过与用于形成第一金属层的方法相似的方法来形成第二金属层。
图8A至图8C是根据发明构思的一些示例示出安置标准单元和为其建立布线结构的平面图。在对本示例的下面的描述中，可以由相似或等同的附图标号来指示前面参照图6A至图6C描述的元件或步骤以避免重复对其详细描述的必要性。
参照图3和图8A，可以使用布图设计工具制备初始标准单元布图(S121)。更详细地，可以设置互连布图，设置互连布图的步骤可以包括安置第一电源图案PL1和第二电源图案PL2、安置第一初始管脚图案PM11和第二初始管脚图案PM12以及安置第一下过孔图案V11和第二下过孔图案V12。第一初始管脚图案PM11和第二初始管脚图案PM12中的每个可以在它们的形状和位置方面与参照图4A描述的第一管脚图案M11和第二管脚图案M12中对应的一个基本相同。
标准单元布图可以保存在参照图2描述的单元库中。接下来，可以将保存在单元库中的多个标准单元布图设定在适当的位置(S122)。
参照图3和图8B，可以对标准单元布图执行布线步骤以使标准单元连接到高水平互连布图(S123)。设置高水平互连布图的步骤可以包括安置第一互连图案M21和第二互连图案M22以及安置第一上过孔图案V21和第二上过孔图案V22。
第一上过孔图案V21和第二上过孔图案V22中的每个可以放置在第一初始管脚图案PM11和第二初始管脚图案PM12分别与第一互连图案M21和第二互连图案M22叠置的区域中的相应的一个叠置区域上。例如，第一上过孔图案V21可以放置在第一初始管脚图案PM11的第一区域RG1上。第一区域RG1的其上放置有第一上过孔图案V21的区域可以指第一接触区域。第一下过孔图案V11可以放置在第一区域RG1下面。第一区域RG1的其上放置有第一下过孔图案V11的另一区域可以指第二接触区域。第一初始管脚图案PM11可以放置在不与第一区域RG1叠置的第二区域RG2上。
参照图3和图8C，可以基于在完成布线步骤时获得的接触信息在互连布图中放置第一管脚图案M11和第二管脚图案M12(S124)。更详细地，可以处理第一初始管脚图案PM11以保留包括第一接触区域和第二接触区域的第一区域RG1而去除第二区域RG2。第一初始管脚图案PM11的剩余部分(例如，第一区域RG1)可以用作第一管脚图案M11。可以通过以处理第一初始管脚图案PM11的方式相同的方式来处理第二初始管脚图案PM12来形成第二管脚图案M12。
图9A、图9C和图9D是根据发明构思的一些示例示出安置标准单元并为其建立布线结构的方法的平面图。图9B是示出其互连布图彼此不同的标准单元布图的一些示例的平面图。在对本示例的下面的描述中，可以由相似或等同的附图标号来指示前面参照图6A至图6C描述的元件或步骤以避免重复对其详细描述的必要性。
参照图3和图9A，可以使用布图设计工具设置初始标准单元布图(在S121中)。更详细地，可以设置互连布图，设置互连布图的步骤可以包括安置第一电源图案PL1和第二电源图案PL2、安置第一初始管脚图案PM11和第二初始管脚图案PM12以及安置第一下过孔图案V11和第二下过孔图案V12。第一初始管脚图案PM11和第二初始管脚图案PM12中的每个可以在它们的形状和布置方面与参照图4A描述的第一管脚图案M11和第二管脚图案M12中相应的一个基本相同。
参照图9B，可以修改图9A中示出的初始标准单元布图以产生互连布图彼此不同的第一标准单元布图至第四标准单元布图A、B、C和D。例如，图9B中示出的标准单元布图A、B、C和D中的每个的逻辑布图可以与图9A的初始标准单元布图的逻辑布图相同，但是图9B中示出的标准单元布图A、B、C和D中的每个的互连布图可以不同于图9A的初始标准单元布图的互连布图。
例如，第一标准单元布图至第四标准单元布图A、B、C和D中的每个可以包括第一管脚图案M11和第二管脚图案M12。在该示例中，第一管脚图案M11和第二管脚图案M12在其尺寸上彼此不同；即，设置在第一管脚图案M11和第二管脚图案M12中的管脚区域PI的数目不同。另外，第一管脚图案M11和第二管脚图案M12可以在它们的相对位置方面彼此不同。
注意，第一标准单元布图至第四标准单元布图A、B、C和D仅是标准单元布图的可能修改的示例，即，可以基于设置在第一初始管脚图案PM11和第二初始管脚图案PM12中的管脚区域PI的数目来修改标准单元布图以提供不同组的标准单元布图。例如，在第一初始管脚图案PM11和第二初始管脚图案PM12中的每个具有五个管脚区域PI的情况下，可以修改标准单元布图以产生一组彼此不同的多达5×5(即，25个)的标准单元布图。
初始标准单元布图以及通过以上工艺设置的第一标准单元布图至第四标准单元布图A、B、C和D可以保存在参照图2描述的单元库中。随后，可以将保存在单元库中的多个标准单元布图设定在适当的位置(S122)。
参照图3和图9C，可以对初始标准单元布图执行布线步骤以使初始标准单元布图连接到高水平互连布图(在S123中)。设置高水平互连布图的步骤可以包括安置第一互连图案M21和第二互连图案M22以及安置第一上过孔图案V21和第二上过孔图案V22。
第一上过孔图案V21和第二上过孔图案V22中的每个可以安置在第一初始管脚图案PM11和第二初始管脚图案PM12分别与第一互连图案M21和第二互连图案M22叠置的区域中的相应的一个叠置区域上。将要设置第一上过孔图案V21和第二上过孔图案V22的位置可以构成接触信息的一部分。
例如，当在第一方向D1上看时，第一上过孔图案V21可以设置在第一初始管脚图案PM11的第三管脚区域中，第二上过孔图案V22可以设置在第二初始管脚图案PM12的第二管脚区域中。
参照图3和图9D，可以基于接触信息在互连布图中放置第一管脚图案M11和第二管脚图案M12(S124)。更详细地，基于接触信息，可以用第一标准单元布图至第四标准单元布图A、B、C和D中的一个替代任何初始标准单元布图。
例如，包括第一管脚图案M11的三个管脚区域和第二管脚图案M12的两个管脚区域的互连布图可以适合于满足由接触信息施加的技术要求。在这种情况下，参照图9B，第二标准单元布图至第四标准单元布图B、C和D适合于满足这些要求。然而，在这些第二标准单元布图至第四标准单元布图B、C和D之中，由于第二标准单元布图B的最小管脚图案M11和M12并且因为在基于第二标准单元布图至第四标准单元布图B、C和D制造的装置之中，基于第二标准单元布图制造的装置将表现最低的寄生电容，因此第二标准单元布图B可以是最令人满意的。因此，可以用第二标准单元布图B来替代初始标准单元布图。
图10A至图10C是示出根据发明构思的一些示例示出安置标准单元并为其建立布线结构的平面图。在对本示例的下面的描述中，可以由相似或等同的附图标号来指示前面参照图6A至图6C描述的元件或步骤以避免重复对其详细描述的必要性。
参照图3和图10A，可以使用布图设计工具设置初始标准单元布图(S121)。设置标准单元布图的步骤可以包括设置第一互连布图和第二互连布图。在一些示例中，第一互连布图可以对应于将要形成在半导体基底上的第一金属层，第二互连布图可以对应于将要形成在半导体基底上的第二金属层。换言之，与图6A中示出的示例不同，标准单元布图可以包括多个互连布图，互连布图可以依据构成标准单元布图的电路的类型而改变。
设置第一互连布图的步骤可以包括安置第一电源图案PL1和第二电源图案PL2、安置第一至第三下互连线图案M11、M12和M13。虽然未示出，但第一至第三下互连线图案M11、M12和M13可以通过下过孔图案连接到逻辑布图。
第二互连布图的制造可以包括安置第一至第三初始管脚图案PM21、PM22和PM23以及安置第一至第三过孔图案V21、V22和V23。第一至第三过孔图案V21、V22和V23中的每个可以设置在第一至第三下互连线图案M11、M12和M13与第一至第三初始管脚图案PM21、PM22和PM23的对应的一对之间以使所述对应的一对彼此连接。
标准单元布图可以保存在参照图2描述的单元库中。接下来，可以将保存在单元库中的多个标准单元布图设定在适当的位置(S122)。
参照图3和图10B，可以对标准单元布图执行布线步骤以使标准单元连接到高水平互连布图(S123)。设置高水平互连布图的步骤可以包括安置第一至第三上互连线图案M31、M32和M33以及安置第一至第三上过孔图案V31、V32和V33。第一至第三上过孔图案V31、V32和V33中的每个可以放置在第一至第三初始管脚图案PM21、PM22和PM23分别与第一至第三上互连线图案M31、M32和M33叠置的区域中的相应的一个叠置区域上。在完成布线步骤时，可以得到接触信息。
参照图3和图10C，可以基于接触信息在第二互连布图中设置或产生第一至第三管脚图案M21、M22和M23(S124)。第一至第三管脚图案M21、M22和M23的形成可以使用前面参照图6C、图8C和图9D描述的方法中的一种来执行。结果，与第一至第三初始管脚图案PM21、PM22和PM23中对应的一个相比，第一至第三管脚图案M21、M22和M23中的每个的尺寸可以减小。
与参照图6A至图6C以及图10A至图10C示出并描述的示例不同，标准单元布图的管脚图案不限于设置在第一金属层和/或第二金属层(在基底上方)中。相反，如上所述，管脚图案可以安置在高水平金属层(例如，第三金属层)中。此外，管脚图案可以设置在不同的金属层中；例外，多个管脚图案可以安置在第一金属层和第二金属层中的每个中。
图11A和图11B是根据发明构思的一些示例示出安置标准单元并为其建立布线结构的平面图。在对本示例的下面的描述中，可以由相似或等同的附图标号来指示前面参照图6A至图6C描述的元件或步骤以避免重复对其详细描述的必要性。
参照图3和图11A，可以设置参照图6A、图8A或图9A描述的标准单元布图(S121)。标准单元布图可以保存在参照图2描述的单元库中。随后，可以将保存在单元库中的多个标准单元布图设定在适当的位置以沿第二方向D2对齐并彼此平行(S122)。多个相同的标准单元布图可以设定在适当的位置以形成均包括具有相同电路的相同的逻辑布图的第一标准单元布图STD1和第二标准单元布图STD2。作为示例，第一标准单元布图STD1和第二标准单元布图STD2可以表示反相器。第一标准单元布图STD1可以具有包括第一初始管脚图案PM11和第二初始管脚图案PM12的第一互连布图，第二标准单元布图STD2可以具有包括第三初始管脚图案PM13和第四初始管脚图案PM14的第二互连布图。第一初始管脚图案PM11和第二初始管脚图案PM12以及第三初始管脚图案PM13和第四初始管脚图案PM14可以在它们的尺寸和位置方面彼此相同。尽管未示出，但是附加的标准单元布图可以附加地设置在第一标准单元布图STD1和第二标准单元布图STD2之间。
参照图3和图11B，可以对第一标准单元布图STD1和第二标准单元布图STD2执行布线步骤以使第一标准单元布图STD1和第二标准单元布图STD2连接到高水平互连布图(S123)。尽管第一标准单元布图STD1和第二标准单元布图STD2相同，但是在布线步骤中第一标准单元布图STD1和第二标准单元布图STD2可以连接到彼此不同的标准单元，因此，第一标准单元布图STD1和第二标准单元布图STD2可以具有与之相关的不同的接触信息。作为示例，第一标准单元布图STD1可以连接到构成高水平互连布图的第一互连图案M21和第二互连图案M22。第二标准单元布图STD2可以连接到构成高水平互连布图的第三互连图案M23和第四互连图案M24。
基于接触信息，可以在第一互连布图中设置或产生第一管脚图案M11和第二管脚图案M12，可以在第二互连布图中设置或产生第三管脚图案M13和第四管脚图案M14(在S124中)。第一管脚图案M11和第二管脚图案M12和/或第三管脚图案M13和第四管脚图案M14可以使用前面参照图6C、图8C和图9D描述的方法中的一种方法来形成。因此，能够在相同的标准单元布图(例如，第一标准单元布图STD1和第二标准单元布图STD2)中设置其尺寸和布置彼此不同的第一管脚图案M11和第二管脚图案M12以及第三管脚图案M13和第四管脚图案M14。
相反，如果在安置标准单元布图并为其建立布线结构的步骤时，新产生了管脚图案(例如，见图4B或图5B)，那么相同的标准单元布图可以具有相同的管脚图案(例如，具有相同尺寸和相同布置)，无论布线步骤中是否有不同。相反，在根据发明构思的一些示例中的布图设计方法中，尽管标准单元布图相同，但是能够实现分别用于标准单元布图的在它们的尺寸和相对位置方面彼此不同的管脚图案。这使得能够实现具有优化的特性的半导体装置。
根据发明构思的一些示例，设计半导体装置的布图的方法可以包括基于布线步骤之后获得的接触信息在标准单元布图中的互连布图中安置管脚图案。因此，能够在布线中使自由度最大化并实现具有高操作速度和低功耗特性的半导体装置。
最后，尽管已经具体地示出并描述了发明构思的示例，但是本领域的普通技术人员将理解的是，在不脱离由权利要求限定的发明构思的精神和范围的情况下，可以对其作出形式和细节上的变化。

Claims (19)

1.一种集成电路，所述集成电路包括：
基底；
第一有源区域；
第二有源区域，在第一方向上与第一有源区域间隔开；
第一电源线，平行于与第一方向交叉的第二方向延伸；
第二电源线，平行于第二方向延伸；
多个栅极图案，平行于第一方向延伸，其中，所述多个栅极图案在第二方向上彼此间隔开；
第一接触件，设置在第一有源区域和第二有源区域中的至少一个内，并设置在所述多个栅极图案中的至少一个上；
下金属线；
上金属线；
过孔，将下金属线连接到上金属线；
多个鳍，沿第二方向延伸，其中，所述多个鳍形成在第一有源区域和第二有源区域中的所述至少一个上；
源区/漏区，设置在第一有源区域和第二有源区域中的所述至少一个的部分中，并位于所述多个栅极图案中的所述至少一个的两侧处；以及
第二接触件，连接到源区/漏区；
其中，所述多个栅极图案在所述多个鳍上设置为沿第一方向跨过所述多个鳍并彼此平行地延伸；
其中，第一接触件设置在第一层中，下金属线设置在第二层中，上金属线设置在第三层中；
其中，第一接触件将所述多个栅极图案中的所述至少一个电连接至下金属线；
其中，第一接触件包括与所述多个栅极图案中的所述至少一个接触的第一部分和与下金属线接触的第二部分；并且
其中，第一有源区域和第二有源区域分别包括PMOSFET区域和NMOSFET区域。
2.根据权利要求1所述的集成电路，其中，第一层至第三层是层间绝缘层。
3.根据权利要求1所述的集成电路，其中，源区/漏区是外延图案。
4.根据权利要求1所述的集成电路，其中，源区/漏区由晶格常数不同于基底的晶格常数的半导体材料形成或包括晶格常数不同于基底的晶格常数的半导体材料。
5.根据权利要求1所述的集成电路，其中，第二接触件包括沿所述多个鳍并在第二方向上布置的多个第二接触件。
6.根据权利要求1所述的集成电路，所述集成电路还包括覆盖图案，覆盖图案设置为覆盖所述多个栅极图案中的每个栅极图案的顶表面。
7.根据权利要求1所述的集成电路，所述集成电路还包括多个第一隔离层，所述多个第一隔离层设置在所述多个鳍中的每个鳍的两侧处。
8.根据权利要求7所述的集成电路，所述集成电路还包括第二隔离层，第二隔离层插置在第一有源区域和第二有源区域之间。
9.根据权利要求8所述的集成电路，其中，第二隔离层的底表面低于所述多个第一隔离层的底表面。
10.根据权利要求8所述的集成电路，其中，第二隔离层限定PMOSFET区域和NMOSFET区域。
11.根据权利要求8所述的集成电路，其中，第二隔离层的深度大于所述多个第一隔离层的深度。
12.根据权利要求1所述的集成电路，其中，下金属线平行于第二方向延伸。
13.根据权利要求1所述的集成电路，其中，上金属线平行于第一方向延伸。
14.一种集成电路组，所述集成电路组包括：
第一标准单元，包括：第一有源区域；第二有源区域，在第一方向上与第一有源区域间隔开；第一栅极图案，平行于第一方向地延伸跨过第一有源区域和第二有源区域中的至少一个；第二栅极图案，平行于第一方向地延伸跨过第一有源区域和第二有源区域中的所述至少一个，其中，第二栅极图案在与第一方向交叉的第二方向上与第一栅极图案间隔开；第三栅极图案，平行于第一方向地延伸跨过第一有源区域和第二有源区域中的所述至少一个，其中，第三栅极图案在第二方向上与第二栅极图案间隔开；第一接触件，设置在第一有源区域和第二有源区域中的所述至少一个内并设置在第二栅极图案上；第一下金属线；以及第一上金属线；
第二标准单元，包括：第三有源区域；第四有源区域，在第一方向上与第三有源区域间隔开；第四栅极图案，平行于第一方向地延伸跨过第三有源区域和第四有源区域中的至少一个；第二接触件，设置在第三有源区域和第四有源区域中的所述至少一个内并设置在第四栅极图案上；第二下金属线；以及第二上金属线；
多个鳍，沿第二方向延伸，其中，所述多个鳍形成在第一有源区域至第四有源区域中的至少一个上；
第一电源线，平行于第二方向延伸；以及
第二电源线，平行于第二方向延伸；
其中，第一接触件将第二栅极图案电连接至第一下金属线；
其中，第二接触件将第四栅极图案电连接至第二下金属线；
其中，第一标准单元和第二标准单元在第二方向上彼此相邻；并且
其中，第一标准单元和第二标准单元之间的边界位于第三栅极图案和第四栅极图案之间。
15.根据权利要求14所述的集成电路组，所述集成电路还包括多个第一隔离层，所述多个第一隔离层设置在所述多个鳍中的每个鳍的两侧处。
16.根据权利要求15所述的集成电路组，所述集成电路组还包括第二隔离层，第二隔离层插置在第一有源区域和第二有源区域之间。
17.根据权利要求16所述的集成电路组，其中，第二隔离层的底表面低于所述多个第一隔离层的底表面。
18.根据权利要求16所述的集成电路组，其中，第二隔离层限定PMOSFET区域和NMOSFET区域。
19.根据权利要求16所述的集成电路组，其中，第二隔离层的深度大于所述多个第一隔离层的深度。
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