JP7286855B2 - ダブルスペーサ液浸リソグラフィトリプルパターニングのフロー及び方法 - Google Patents

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Description

半導体製造プロセスが進歩し、オンダイの幾何学的寸法が減少するにつれて、半導体チップは、より少ないスペースでより多くの機能性及び性能を提供する。多くの進歩がなされてきたが、潜在的な利益を制限し得る処理及び集積回路設計における現代の技術では、設計上の問題が依然として生じている。例えば、設計で使用される信号ルートの数及びサイズが増加すると、対応する金属ワイヤが消費する領域が拡大する。金属ワイヤの幅及びピッチの縮小を達成するために、比較的高価な処理技術が使用されている。さらに、これらの比較的高価な処理技術も比較的新しく、したがって比較的高い欠陥率を有する。
上記を鑑みて、半導体処理の歩留まりを管理し、信号の輻輳を低減しながら金属ワイヤを製造する効率的な方法及びシステムが望まれている。
本明細書に記載される方法及びメカニズムの利点は、添付の図面と併せて以下の説明を参照することによって、より良く理解することができる。
標準セルレイアウトの平面図の一般化された図である。 信号トラックのグループの使用を強調した標準セルレイアウトの別の平面図の一般化された図である。 製造される半導体金属パターンの断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 金属トラックに使用される金属パターンを製造する方法の一般化された図である。 金属トラックに使用される金属パターンを製造する別の方法の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 製造される半導体金属パターンの別の断面図の一般化された図である。 金属トラックに使用される金属パターンを製造する別の方法の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの断面図の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの別の断面図の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの別の断面図の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの別の断面図の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの別の断面図の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの別の断面図の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの別の断面図の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの別の断面図の一般化された図である。 代替ステップを使用して製造される半導体金属パターンの別の断面図の一般化された図である。 金属トラックに使用される金属パターンを製造する別の方法の一般化された図である。
本発明は、様々な変更及び代替形態を受け入れることができるが、特定の実施形態を例として図面に示し、本明細書で詳細に説明する。しかしながら、図面及びその詳細な説明は、本発明を開示された特定の形態に限定することを意図するものではなく、逆に、本発明は、本発明は、添付の特許請求の範囲によって定義される本発明の範囲内にある全ての変更、均等物及び代替物を包含するものであることを理解されたい。
以下の説明では、本明細書に提示される方法及びメカニズムの十分な理解を提供するために、多くの具体的な詳細が示されている。しかしながら、当業者は、様々な実施形態がこれらの具体的な詳細無しに実施され得ることを認識すべきである。いくつかの例では、周知の構造、コンポーネント、信号、コンピュータプログラム命令及び技術は、本明細書に記載されたアプローチを不明瞭にすることを避けるために、詳細に示されていない。説明を簡単且つ明確にするために、図に示される要素が必ずしも縮尺通りに描かれていないことが理解されるであろう。例えば、いくつかの要素の寸法は、他の要素と比較して誇張されている場合がある。
様々な実施形態では、標準セルは、信号ルーティングのために信号ワイヤの１つ以上のグループを使用する。いくつかの実施形態では、標準セルは、水平信号ルートのために、セルの上部にある第１グループを使用し、水平信号ルートのために、セルの下部にある第２グループを使用する。各グループは、２つ以上の金属トラックを信号ワイヤに使用する。いくつかの実施形態では、これらの金属トラックは、例えば金属０等のローカル相互接続金属層を使用する。金属の幅及び金属間の間隔は非常に小さく、比較的高分解能を有する半導体製造プロセスによって生成される。高分解能により、複数のコンタクトをトレンチシリサイドコンタクト及び金属ゲート上に配置し、ローカル相互接続を使用して、金属トラックの上部グループ及び下部グループのうち何れかと相互接続することができる。
複数の位置は、標準セル内で効率的な信号及び電力のルーティングを提供するため、ローカル相互接続以外の別の金属層を使用する機会が大幅に削減される。例えば、標準セルの上部にあるＰＭＯＳ ＦＥＴＳ（ｐ型金属酸化膜半導体電界効果トランジスタ、すなわちｐｆｅｔｓ）は、ローカル相互接続を使用して、金属トラックの上部グループ内のコンタクトの複数の可能な位置（potential locations）にアクセスすることができる。同様に、標準セルの下部のＮＭＯＳ ＦＥＴＳ（ｎ型金属酸化膜半導体電界効果トランジスタ、すなわちｎｆｅｔｓ）も、ローカル相互接続を使用して、金属トラックの下部グループ内のコンタクトの複数の可能な位置にアクセスすることができる。これらのグループ内のコンタクト用の複数の可能な位置によって提供される柔軟性は、例えば金属１又は金属２等の他の金属相互接続、並びに、信号及び電力をルーティングするための対応するコンタクトの使用を排除する。
ローカル相互接続を使用して金属トラックのグループを生成するために、半導体構造は、第１酸化物層の上部の第１ポリシリコン層を使用して製造される。複数のマンドレルが第１ポリシリコン層の上部にあり、各マンドレルは、第１窒化物の上部に第２ポリシリコンを含む。半導体構造は、複数のマンドレルの各々の第１の対の側壁を含み、各側壁は、スペーサ酸化物を使用する。第２の対の側壁は、第１の対の側壁の各々にあり、これらの側壁の各々は、スペーサ窒化物を使用する。したがって、各マンドレルの両側には、スペーサ酸化物及びスペーサ窒化物の組み合わせを使用したダブルスペーサがある。
第２酸化物層は、ダブルスペーサと、第１ポリシリコン層の露出領域とに堆積される。複数のマンドレルのうち少なくとも１つのマンドレルは、形成される金属パターンの２つのグループ間の間隔に使用される幅を有する。ダブルスペーサの残りのスペーサ窒化物は、形成される金属パターンのグループの金属パターン間の間隔に使用される幅を有する。ダブルスペーサの残りのスペーサ酸化物は、形成される金属パターンのグループの金属パターンの幅に使用される幅を有する。半導体構造の特定の領域を特定の順序でエッチングして金属パターンのグループを形成する一連の製造プロセスのステップが続く。以下の説明では、図１～図２は、金属トラックのグループを使用する標準セルに使用されるレイアウトを示している。図３～図１２は、製造される半導体構造の断面図を示している。図１３～図１４は、半導体構造の製造方法のステップを提供する。図１５～図２３は、金属パターンのグループを生成するためにさらに製造される半導体構造の断面図を示している。図２４は、金属パターンのグループを生成するために、半導体構造をさらに製造する方法のステップを提供する。図２５～図３３は、金属パターンのグループを生成するために、代替処理ステップを用いてさらに製造される半導体構造の断面図を示している。図３４は、金属パターンのグループを生成するために、代替処理ステップを用いて半導体構造をさらに製造する方法のステップを提供する。
図１を参照すると、標準セルレイアウト１００の平面図の一般化されたブロック図が示されている。ここでは、説明を容易にするために、アクティブ領域が標準セルレイアウト１００に示されていない。図示した実施形態では、標準セルレイアウト１００は、６デバイスマルチプレクサ（six device multiplexer）用である。しかしながら、図３～図２３及び図２４～図３３に示す製造技術は、他の複合ゲート及び機能ユニットに使用される様々な他の標準セルに使用することができる。本明細書で使用されるように、デバイスは、トランジスタとも呼ばれる。６デバイスマルチプレクサの場合、ＰＭＯＳ ＦＥＴＳ（ｐ型金属酸化膜半導体電界効果トランジスタ、すなわちｐｆｅｔｓ）は、標準セルレイアウト１００の上部にある。ＮＭＯＳ ＦＥＴＳ（ｎ型金属酸化膜半導体電界効果トランジスタ、すなわちｎｆｅｔｓ）は、標準セルレイアウト１００の下部にある。
様々な実施形態では、標準セルレイアウト１００のトランジスタは、非平面トランジスタである。非平面トランジスタは、短チャネル効果を低減するための半導体処理において比較的最近開発されたものである。トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタは、非平面トランジスタの例である。次に、レイアウト１００で使用される材料について説明する。
図示するように、標準セルレイアウト１００は、垂直方向の金属ゲート１１０と、ソース領域及びドレイン領域用の垂直方向のトレンチシリサイドコンタクト１２０と、ローカル相互接続用の水平方向の金属０（Ｍ０又は金属０）１３０と、を使用する。一実施形態では、ゲートオープンコンタクトプロセス（gate open contact process）に加えて、自己整合ゲート及びローカル相互接続プロセスを使用して、フルトレンチシリサイドストラップを生成する。図示するように、コンタクト１４０は、金属ゲート１１０を金属０ １３０に接続するために使用され、コンタクト１４２は、トレンチシリサイドコンタクト１２０を金属０ １３０に接続するために使用される。標準セルレイアウト１００は、ローカル相互接続用の垂直方向の金属１（Ｍ１又は金属１）１５０と、水平相互接続金属０ １３０を垂直相互接続金属１ １５０に接続するためのビア１５２と、をさらに使用する。
レイアウト１００は、上部で電源ピンを使用し、下部で接地ピンを使用する。図示するように、レイアウト１００は電源レールを何処にも使用していない。上部の垂直金属１ １５０のルーティングは、電源接続を生じさせるために、水平金属２（Ｍ２又は金属２）１７０への柔軟な接続を提供する。下部の垂直金属１ １５０のルーティングは、接地接続を生じさせるために、金属２ １７０トラックへの柔軟な接続を提供する。ビア１６０は、垂直金属１ １５０トラックを水平金属２ １７０トラックに接続するために使用される。図示するように、ビア１６０を使用する接続は、レイアウト１００の四隅の各々で行われる。
図示した実施形態では、レイアウト１００は、水平金属０ １３０ローカル相互接続を用いて３つの水平信号ルートをルーティングするために、上部のグループ１０２を使用する。さらに、レイアウト１００は、水平金属０ １３０ローカル相互接続を用いて３つの水平信号ルートをルーティングするために、下部のグループ１０４を使用する。グループ１０２，１０４の各々は、所定の幅及びピッチを有する３つの水平信号ワイヤをルーティングするために、３つの水平トラックを使用する。また、グループ１０２，１０４は、「トリプレット」グループとも呼ばれる。グループ１０２，グループ１０４の各々は、３つの水平トラックを使用するように示されているが、他の実施形態では、任意の他の数の複数の水平トラックが使用される。２つのグループ１０２，１０４間には、グループ１０２，１０４で使用される複数の水平トラック以外の追加の信号ルーティングトラックに使用可能な間隔（spacing）が存在する。
いくつかの実施形態では、標準セルレイアウト１００のデバイスは、多くの製造技術のうち１つの技術によって製造される。製造技術の例は、多くの液浸リソグラフィ技術、ダブルパターニング技術、極端紫外線リソグラフィ（ＥＵＶ）技術、及び、指向性自己組織化（ＤＳＡ）リソグラフィ技術のうち１つである。いくつかの実施形態では、ＥＵＶ技術は、他の技術と比較して、ビア及び接点モジュールに対して多くの柔軟性を提供する。
製造技術には様々な問題がある。１番目の問題は、例えば毎時又は毎日等の単位時間当たりに生産されるウェハ又はダイの数の割合であるスループットである。２番目の問題は、製造されたダイの総数に対する、製品に使用可能な生産的なダイの数である歩留まりである。３番目の問題は、製造プロセスで製造可能な最小のフィーチャ（feature）である分解能である。例えば、フィーチャの例は、トランジスタ（デバイス）の長さである。製造プロセスでは、２つの別々ではあるが隣接する領域であるソース領域及びドレイン領域を、その２つの領域が依然として互いに区別される最小距離で隣接して配置することができる。距離は、フィーチャ（及び、分解能）である、製造されるトランジスタの長さである。
フィーチャの別の例は、２つの金属ワイヤ間の距離である。特定の金属層の第１金属ワイヤの中間点と、同じ特定の金属層の第２金属ワイヤの中間点との間の最小距離がピッチである。また、別の例は、特定の金属層に対する金属ワイヤの最小幅である。製造プロセスは、製造プロセスを特徴付けるために使用される複数の距離を有する。複数の距離の各々は、目標歩留まりを提供するためにダイ上の多くの異なる材料のうち特定の材料に使用される最小距離である。これらの距離の全ての最小距離は、製造プロセスの分解能を定義するために使用される。他の距離は、目標歩留まりに基づいて確実な回路製造を保証するために、設計ルールに使用される。
図示した実施形態では、選択された製造技術によって提供される比較的高い分解能によって、グループ１０２又はグループ１０４と相互接続するコンタクト用の３つの位置を、トレンチシリサイドコンタクト１２０及び金属ゲート１１０に配置することが可能になる。３つの位置は、水平金属０ １３０ローカル相互接続以外の別の金属層を使用する可能性が低くなるように、標準セル内で効率的な信号ルーティング及び電力ルーティングを提供する。例えば、レイアウト１００の上部のｐｆｅｔｓは、グループ１０２内のコンタクト用の３つの可能な位置にアクセスすることができる。
ｐｆｅｔｓがグループ１０２内のコンタクト用の３つの可能な位置にアクセスすることができるのと同様に、レイアウト１００の下部のｎｆｅｔｓは、グループ１０４内のコンタクト用の３つの可能な位置にアクセスすることができる。グループ１０２，１０４内のコンタクト用の３つの可能な位置によって提供される柔軟性は、例えば垂直金属１又は水平金属２等の他の金属相互接続、並びに、信号及び電力をルーティングするための対応するコンタクトの使用を排除する。ここでも、グループ１０２，グループ１０４の各々は、３つの水平トラックを使用するように示されているが、他の実施形態では、任意の他の数の複数の水平トラックが使用される。したがって、トレンチシリサイドコンタクト１２０及び金属ゲート１１０のためにグループ１０２，１０４のコンタクトを使用するための別の数の可能な位置も可能であり、考えられる。
図２を参照すると、標準セルレイアウト２００の別の平面図の一般化されたブロック図が示されている。上述したレイアウト要素には、同じ符号が付されている。ここで、レイアウト２００は、レイアウト１００と同じであるが、説明を容易にするために、金属ゲート１１０と、トレンチシリサイドコンタクト１２０と、金属０ １３０と、金属ゲート１１０を金属０ １３０に接続するためのコンタクト１４０と、トレンチシリサイドコンタクト１２０を金属０ １３０に接続するためのコンタクト１４２と、のみを示している。
金属０ １３０の水平グループ１０２，１０４が再度示されている。レイアウト２００は、水平金属０ １３０ローカル相互接続を用いて３つの水平信号ルートをルーティングするために、上部のグループ１０２を使用する。さらに、レイアウト２００は、水平金属０ １３０ローカル相互接続を用いて３つの水平信号ルートをルーティングするために、下部のグループ１０４を使用する。２つのグループ１０２，１０４の間には、追加の信号ルーティングトラックに使用可能な間隔２３０が存在する。
選択された製造技術によって提供される比較的高い分解能は、トレンチシリサイドコンタクト１２０及び金属ゲート１１０に配置されるコンタクト用の多くの位置を可能にする。ここで、位置の数は、グループ１０２，１０４の各々の３つの水平トラック用の３つの位置として示されている。しかしながら、任意の他の数の複数のトラック、したがってコンタクト用の可能な位置が可能であり、考えられる。コンタクト用の位置は、水平金属０ １３０ローカル相互接続以外の別の金属層を使用する可能性が低くなるように、標準セル内で効率的な信号ルーティング及び電源ルーティングを提供する。
いくつかの実施形態では、極端紫外線リソグラフィ（ＥＵＶ）技術を使用して、グループ１０２，１０４の水平金属０ １３０ルートの幅及びピッチの各々の分解能を提供する。ＥＵＶ技術は、極端紫外線波長を使用して、４０ナノメートル未満の分解能に達する。極端紫外線波長は、約１３．５ナノメートルである。ＥＵＶビームを得るために比較的高温で高密度のプラズマが使用される。
他の実施形態では、グループ１０２，１０４の水平金属０ １３０ルートの幅及びピッチの各々の分解能は、液浸リソグラフィ技術によって設定される。液浸リソグラフィでは、撮像装置のレンズとウェハ表面との間に純水等の液状媒体が使用される。以前は、ギャップスペースは空気のみであった。この技術によって達成される分解能は、液状媒体の屈折率によって増加する撮像装置の分解能である。いくつかの例では、増加した分解能は、８０ナノメートルを超える。
他の実施形態では、ダブルパターニング技術を使用して、トリプレットグループ１０２，１０４の水平金属０ １３０ルートの幅及びピッチの各々の分解能を得る。ダブルパターニング技術は、液浸リソグラフィシステムを使用して、４０ナノメートル～８０ナノメートルの分解能を有するフィーチャを定義する。自己整合ダブルパターニング（ＳＡＤＰ）技術又はリソエッチリソエッチ（ＬＥＬＥ）技術の何れかが使用される。ダブルパターニング技術は、ウェハ上のフィーチャの最小寸法が照明光源の１９３ナノメートル波長未満である場合に生じる光リソグラフィの回折の効果を弱める。光リソグラフィにおける回折の効果を弱めるために使用される技術の他の例は、位相シフトマスク、光近接効果補正（ＯＰＣ）技術、光学装置の改良、及び、コンピュータリソグラフィである。
液浸リソグラフィ、ダブルパターニング、ＥＵＶ技術及びＤＳＡ技術、並びに、他の技術を選択する場合、コストは、液浸リソグラフィからＥＵＶに増加するものとして考えられる。しかしながら、時間の経過と共に、これらの技術のコストが調整され、グループ１０２，１０４の水平金属０ １３０ルートの幅及びピッチに対して比較的高い分解能を提供するために追加の新たな技術が開発されている。したがって、様々なリソグラフィ技術のうち１つが、比較的高い分解能を幅及びピッチに提供するために使用される。図３～図２３の以下の説明では、グループ１０２，１０４の水平金属０ １３０ルートの幅及びピッチの各々の分解能を提供するダブルスペーサ液浸リソグラフィトリプルパターニング技術の製造ステップを説明する。
図３を参照すると、製造される半導体金属パターンの断面図の一般化されたブロック図が示されている。ここで、層のスタックは、制御された厚さの酸化物層３１０に堆積されている。様々な実施形態では、酸化物層３１０は、層間誘電体（ＩＬＤ）である。ＩＬＤは、相互接続に使用される金属層を絶縁するために使用される。いくつかの実施形態では、ＩＬＤは、二酸化ケイ素である。他の実施形態では、ＩＬＤは、炭素又はフッ素を含む様々な低ｋ誘電体のうち１つである。低ｋ誘電体は、金属層間の低いキャパシタンスを提供し、これにより、性能損失、消費電力、及び、相互接続ルート間のクロストークを低減する。
図示した実施形態では、層のスタックは、酸化物層３１０の上部のポリシリコン層３２０と、ポリシリコン層３２０の上部の窒化物層３３０と、窒化物層３３０の上部の別のポリシリコン層３２２と、を使用する。様々な実施形態では、窒化物層３３０は、窒化ケイ素（ＳｉＮ）である。
図４を参照すると、製造される半導体金属パターンの別の断面図の一般化されたブロック図が示されている。図４～図２３に関して、上述したプロセス材料には、同じ符号が付されている。ここで、図４では、フォトレジスト層４１０が、最上部のポリシリコン層３２２の上部に形成され、繰り返し且つ比較的同じサイズの間隔でエッチングされる。様々な実施形態では、この繰り返し間隔によるエッチングによって、フォトレジスト４１０内にほぼ等間隔のトレンチ４２０，４２２が形成される。様々なリソグラフィ技術のうち１つは、フォトレジスト４１０内のトレンチ４２０，４２２のピッチを低減する（周波数を上げる）ために使用される。
フォトレジスト４１０のこれらのトレンチ４２０，４２２内のポリシリコン層３２２上の領域は、半導体金属パターンを製造することによって金属ワイヤを生成するために使用される領域である。例えば、再び図２を簡単に参照すると、グループ１０２，１０４の各々は、水平金属０ １３０ローカル相互接続を有する３つの水平信号トラックを用いて示されている。様々な実施形態では、これらの３つの水平信号トラックは、トレンチ４２０，４２２内に製造され、これについては、製造プロセスの後のステップで示される。再び、グループ１０２，１０４の各々は、３つの水平トラックを使用するように示されているが、他の実施形態では、任意の他の数の複数の水平トラックが使用される。上述したように、図２に示す２つのグループ１０２，１０４間の間隔２３０は、グループ１０２，１０４で使用される複数の水平トラック以外の追加の信号ルーティングトラックを提供する。図４において、ポリシリコン層３２２上の残りのフォトレジスト４１０の幅は、グループ１０２，１０４間の間隔２３０を決定する。したがって、グループ１０２，１０４間の間隔２３０を拡大するために、ポリシリコン層３２２上の残りのフォトレジスト４１０の幅は、より広くされる。
図５を参照すると、製造される半導体金属パターンの別の断面図の一般化されたブロック図が示されている。図示するように、半導体デバイス製造プロセスは、フォトレジスト層４１０によって保護されていない最上部のポリシリコン層３２２の領域にトレンチをエッチングする。続いて、このプロセスは、フォトレジスト層４１０によって保護されていない窒化物層３３０の領域にトレンチをエッチングして、図示した断面図が得られる。
図６～図８を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。図６において、フォトレジスト層４１０が剥離される。図７において、半導体デバイス製造プロセスは、最上部のポリシリコン層３２２、窒化物層３３０及び下部ポリシリコン層３２０上にコンフォーマルスペーサ（conformal spacer）酸化物層７１０を堆積させる。図８において、製造プロセスとも呼ばれる半導体デバイス製造プロセスは、スペーサ酸化物層７１０をエッチングして、スペーサ酸化物７１０の側壁を、最上部のポリシリコン層３２２及び窒化物層３３０の両側に残す。
図９～図１０を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。図９に示すように、コンフォーマル窒化物層（conformal nitride layer）９１０が、スペーサ酸化物層７１０及びポリシリコン層３２２上に堆積される。続いて、スペーサ窒化物層９１０は、図１０に示すようにエッチングされる。スペーサ酸化物層７１０及びスペーサ窒化物層９１０の各々は、ポリシリコン３２２及び窒化物３３０を含むマンドレルの周りにダブルスペーサを形成する。
図１１～図１２を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。図１１において、酸化物層１１１０は、スペーサ窒化物層９１０及びマンドレル上に堆積される。酸化物層７１０及び酸化物層１１１０がポリシリコン層３２０と接触する位置は、金属ワイヤ用に金属が堆積される領域を画定する後の製造ステップで示される。さらに、後の製造ステップで示すように、窒化物層３３０，９１０がポリシリコン層３２０と接触する位置は、堆積される金属ワイヤ間の間隔に使用される領域を画定する。図は縮尺通りに描かれていないが、ポリシリコン層３２０と接触する酸化物層７１０，１１１０の幅に加えて、窒化物層３３０，９１０の幅を調整することによって、次の金属パターンに使用される幅及び間隔を画定することが分かる。図１１に示すこの半導体構造は、金属パターンのグループ、及び、金属パターンのグループ間の間隔における任意の余分な金属トラックを生成するために、複数のさらなる製造ステップのうち１つによって使用される。
図１２において、製造プロセスは、化学機械平坦化（ＣＭＰ）ステップを使用して、窒化物層３３０に到達するまで、図１１において上述した複数の層を除去する。複数の層とは、酸化物層１１１０、スペーサ窒化物層９１０、ポリシリコン３２２及びスペーサ酸化物層７１０である。図示した実施形態では、ポリシリコン層３２２が完全に除去されている。ＣＭＰステップは、層３２２，７１０，９１０，１１１０に対応する残りの材料を研磨する。ＣＭＰステップは、ほぼ完全に平坦で滑らかな表面を達成し、その上にさらなる層が形成される。平坦で滑らかな表面は、ポリシリコン層３２０の上部に交互に現れる酸化物領域及び窒化物領域を含む。
図１３を参照すると、金属トラックに使用される金属パターンを製造する方法１３００の一実施形態が示されている。説明のために、本実施形態のステップは、（図１４、図２４及び図３４と同様に）順番に示されている。しかしながら、他の実施形態では、いくつかのステップが図示された順序とは異なる順序で行われてもよいし、いくつかのステップが同時に行われてもよいし、いくつかのステップが他のステップと組み合わされてもよいし、いくつかのステップが存在しなくてもよい。
様々な実施形態では、酸化物層が基板の上部に形成される。いくつかの実施形態では、プラズマ励起化学気相堆積法（ＰＥＣＶＤ）プロセスを使用して、酸化物層を基板上に配置する。第１ポリシリコン層が酸化物層の上部に堆積される（ブロック１３０２）。その後、窒化物層が第１ポリシリコン層の上部に形成される（ブロック１３０４）。様々な実施形態では、窒化物層は窒化ケイ素（ＳｉＮ）である。続いて、第２ポリシリコン層が窒化物層に形成される（ブロック１３０６）。いくつかの実施形態では、第２ポリシリコン層は、第１ポリシリコン層の厚さよりも大きい厚さを有する。
フォトレジスト層が第２ポリシリコン層の上部に形成される（ブロック１３０８）。形成される金属パターンのグループ間の間隔用の距離が決定される（ブロック１３１０）。決定された距離は、後に形成される金属パターンのグループ間の間隔を設定する。再び図２を簡単に参照すると、間隔２３０は、グループ１０２，１０４の間の追加の信号ルーティングトラックに使用することができる。決定された距離は、エッチング製造ステップの後に、第２ポリシリコン層上の残りのフォトレジストの幅を設定する（ブロック１３１２）。
エッチングは、残りのフォトレジスト間に特定の間隔を生成し、決定された距離に基づいて残りのフォトレジストの幅を設定するために行われる。残りのフォトレジスト間の間隔は、後に形成される金属パターンのグループの領域を設定する。したがって、後の金属パターンのグループ間の間隔を拡大するために、決定された距離が拡大され、ポリシリコン層上の残りのフォトレジストの幅がより広くなる。同様に、後の金属パターンのグループ間の間隔を縮小するために、決定された距離が縮小され、ポリシリコン層上の残りのフォトレジストの幅が狭くなる。
トレンチは、フォトレジスト層によって保護されていない第２ポリシリコン層の領域にエッチングされる（ブロック１３１４）。続いて、フォトレジスト層によって保護されていない窒化物層の領域にトレンチがエッチングされる（ブロック１３１６）。その後、フォトレジスト層が剥離される（ブロック１３１８）。第１ポリシリコン層上に得られる柱状部（マンドレル）は、窒化物層の上部に第２ポリシリコン層を含む。
図１４を参照すると、金属トラックに使用される金属パターンを製造する方法１４００の一実施形態が示されている。コンフォーマルスペーサ酸化物層が第１ポリシリコン層及び第１ポリシリコン層の上部のマンドレル（柱状部）上に堆積される（ブロック１４０２）。様々な実施形態では、柱状部は、窒化物層の上部に第２ポリシリコン層を含む。コンフォーマルスペーサ酸化物層がエッチングされ（ブロック１４０４）、マンドレルの両側にスペーサ酸化物の側壁が残る。マンドレルの側壁上の残りのスペーサ酸化物層の厚さは、後に形成される金属パターンの幅を設定する。
コンフォーマルスペーサ窒化物層が、第１ポリシリコン層の露出領域上、及び、第１ポリシリコン層の上部のマンドレル（柱状部）上に堆積される（ブロック１４０６）。コンフォーマルスペーサ窒化物層がエッチングされ（ブロック１４０８）、マンドレルの両側にスペーサ窒化物の側壁が残る。マンドレルの側壁上の残りのスペーサ窒化物層の厚さは、後に形成される金属パターン間の間隔の幅を設定する。したがって、この幅は、後に形成される金属パターン間のピッチを設定するために使用される。残りの側壁スペーサ酸化物層及びスペーサ窒化物層の各々は、マンドレルの周りにダブルスペーサを形成する。
酸化物層が、第１ポリシリコン層の露出領域及びダブルスペーサ上に堆積される（ブロック１４１０）。堆積された最上部の酸化物層、ダブルスペーサ及びマンドレルの各々が、窒化物層３３０に到達するまで除去される（ブロック１４１２）。除去される複数の層は、最上部に堆積された酸化物層、ダブルスペーサ内のスペーサ窒化物層の一部、ダブルスペーサ内のスペーサ酸化物層の一部、及び、マンドレル内の第２ポリシリコン層全体である。様々な実施形態では、化学機械平坦化（ＣＭＰ）ステップを使用して、これらの複数の層を除去し、残りの材料を研磨する。ＣＭＰステップは、ほぼ完全に平坦で滑らかな表面を達成し、その上にさらなる層が形成される。
図１５～図１６を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。図１５において、ポリシリコン層３２０に加えて酸化被膜７１０，１１１０の各々が、酸化物層３１０に到達するまでエッチングされる。後のメタライゼーションのための領域がさらに生成される。図１６において、窒化物層３３０及びスペーサ窒化物層９１０が剥離され、ポリシリコン層３２０を露出させる。
図１７～図１９を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。これらの図では、メタライゼーションに加えて、追加のエッチングが実行される。図１７において、製造プロセスは、ポリシリコン層３２０によって保護されていない酸化物層３１０の領域にトレンチをエッチングする。図１８において、ポリシリコン層３２０がエッチング除去され、続いて、図１９に示すメタライゼーションステップが行われる。メタライゼーションステップは、エッチングされたトレンチに金属層１９１０を堆積させる。再び図１０を簡単に参照すると、金属ワイヤの幅が、ポリシリコン層３２０に接触するダブルスペーサの酸化物層７１０の幅と、ポリシリコン層３２０に接触する酸化物層１１１０の幅と、によって設定されることが分かる。金属ワイヤ間の間隔は、図１０に示す窒化物層３３０の幅によって設定される。また、金属ワイヤ間の間隔は、ダブルスペーサの窒化物層９１０の幅によって設定される。
一実施形態では、金属層１９１０は銅である。別の実施形態では、金属層１９１０は、アルミニウム、又は、銅及びアルミニウムの混合物である。いくつかの実施形態では、金属層１９１０は、デュアルダマシンプロセスによって形成される。他の実施形態では、金属層１９１０は、シングルダマシンプロセスによって形成される。金属層１９１０を形成するための他の技術も可能であり、考えられる。金属層１９１０として銅が使用される実施形態では、金属層１９１０が形成される前に、タンタル（Ｔａ）ベースのバリア材を使用するライナが、酸化物層３１０である層間誘電体（ＩＬＤ）に堆積される。ライナは、銅が酸化物層３１０内に拡散するのを抑制し、銅の接着層として作用する。次に、薄い銅シード層を物理蒸着法（ＰＶＤ）によって堆積し、銅の電気めっきが後に続く。他の実施形態では、コバルト、タングステン、他の金属、又は、カーボンナノチューブが、銅の代わりに使用される。
図２０～図２３を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。図２０～図２３は、図１５～図１９について上述したステップと比較して、製造プロセスで使用するための代替ステップを示している。ここで、図２０は、上記の図１５と同様に、ポリシリコン層３２０に加えて酸化物層７１０，１１１０の各々が酸化物層３１０に到達するまでエッチングされ、これにより、後のメタライゼーションのための領域が生成される。図２０は、ポリシリコン層３２０に加えて酸化物層７１０，１１１０の各々が、酸化物層３１０に到達するまでエッチングされることを示している。図２０は、上記の図１１に示した複数の層を窒化物層３３０に到達するまで除去するＣＭＰステップ後のエッチングステップを示している。図２１において、製造プロセスは、ポリシリコン層３２０だけでなく窒化物層３３０，９１０によって保護されていない酸化物層３１０の領域にトレンチをエッチングする。図２２において、ポリシリコン層３２０だけでなく窒化物層３３０，９１０の各々もエッチング除去され、図２３に示すメタライゼーションステップが後に続く。
図２４を参照すると、金属トラックに使用される金属パターンを製造する方法２４００の一実施形態が示されている。平坦で滑らかな表面は、ポリシリコン層の上部に交互に現れる酸化物領域及び窒化物領域を含む。酸化物層は、ポリシリコン層の下方にある。したがって、複数の層は、下部に酸化物層を含み、酸化物層の上部にポリシリコン層を含む。ポリシリコン層の上部には、研磨された酸化物領域及び窒化物領域の交互領域がある。いくつかの実施形態では、研磨された酸化物領域及び窒化物領域の交互領域の幅は、相対的に同じである。酸化物領域及び窒化物領域の交互領域のうち酸化物領域がエッチングされ、ポリシリコン層の上部から除去される（ブロック２４０２）。
先に除去された酸化物と同じ領域のポリシリコン層の露出部分は、ポリシリコン層の下方の酸化物層に到達するまで除去される（エッチングされる）（ブロック２４０４）。いくつかの実施形態では、このとき、ポリシリコン層の下方の酸化物層にトレンチがエッチングされる。他の実施形態では、トレンチが後に生成される。トレンチが後にエッチングされる場合（条件ブロック２４０６：Ｎｏ）、上部の交互に現れる窒化物領域が除去され、交互に現れるポリシリコン領域が露出する（ブロック２４０８）。続いて、交互に現れるポリシリコン領域によって下方の酸化物層が保護されていない、交互に現れるポリシリコン領域の下方の酸化物層にトレンチがエッチングされる（ブロック２４１０）。次に、交互に現れるポリシリコン領域が除去される（ブロック２４１２）。その後、メタライゼーションステップによって、エッチングされたトレンチに金属が堆積される（ブロック２４１８）。一実施形態では、金属は銅である。別の実施形態では、金属は、アルミニウム、又は、銅及びアルミニウムの混合物である。他の実施形態では、コバルト、タングステン、他の金属、又は、カーボンナノチューブが使用される。
しかしながら、ポリシリコン層の露出部分が除去された後にトレンチがエッチングされる場合（条件ブロック２４０６：Ｙｅｓ）、交互に現れる窒化物及びポリシリコンのマンドレルによって下方の酸化物層が保護されていない、交互に現れるマンドレルの下方の酸化物層においてトレンチがエッチングされる（ブロック２４１４）。続いて、マンドレル内の上部の交互に現れる窒化物が除去され、交互に現れるポリシリコン領域が露出する（ブロック２４１６）。その後、方法２４００の制御フローは、交互に現れるポリシリコン領域が除去されるブロック２４１２に進む。
図２５～図３３を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。図２５～図３３は、図１５～図２３に関して上述したステップと比較して、製造プロセスで使用するための代替ステップを示している。ここで、図２５は、上記の図１２と同じであり、製造プロセスは、化学機械平坦化（ＣＭＰ）ステップを使用して、上記の図１１に示す複数の層を窒化物層３３０に到達するまで除去する。
上述したように、窒化物層３３０は、上記の図１０～図１１で示したように構成されたダブルスペーサ内では使用されない。代わりに、ダブルスペーサを構成するために、スペーサ窒化物層９１０が使用される。図２５に示すように、ポリシリコン層３２０上の特定の領域（例えば、左端部、右端部、及び中央部の領域等）内の窒化物層３３０の幅は、他の領域で使用される窒化物層３３０の幅よりも広い。図４に関して上述したように、窒化物層３３０の幅は、金属ワイヤに使用される金属パターン間の間隔の幅を画定するために使用される。図２５の窒化物層３３０に使用される広い幅は、製造される金属パターン間の間隔を画定するために使用される。
図２６を参照すると、ポリシリコン層３２０に加えて酸化物層７１０，１１１０の各々が、酸化物層３１０に到達するまでエッチングされる。このエッチングによって、後のメタライゼーションのための領域が生成される。図示するように、金属パターン間の間隔の幅は、比較的狭いものと比較的広いものとの間で交互になる。例えば、図示するように、左端、右端及び中央の柱状部（マンドレル）は、他の柱状部よりも幅が広い。柱状部は、下部のポリシリコン層３２０と、上部の窒化物層３３０，９１０と、を使用する。図２７において、窒化物層３３０，スペーサ窒化物層９１０は、ポリシリコン層３２０を露出させたまま、柱状部の上部から剥離される。
図２８～図２９を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。これらの図では、製造プロセスは、追加のエッチングを実行する。図２８において、フォトレジスト層４１０が、ポリシリコン層３２０の上部に形成される。上述したように、及び、再び図２を簡単に参照すると、２つのグループ１０２，１０４間の図２に示す間隔２３０は、グループ１０２，１０４で使用される複数の水平トラック以外の追加の信号ルーティングトラックを提供する。上記の図２５～図２７及び図２８の各図では、酸化物層３１０上の残りの左端、右端及び中央部のポリシリコン３２０の幅が、金属パターンのグループ間の間隔を決定する。
図２８で強調表示されているように、領域２８１０は、酸化物層３１０上の中央のポリシリコン３２０の幅である。領域２８１０の幅は、グループ１０２，１０４間の後の間隔２３０の幅を決定し、グループ１０２，１０４間に１つ以上の追加の金属トラックを後に形成するための領域を提供する。したがって、グループ１０２，１０４間の後の間隔２３０を拡大するために、領域２８１０内の酸化物層３１０上の残りのポリシリコン３２０の幅は、上記の図２５～図２７及び図２８の各図に示されているように、より広くされる。
図２８に示す例示的な実施形態では、１つの余分な金属トラックが、形成される後の間隔２３０に配置されている。したがって、領域２８１０内で、ポリシリコン層３２０に到達するまでフォトレジスト４１０がエッチングされる。単一の余分な金属トラックのエッチングが示されているが、他の実施形態では、別の数の余分な金属トラックのために、フォトレジスト層４１０において別の数のエッチングが実行される。領域２８１０内のエッチングの幅は、領域２８１０内で後に形成される余分な金属パターンの幅と等しい。さらに、図２８で強調表示されているのは、比較的広い残りのポリシリコン層３２０間にある領域２８０２である。領域２８０２は、金属パターン（例えば、グループ１０２等）を後に形成するための領域を提供する。同様に、領域２８０４は、金属パターン（例えば、グループ１０４等）を後に形成するための領域を提供する。
図２８では、酸化物層３１０上の他の残りのポリシリコン３２０の幅が、グループ１０２，１０４内に後に形成される金属パターン間の間隔を決定する。したがって、他の残りのポリシリコン３２０の幅が、グループ１０２，１０４内に後に形成される金属パターンのピッチを決定する。酸化物層３１０と接触するフォトレジスト４１０の幅が、後に形成される金属パターンの幅を決定する。図２９において、領域２８１０内で、ポリシリコン層３２０が、酸化物層３１０に到達するまでエッチング除去される。このエッチングが、後の余分な単一の金属パターンが形成される領域を提供する領域２９１０を生成する。
図３０～図３３を参照すると、製造される半導体金属パターンの他の断面図の一般化されたブロック図が示されている。これらの図では、メタライゼーションに加えて、追加のエッチングが実行される。図３０において、製造プロセスは、フォトレジスト層４１０を剥離する。図３１において、製造プロセスは、ポリシリコン層３２０によって保護されていない酸化物層３１０の領域にトレンチをエッチングする。図３２において、ポリシリコン層３２０がエッチング除去され、図３３に示すメタライゼーションステップが後に続く。メタライゼーションステップは、エッチングされたトレンチに金属層１９１０を堆積させる。上述したように、いくつかの実施形態では、金属層１９１０は銅である。他の実施形態では、金属層１９１０は、アルミニウム、又は、銅及びアルミニウムの混合物である。他の実施形態では、コバルト、タングステン、他の金属、又は、カーボンナノチューブが使用される。
図示するように、パターングループ３３０２，３３０４の各々は、３つの金属トラックに対して３つの金属パターンを使用する。グループ３３０２，３３０４の各々は、３つの金属パターンを使用するように示されているが、他の実施形態では、任意の他の数の金属パターンが使用される。図示した実施形態では、余分な金属パターン３３１０が、グループ３３０２，３３０４間に配置されている。余分なパターン３３１０は、グループ３３０２，３３０４以外の追加の信号ルーティングトラックを提供する。単一の余分なパターンが示されているが、グループ３３０２，３３０４との間に配置された任意の他の数の余分なパターンが可能であり、考えられる。
図３４を参照すると、金属トラックに使用される金属パターンを製造する方法３４００の一実施形態が示されている。平坦で滑らかな表面は、ポリシリコン層の上部に交互に現れる酸化物領域及び窒化物領域を含む。酸化物層は、ポリシリコン層の下方にある。したがって、複数の層は、下部に酸化物層を含み、酸化物層の上部にポリシリコン層を含む。ポリシリコン層の上部には、研磨された酸化物領域及び窒化物領域の交互に現れる領域がある。いくつかの実施形態では、研磨された窒化物領域の一部の幅は、他の窒化物領域及び研磨された酸化物領域の幅よりもかなり広い。上記の図４及び図２５に関して上述したように、窒化物層３３０の幅は、金属ワイヤに使用される金属パターン間の間隔の幅を画定するために使用される。窒化物層３３０に使用される広い幅は、製造される金属パターン間の間隔を画定するために使用される。
交互に現れる酸化物領域及び窒化物領域のうち酸化物領域がエッチングされ、ポリシリコン層の上部から除去される（ブロック３４０２）。先に除去された酸化物と同じ領域のポリシリコン層の露出部分が、ポリシリコン層の下方の酸化物層に到達するまで除去される（ブロック３４０４）。上部の交互に現れる窒化物領域が除去され、交互に現れるポリシリコン領域が露出する（ブロック３４０６）。
いくつかの実施形態では、グループ間の１つ以上の余分な金属トラックは、標準セル内の上部及び下部の金属トラックである。しかしながら、余分な金属トラックが標準セルのために生成されていない場合（条件ブロック３４０８：Ｎｏ）、交互に現れるポリシリコン領域によって下方の酸化物層が保護されていない、交互に現れるポリシリコン領域の下方の酸化物層にトレンチがエッチングされる（ブロック３４１０）。次に、交互に現れるポリシリコン領域が除去される（ブロック３４１２）。その後、メタライゼーションステップが、エッチングされたトレンチに金属を堆積させる（ブロック３４１４）。一実施形態では、金属は銅である。別の実施形態では、金属は、アルミニウム、又は、銅及びアルミニウムの混合物である。
余分な金属トラックが標準セルのために生成されている場合（条件ブロック３４０８：Ｙｅｓ）、フォトレジスト層が、交互に現れるポリシリコン領域の上部に形成される（ブロック３４１６）。余分な金属トラックのための領域では、フォトレジスト層及び比較的広いポリシリコン領域の各々が、ポリシリコン領域の下方の酸化物層に到達するまでエッチングされる（ブロック３４１８）。フォトレジスト層が除去される（ブロック３４２０）。その後、方法３４００の制御フローは、トレンチがエッチングされるブロック３４１０に移行し、金属トラックのメタライゼーションを完了するためのブロック３４１２～３４１４のステップが行われる。
図３～図２２において上記に示した処理ステップは、部分的な液浸リソグラフィソリューションと、サブＥＵＶ分解能を有する特定の限定された層の完全なＥＵＶプリントに代わるコスト削減された代替手段とを提供し、５ｎｍ及び３ｎｍの技術ノードにおいて、費用効果のより高いムーアの法則のスケーリングを可能にする。他の処理技術は、側壁画像転写を伴うダブルパターニングＥＵＶを使用するが、これらのタイプの処理技術は、２つの液浸マスク及び１つのＥＵＶマスクと比較して、３つのＥＵＶ、又は、２つのＥＵＶマスク＋１つの液浸マスクを使用する。コストの観点では、１つのＥＵＶマスクは、３～４つの液浸マスクに等しい。本発明は、ＥＵＶのみの方法で、９～１２個の液浸コスト同等物と比較して５～６個の液浸マスクコスト同等物を有する。また、ＥＵＶ金属マスクの欠陥率には依然として大きなリスクがある。図３～図２２で上述した処理ステップは、金属マスクのみに液浸を使用し、ＣＵＴマスクにはＥＵＶを使用するが、これはリスクが著しく低く、今日では実施されている。図３～図２２で上述した処理ステップを使用して、標準セルは、ｎチャネルデバイス及びｐチャネルデバイス毎にトリプレットパスグループ、又は、ゲート接続及びソース／ドレイン接続をルーティングするための合計６つのトラックを有する場合、効果的にルーティングされる。上記の処理ステップを使用してこれらのトラックをオーバースケーリング（ｏｖｅｒ ｓｃａｌｉｎｇ）すると、ＥＵＶと比較してより少ないコストで可能なものをマスクし、ＣＰＰスリップを介して膨張した追加領域又は複雑なセルを完成させるための追加領域を、削減又は排除する。これは、最終的に、５ｎｍ及び３ｎｍにおける領域及び電力を削減する。
サブＥＵＶのパターニング能力を達成可能なＥＵＶの代替策として、新たな液浸リソグラフィプロセスについて説明した。サブＥＵＶパターニングは、可能であるが、本開示のアプローチと比較して非常に高価でなる。ＥＵＶマスクブランクの欠陥性は依然として非常に高く、金属層マスクを、コンタクト、ビア及びカットマスクと比較して、欠陥のないプリントを行うのを困難にしている。マスクブランクの欠陥は最終的に解決されるであろうが、それはいつ及びスケジュールの問題である。一次的な動機は、サブＥＵＶの金属マスクパターニングのコスト削減である。二次的な動機は、可能なパターンの柔軟性、及び、ライン幅の粗さ制御の改善、ばらつきの低減である。
上記の実施形態のうち１つ以上がソフトウェアを含むことに留意されたい。このような実施形態では、方法及び／又はメカニズムを実施するプログラム命令は、コンピュータ可読媒体に伝達又は記憶される。プログラム命令を記憶するように構成された多くのタイプの媒体が利用可能であり、これらには、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラム可能ＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）及び他の様々な形態の揮発性又は不揮発性記憶装置が含まれる。一般的に言えば、コンピュータアクセス可能な記憶媒体は、命令及び／又はデータをコンピュータに提供するために使用中にコンピュータがアクセス可能な記憶媒体を含む。例えば、コンピュータアクセス可能な記憶媒体は、例えば磁気又は光学媒体（例えば、ディスク（固定若しくは取り外し可能）、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、Ｂｌｕ－Ｒａｙ（登録商標））等の記憶媒体を含む。記憶媒体は、ＲＡＭ（例えば、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ、ＵＳＢインタフェース等の周辺インタフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等の揮発性又は不揮発性記憶媒体をさらに含む。記憶媒体は、微小電気機械システム（ＭＥＭＳ）、並びに、ネットワーク及び／又は無線リンク等の通信媒体を介してアクセス可能な記憶媒体を含む。
また、様々な実施形態では、プログラム命令は、Ｃ等の高水準プログラミング言語、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（ＨＤＬ）、又は、ＧＤＳ ＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットにおけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述を含む。場合によっては、記述は合成ツールによって読み取られ、合成ツールは、記述を合成して、ゲートのリストを含むネットリストを合成ライブラリから生成する。ネットリストは、システムを含むハードウェアの機能を表すゲートのセットを含む。次に、ネットリストを配置してルーティングし、マスクに適用される幾何学的形状を記述するデータセットを生成する。次いで、マスクを様々な半導体製造工程で使用して、システムに対応する１つ以上の半導体回路を製造する。或いは、コンピュータアクセス可能な記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを伴う若しくは伴わない）又はデータセットである。さらに、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースタイプのエミュレータによるエミュレーションの目的で利用される。
上記の実施形態をかなり詳細に説明したが、上記の開示が十分に理解されれば、当業者には多くの変形及び修正が明らかになるであろう。添付の特許請求の範囲は、このような全ての変形及び修正を包含するように解釈されることを意図している。

Claims (20)

  1. 半導体構造であって、
    シリコン基板上の１つ以上の非平面垂直導電構造と、
    前記１つ以上の非平面垂直導電構造の一部に設けられたゲート金属と、
    第１セルの機能を提供するためのコンタクト及び対応する相互接続層と、
    ｐ型又はｎ型アクティブ領域上の第１の複数の金属０層であって、各々が、ｐ型又はｎ型アクティブ領域上の対応するコンタクトを介して、トランジスタのソース領域、ドレイン領域又はゲート領域の何れかに接続されている、第１の複数の金属０層と、を備える、
    半導体構造。
  2. 他のｐ型又はｎ型アクティブ領域上の第２の複数の金属０層であって、各々が、前記他のｐ型又はｎ型アクティブ領域上の対応するコンタクトを介して、トランジスタのソース領域、ドレイン領域又はゲート領域の何れかに接続されている、第２の複数の金属０層をさらに備える、
    請求項１の半導体構造。
  3. 前記第１の複数の金属０層と前記第２の複数の金属０層との間のスペースに存在する第３の複数の金属０層であって、各々が追加の信号ルーティングに使用される、第３の複数の金属０層をさらに備える、
    請求項２の半導体構造。
  4. 信号ルーティングに使用される各層は、水平方向及び垂直方向のうち何れかにルーティングされており、
    金属０層と平行な方向の信号ルーティングに使用される最も高い金属層は、金属０層である、
    請求項２の半導体構造。
  5. 電源及び接地接続は、エンドツーエンドレールではなくコンタクトを使用する、
    請求項１の半導体構造。
  6. 前記ｐ型又はｎ型アクティブ領域上の前記第１の複数の金属０層の各々は、層間に所定のピッチを有する、
    請求項１の半導体構造。
  7. 前記第１の複数の金属０層及び前記第２の複数の金属０層の各々において、金属０層の最小数は３である、
    請求項２の半導体構造。
  8. 前記第１の複数の金属０層の幅及びピッチの各々の分解能は、液浸リソグラフィ技術によって設定されている、
    請求項１の半導体構造。
  9. 半導体デバイスの製造方法であって、
    シリコン基板上に１つ以上の非平面垂直導電構造を形成することと、
    １つ以上の非平面垂直導電構造の一部にゲート金属を堆積させることと、
    第１セルの機能を提供するためのコンタクト及び対応する相互接続層を配置することと、を含み、
    前記相互接続層は、
    ｐ型又はｎ型アクティブ領域上の第１の複数の金属０層であって、各々が、ｐ型又はｎ型アクティブ領域上の対応するコンタクトを介して、トランジスタのソース領域、ドレイン領域又はゲート領域の何れかに接続されている、第１の複数の金属０層を備える、
    半導体デバイスの製造方法。
  10. 他のｐ型又はｎ型アクティブ領域上の第２の複数の金属０層であって、各々が、前記他のｐ型又はｎ型アクティブ領域上の対応するコンタクトを介して、トランジスタのソース領域、ドレイン領域又はゲート領域の何れかに接続されている、第２の複数の金属０層を形成することをさらに含む、
    請求項９の半導体デバイスの製造方法。
  11. 前記第１の複数の金属０層と前記第２の複数の金属０層との間のスペースに存在する第３の複数の金属０層であって、各々が追加の信号ルーティングに使用される、第３の複数の金属０層を形成することをさらに含む、
    請求項１０の半導体デバイスの製造方法。
  12. 水平方向及び垂直方向のうち何れかの信号ルーティング使用される各層のルートを形成することをさらに含み、
    金属０層と平行な方向の信号ルーティングに使用される最も高い金属層は、金属０層である、
    請求項１０の半導体デバイスの製造方法。
  13. エンドツーエンドレールではなくコンタクトを使用して電源及び接地接続を形成することをさらに含む、
    請求項９の半導体デバイスの製造方法。
  14. 前記ｐ型又はｎ型アクティブ領域上に、層間に所定のピッチを有する第１の複数の金属０層を形成することをさらに含む、
    請求項９の半導体デバイスの製造方法。
  15. 前記第１の複数の金属０層及び前記第２の複数の金属０層の各々において、少なくとも３つの金属０層を形成することをさらに含む、
    請求項１０の半導体デバイスの製造方法。
  16. 前記第１の複数の金属０層の幅及びピッチの各々の分解能は、液浸リソグラフィ技術によって設定されている、
    請求項９の半導体デバイスの製造方法。
  17. 半導体デバイスの製造方法であって、
    標準セルのシリコン基板上に１つ以上の非平面ゲート構造を形成することと、
    前記１つ以上の非平面ゲート構造の上部に第１酸化物層を絶縁層として堆積させることと、
    前記第１酸化物層にエッチングパターンを形成することと、
    ｐ型又はｎ型アクティブ領域上の第１の複数の金属０層を少なくとも備える金属０を前記エッチングパターンに堆積させることと、を含む、
    半導体デバイスの製造方法。
  18. 前記標準セルにおいて、エンドツーエンドレールではなくコンタクトを使用して電源及び接地接続を形成することをさらに含む、
    請求項１７の半導体デバイスの製造方法。
  19. ダブルスペーサ液浸リソグラフィ技術を用いて前記第１酸化物層にエッチングパターンを形成することによって、前記ｐ型又はｎ型アクティブ領域上の前記第１の複数の金属０層間に少なくとも所定のピッチを設定することをさらに含む、
    請求項１７の半導体デバイスの製造方法。
  20. エッチングパターンの前記所定のピッチを設定する幅を有するダブルスペーサにスペーサ窒化物を使用することをさらに含む、
    請求項１９の半導体デバイスの製造方法。
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