CN105097808A - 晶闸管随机存取内存 - Google Patents
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Abstract
本发明涉及晶闸管随机存取内存，其中，提出数种用以形成装置的装置及方法。该装置包括：有具第一极性类型之井区的衬底，以及基于晶闸管之记忆单元。该基于晶闸管之记忆单元包括：邻近该井区具第二极性类型之至少一第一区；设置于该衬底上用作为第二字线的栅极；具该第一极性类型之至少一第一层，其系设置成邻近具该第二极性类型之该第一区且邻近该栅极；以及具该第二极性类型之至少一重掺杂第一层，其系设置于具该第一极性类型之该第一层上且邻近该栅极。至少具该第二极性类型之该重掺杂第一层与该栅极的侧面自我对齐。
Description
技术领域
本发明系关于随机存取内存，且尤系关于晶闸管随机存取内存。
背景技术
在计算机内存中，易失性内存系统，例如随机存取内存(RAM)，被广泛用作为主要数据储存器的形式。易失性记忆装置快速进行读写操作，允许在记忆装置通电时快速存取暂存数据。装置在不通电时失去所储存的数据。当前，易失性记忆装置使用于范围广泛的应用，包括例如，行动电话、数字相机、个人计算机，以及不需要永久性数据储存器或想要有快速的数据操控时的其它应用。典型的易失性记忆装置，包括例如，静态RAM(SRAM)及动态RAM(DRAM)。易失性记忆装置广泛以嵌入式内存的形式实作。
近年来，已开发出各种类型的记忆单元(memorycell)、储存媒体以及程序化读取技术。例如，晶闸管随机存取内存(T-RAM)为新类型的DRAM内存，其系结合DRAM与SRAM的优势以达成高密度及高速。这种技术(其开发已知为负微分电阻之电气性质以及称作薄型电容耦合晶闸管)系用来制作具有极高堆积密度(packingdensity)的记忆单元。T-RAM的其它优点包括但不限于：与现有逻辑工艺兼容的工艺，低工作电压(例如，约1.5V)，高开关电流比(Ion/Ioffratio，例如，约108)，快速读/写速度(例如，约1奈秒)以及良好的保存率(retentionrate，例如，约10毫秒或大于256毫秒)。
另一方面，具有与T-RAM的现有设计及其现有制造方法相关联的问题及缺点。例如，在现有设计中，n型基极、硅化物区块及重掺杂p型基极都不是自我对齐。离子植入在硅化物区块形成后进行。形成绝缘体上覆硅(SOI)衬底的成本高。此外，仍需要较低的工作电压、较长的刷新时间及较小的单元面积(cellsize)。
因此，亟须一种基于T-RAM之记忆装置的新设计及其制造方法以应付前述问题。
发明内容
具体实施例大体有关于记忆装置及其制造方法。在一具体实施例中，揭示一种装置。该装置包括有具第一极性类型之井区的衬底与基于晶闸管之记忆单元。该基于晶闸管之记忆单元包括：邻近该井区具第二极性类型之至少一第一区；设置于该衬底上用作第二字线的栅极；具该第一极性类型之至少一第一层，其系设置成邻近具该第二极性类型之该第一区且邻近该栅极；以及具该第二极性类型之至少一重掺杂第一层，其系设置于具该第一极性类型之该第一层上且邻近该栅极。至少具该第二极性类型之该重掺杂第一层与该栅极的侧面自我对齐。
在另一具体实施例中，揭示一种形成装置的方法。提供有具第一极性类型之井区的衬底。该方法包括：形成基于晶闸管之记忆单元。该基于晶闸管之记忆单元的形成系藉由：形成邻近该井区具第二极性类型之至少一第一区；形成栅极于该衬底上；形成具该第一极性类型之至少一第一层，其系邻近具该第二极性类型之该第一区且邻近该栅极；以及形成具该第二极性类型之至少一重掺杂第一层于具该第一极性类型之该第一层上且邻近该栅极。该栅极用作为第二字线，以及至少具该第二极性类型之该重掺杂第一层与该栅极的侧面自我对齐。
通过参考以下说明及附图可明白该等具体实施例以及描述于本文的其它优点及特征。此外，应了解，描述于本文之各种具体实施例的特征彼此都不互斥而且可存在于各种组合及排列中。
附图说明
附图中，类似的部件大体在各图中用相同的附图标记表示。再者，附图不一定按照比例绘制，反而大体以强调方式图标本揭示内容的原理。描述本揭示内容的各种具体实施例时会参考以下附图。
图1a及图1b的横截面图图标装置之各种具体实施例。
图2a及图2b的横截面图图标装置之各种具体实施例。
图3a及图3b的横截面图图标装置之各种具体实施例。
图4a至图4d的横截面图图标装置之其它各种具体实施例。
图5a至5j的横截面图根据本揭示内容之具体实施例图标用以形成装置的方法具体实施例。
图6a至6d的横截面图根据本揭示内容之另一具体实施例图标用以形成装置的方法具体实施例。
图7a至7h的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
图8a至8e的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
图9a至9h的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
图10a至10d的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
图11a至11f的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
图12a至12c的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
图13a至13e的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
图14a及图14b的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
具体实施方式
具体实施例大体有关于数种记忆装置及其制造方法。本揭示内容的记忆装置包括具有晶闸管结构的T-RAM，其中互补金属氧化物半导体(CMOS)加工至少用晶闸管结构之阳极部的自我对齐第一极性类型基极及自我对齐升高重掺杂第二极性类型射极层来建立或整合该晶闸管结构。为了图解说明，第一极性类型，例如，可称为n型，而第二极性类型，例如，可称为p型。不过，应了解，可做修改使得第一极性类型，例如，可称为p型，而第二极性类型，例如，可称为n型。相较于记忆装置的现有设计，本揭示内容的记忆装置提供许多新颖特征。首先，本揭示内容的记忆装置有小型化的尺寸。第二，本揭示内容的记忆装置有数个特征自我对齐。第三，本揭示内容的记忆装置在较低工作电压、较快读写操作及较好保存方面实现较好的效能。第四，可实现对称的每单元二位(two-bits-per-cell)结构。此外，根据本揭示内容制造记忆装置的方法与逻辑技术兼容。
图1a的横截面图根据本揭示内容之一具体实施例图标装置100。装置100，在一具体实施例中，包括2T-RAM结构或二位细胞结构。装置100包括用CMOS加工形成之特征建立或整合的第一及第二晶闸管结构。装置100包括衬底102。该衬底，例如，为半导体衬底，例如硅衬底。在一具体实施例中，该衬底为p型掺杂衬底。例如，该p型掺杂衬底为轻掺杂p型衬底。也可使用其它类型的半导体衬底。例如，也可使用诸如硅锗、镓或砷化镓之类的半导体衬底。
该衬底包括装置区。该装置区，例如，被隔离区(未图示)包围。该隔离区可用来使装置区与衬底上的其它装置区(未图标)隔开。该隔离区，例如，为浅沟槽隔离(STI)区。也可使用其它类型的隔离区。
具第一极性类型的井区104设置于衬底102中。井区104的掺杂物浓度，例如，可约为1016cm-3至1018cm-3。也可使用其它适当的掺杂物浓度。在一具体实施例中，该第一极性类型为n型而第二极性类型为p型。在此情形下，井区104为n型井区或深n型井区(DNW)，以及衬底102为p型衬底。该装置包括具第二极性类型形成于衬底102中及覆盖井区104的第一区106a，具第二极性类型形成于衬底102中及覆盖井区104的第二区106b，以及设置于衬底102上且设置于具第二极性类型之第一及第二区106a/106b之间的栅极。具第二极性类型之第一及第二区106a/106b的的掺杂物浓度，例如，可约为1016cm-3至1018cm-3。也可使用其它适当的掺杂物浓度。
在一具体实施例中，具第二极性类型之第一及第二区106a/106b包括能带工程建构(band-engineered；BE)区。在一具体实施例中，具第二极性类型之第一及第二区106a/106b中之任一或两者包含硅锗(SiGe)、Si：C或锗BE区。也可使用其它适当类型的BE材料。在一具体实施例中，该BE区为外延BE层。
该栅极包括栅极电极114与栅极电介质116。间隔体118设置于栅极的第一及第二侧上。为了图解说明，该栅极为高k金属栅极。例如，栅极电极114可为金属栅极电极，例如氮化钽或氮化钛。至于栅极介电层116，它可为高k栅极电介质，例如氮化硅酸铪(HfSiON)、氮氧化硅(SiON)或二氧化铪(HfO2)。也可使用其它适当类型的栅极电极及栅极电介质材料。例如，栅极电极114可包含多晶硅，同时栅极电介质可包含二氧化硅。在一些具体实施例中，该栅极电介质更可包括功函数调谐层(workfunctiontuninglayer)。例如，可提供用于n型装置的氧化镧(La2O3)，同时提供用于p型装置的氮化钛/铝/氮化钛，除了氮化硅酸铪及/或二氧化铪以外。也可使用有其它适当组构的栅极。
如前述，该装置为2T-RAM或每单元二位结构有用CMOS加工建立或整合的晶闸管结构。在一具体实施例中，该装置包括第一晶闸管结构，具有具第一极性类型之第一层108a设置于第二极性类型之第一区106a上且邻近栅极的第一侧。该第一晶闸管结构也包含第二极性类型之重掺杂第一层110a设置于具第一极性类型之第一层108a上且邻近栅极的第一侧。在一具体实施例中，该装置包含第二晶闸管结构，具有具第一极性类型之第二层108b设置于具第二极性类型之第二区106b上且邻近与栅极第一侧相反的栅极第二侧。该第二晶闸管结构也包含第二极性类型重掺杂第二层110b设置于具第一极性类型之第二层108b和邻近栅极的第二侧。具第二极性类型之重掺杂第一及第二层110a及110b的掺杂物浓度，例如，约为1018cm-3至1020cm-3。具第一极性类型之第一及第二层108a及108b的掺杂物浓度，例如，约为1017cm-3至1019cm-3。也可使用其它适当的掺杂物浓度。
具第一极性类型之第一及第二层108a/108b用作为基极，同时具第二极性类型之重掺杂第一及第二层110a/110b用作为各个第一及第二晶闸管结构之阳极部的射极。第一极性类型之邻层与重掺杂第二极性类型层形成晶闸管结构之阳极部的p-n接面。此外，具第二极性类型之第一及第二区106a/106b也用作为基极，同时井区104也用作为各个第一及第二晶闸管结构之阴极部的射极。第二极性类型之邻层与井区形成晶闸管结构之阴极部的p-n接面。该井区也充当装置的第一字线，同时栅极114经组构成可充当装置的第二字线以及经由栅极电介质116而电容耦合至第二极性类型层106a/106b。
装置100更包括设置于第一及第二晶闸管结构及栅极上方的层间介电(ILD)层120。该ILD层，例如，包括氧化物层。也可使用其它适当类型的介电材料。硅化物接触件112可形成于ILD层120与具第二极性类型之重掺杂第一及第二层110a/110b之间。ILD层120包括耦合至第一晶闸管结构之第二极性类型重掺杂第一层110a的第一接触件开口。第一导电材料填入ILD层120的第一开口以形成第一接触件122a以及组构成耦合至装置100的第一位线。ILD层120也包含耦合至第二晶闸管结构之第二极性类型重掺杂第二层110b的第二接触件开口。第二导电材料填入ILD层120的第二开口以形成第二接触件122b以及耦合至装置100的第二位线。
如图1a所示，该栅极为凹陷式栅极(recessedgate)使得栅极有一部份朝井区104相对于水平平面垂直地延伸，以相对于水平平面而与具第二极性类型之第一及第二区106a/106b平行。此外，如上述，具第二极性类型之第一及第二区106a/106b包含能带工程建构(BE)区。这些特征有助于降低工作电压，改善读写速度，以及进一步改善记忆装置100的保存时间。
如图1a所示，装置100包含致能实现对称每单元二位设计的第一及第二晶闸管结构。该具体实施例，如图1a所示，在单一单元结构中包含两个不同位。此外，该装置也以自我对齐及小型化的第一极性类型层108a/108b和重掺杂第二极性类型层110a/110b为特征。这有助于改善差异(variation)以及实现较小的单元面积。例如，装置100的操作与习知T-RAM结构的操作类似。例如，T-RAM结构的操作由Gupta等人在2010IEEEInternational的2010年电子组件会刊(IEDM)中之第12.1.1至12.1.4页描述于“32nmHigh-densityHigh-speedT-RAMEmbeddedMemoryTechnology”，在此并入本文用于所有目的。
图1b的横截面图根据本揭示内容之另一具体实施例图示与图1a之记忆装置100不同的记忆装置150。由于记忆装置150的大部份组件与记忆装置100的对应组件相同或至少类似，为了简明扼要，以下说明集中在记忆装置150与记忆装置100的差异。
如图1b所示，记忆装置150的栅极没有跟记忆装置100的栅极一样地在衬底102的顶面下延伸。特别是，记忆装置150的栅极电极164及栅极电介质166不在衬底102的顶面下延伸以与具第二极性类型之第一及第二区106a/106b平行。
图2a的横截面图根据本揭示内容之一具体实施例图标装置200。装置200包含与图1a至1b之装置类似的T-RAM。因此，不会详述类似特征。
请参考图2a，装置200包括形成于第二极性类型衬底202中的第一极性类型井区204，设置于井区204上面的第二极性类型区206，以及设置于衬底202上的栅极。该栅极包括栅极电极214与栅极电介质216。间隔体218设置于栅极的第一及第二侧上。
该装置包含晶闸管结构，它有第一极性类型层208以邻近栅极之第一侧的方式设置于第二极性类型区206上。该晶闸管结构也包含第二极性类型重掺杂层210以邻近栅极之第一侧的方式设置于具第一极性类型之第一层208上。
在一具体实施例中，第一极性类型层208用作为基极，同时第二极性类型重掺杂层210用作为晶闸管结构之阳极部的射极。第一极性类型之邻层与重掺杂第二极性类型层形成晶闸管结构之阳极部的p-n接面。此外，第二极性类型区206也用作为基极，同时井区204用作为晶闸管结构之阴极部的射极。第二极性类型邻层206与井区204形成晶闸管结构之阴极部的p-n接面。该井区也充当装置的第一字线，同时栅极114经组构成可充当装置的第二字线以及通过栅极电介质216电容耦合至第二极性类型层206。
装置200更包括设置于第二极性类型重掺杂层210及栅极上方的ILD层220。硅化物接触件212可形成于ILD层220与第二极性类型重掺杂层210之间。ILD层220包括耦合至第二极性类型重掺杂层210的接触件开口。导电材料填入ILD层220的开口以形成接触件222且耦合至记忆装置200的位线。
记忆装置200更包括设置于井区204中的浅沟槽隔离(STI)区224。如图2a所示，介电层220朝衬底202延伸，以邻近与栅极第一侧相反的栅极第二侧，以及与STI区224接触。如图示，该栅极落在STI区的边缘上。这可减少单元之间的干扰。
在一具体实施例中，第二极性类型区206包含BE区。在一具体实施例中，第二极性类型区206包含硅锗、Si：C或锗BE区。也可使用其它适当类型的BE材料。在一具体实施例中，该BE区为外延层。如图2a所示，该栅极为凹陷式栅极使得栅极有一部份相对于水平平面朝井区204垂直地延伸以相对于水平平面与第二极性类型区206平行。这些特征有助于降低工作电压，改善读写速度，以及进一步改善记忆装置200的保存时间。
该具体实施例，如图2a所示，以每单元一位结构为特征。如图2a所示，记忆装置200的结构有自我对齐及小型化的第一极性类型层208和重掺杂第二极性类型层210。这有助于改善差异及实现较小的单元面积。例如，装置200的操作与上述习知T-RAM结构的操作类似。
图2b的横截面图根据本揭示内容之另一具体实施例图示与图2a之装置200不同的装置250。由于装置250的大部份组件与装置200的对应组件相同或至少类似，为了简明扼要，以下说明集中在装置250与装置200的差异。
如图2b所示，装置250的栅极没有跟装置200之栅极一样地在衬底202的顶面下延伸。特别是，装置250的栅极电极264、栅极电介质266及间隔体268不在衬底202的顶面下延伸以与第二极性类型区256平行。
图3a的横截面图根据本揭示内容之一具体实施例图标装置300。装置300可包含已在说明图1a至1b及图2a至2b时描述的类似特征。因此，不会详述类似特征。装置300包括2T-RAM结构或每单元二位结构，具有形成于第二极性类型衬底302中的第一极性类型井区304。在一具体实施例中，该装置包括对应至设于井区304上方的第二极性类型第一区306a的第一鳍片结构，对应至形成于井区304上方的具第二极性类型之第二区306b的第二鳍片结构，以及设置于衬底302上且在具第二极性类型之第一及第二区306a/306b之间的栅极。在一具体实施例中，具第二极性类型之第一及第二区306a/306b包括能带工程建构(BE)区。该栅极包括栅极电极314与栅极电介质316。间隔体318设置于栅极的第一及第二侧上。装置300更包括形成于井区304中的STI区324。如图3a所示，STI区324在栅极正下面。
装置300包括用鳍型CMOS加工建立或整合的晶闸管结构。在一具体实施例中，该装置包括第一晶闸管结构，有第一极性类型之第一层308a设置于第一鳍片结构之第二极性类型第一区306a上且邻近栅极的第一侧。该第一晶闸管结构也包含第二极性类型重掺杂第一层310a设置于第一极性类型之第一层308a上且邻近栅极的第一侧。在一具体实施例中，该装置包括第二晶闸管结构，有第一极性类型之第二层308b设置于第二鳍片结构的具第二极性类型之第二区306b上且邻近与栅极第一侧相反的栅极第二侧。该第二晶闸管结构也包含第二极性类型重掺杂第二层310b设置于第一极性类型之第二层308b上且邻近栅极的第二侧。该等各个区域或层的材料及掺杂物浓度与上文在说明图1a至1b时所述的相同。
第一极性类型之第一及第二层308a/308b用作为基极，同时第二极性类型之第一及第二重掺杂层310a/310b用作为各个第一及第二晶闸管结构之阳极部的射极。第一极性类型之邻层与重掺杂第二极性类型层形成晶闸管结构之阳极部的p-n接面。此外，具第二极性类型之第一及第二区306a/306b也用作为基极，同时井区304也用作为各个第一及第二晶闸管结构之阴极部的射极。第二极性类型之邻层与井区形成晶闸管结构之阴极部的p-n接面。该井区也充当装置的第一字线，同时栅极314经组构成可充当装置的第二字线且通过栅极电介质316而电容耦合至第二极性类型层306a/306b。
装置300更包括设置于第一及第二晶闸管结构之第二极性类型重掺杂层310a/310b和栅极上方的ILD层320。硅化物接触件312可形成于ILD层320与第二极性类型重掺杂层310a/310b之间。ILD层320包含耦合至第一晶闸管结构之第二极性类型重掺杂第一层310a的第一接触件开口。第一导电材料填入ILD层320的第一开口以形成第一接触件322a且经组构成耦合至装置300的第一位线。ILD层320也包含耦合至第二晶闸管结构之第二极性类型重掺杂第二层310b的第二接触件开口。第二导电材料填入ILD层320的第二开口以形成第二接触件322b且耦合至装置300的第二位线。
如图3a所示，该MOS结构的栅极为凹陷式栅极使得栅极有一部份相对于水平平面朝井区304垂直地延伸以相对于水平平面与第二极性类型之第一及第二区306a/306b平行。此外，如上述，具第二极性类型之第一及第二区306a/306b包含BE区。这些特征有助于降低工作电压，改善读写速度，以及进一步改善装置300的保存时间。
如图3a所示，装置100包含致能实现对称每单元二位设计的第一及第二晶闸管结构。该具体实施例，如图3a所示，在单一单元结构中包含两个不同位。此外，该装置也以自我对齐及小型化的第一极性类型层308a/308b和重掺杂第二极性类型层310a/310b为特征。这有助于改善差异及实现较小的单元面积。
图3b的横截面图根据本揭示内容之另一具体实施例图示与图3a之装置300不同的装置350。装置350包含T-RAM或每单元一位结构，它具有形成于第二极性类型衬底302中的第一极性类型井区304，鳍片结构对应至界定于衬底302上及覆盖井区304的第二极性类型区306，以及栅极设置于衬底302上。在一具体实施例中，第二极性类型区306包含BE区。该栅极包括栅极电极314与栅极电介质316。间隔体368设置于栅极的第一及第二侧上。
在一具体实施例中，装置350包括晶闸管结构，它具有第一极性类型层308设置于鳍片结构的第二极性类型区306上且邻近栅极的第一侧。该晶闸管结构也包含第二极性类型重掺杂层310设置于第一极性类型之第一层308上且邻近栅极的第一侧。
第一极性类型层308用作为基极，同时第二极性类型重掺杂层310用作为晶闸管结构之阳极部的射极。第一极性类型之邻层与重掺杂第二极性类型层形成晶闸管结构之阳极部的p-n接面。此外，第二极性类型区306也用作为基极，同时井区304也用作为晶闸管结构之阴极部的射极。第二极性类型之邻层与井区形成晶闸管结构之阴极部的p-n接面。该井区也充当装置的第一字线，同时栅极314经组构成可充当装置的第二字线且通过栅极电介质316而电容耦合至第二极性类型层306。
装置350更包括设置于晶闸管结构及栅极上方的ILD层370。硅化物接触件可形成于ILD层370与晶闸管结构之间。ILD层370包含耦合至第二极性类型重掺杂层310的开口。导电材料322填入ILD层370的开口且耦合至记忆装置350的位线。
装置350更包括在栅极下面形成于井区304中的STI区374。如图3b所示，介电层370朝衬底302延伸以邻近与栅极第一侧相反的栅极第二侧，以及与STI区374接触。
如图3b所示，该MOS结构的栅极为凹陷式栅极使得栅极有一部份相对于水平平面朝井区304垂直地延伸以相对于水平平面与第二极性类型区306平行。另外，如上述，第二极性类型区306包含BE区。这些特征有助于降低工作电压，改善读写速度，以及进一步改善记忆装置350的保存时间。此外，该装置也以自我对齐及小型化的第一极性类型层308和重掺杂第二极性类型层310为特征。这有助于改善差异及实现较小的单元面积。
图4a的横截面图根据本揭示内容之一具体实施例图标装置400。装置400包含T-RAM，它具有第一极性类型井区404(或者，包含非晶硅的隔离缓冲区)形成于第二极性类型衬底402中，第二极性类型本体区406形成于衬底402中及井区404(或隔离缓冲区)上方，第一极性类型之轻或中度掺杂区408a及第一极性类型重掺杂区408b形成于本体区406中，以及设置于衬底402上及本体区406上方的栅极。
该栅极包括栅极电极414与栅极电介质416。间隔体418设置于栅极的第一及第二侧上。在一具体实施例中，该第一极性类型为n型而第二极性类型为p型。在此情形下，井区404为n型井区或深n型井区(DNW)，以及衬底402为p型衬底。在衬底402包含带有非晶硅的隔离缓冲区而不是第一极性类型井区的情形下，该非晶硅区取代衬底402中之埋藏氧化物层的需要。这有助于实现浮体(floatingbody)第二极性类型基极以及排除与制作绝缘体上覆硅有关的高成本。
在一具体实施例中，装置400包含晶闸管结构，它具有第二极性类型之升高自我对齐重掺杂层410设置于第一极性类型区408a上，该第一极性类型区408a设置于衬底中且邻近栅极第一侧。
第一极性类型区408a用作为基极，同时第二极性类型重掺杂层410用作为晶闸管结构之阳极部的射极。第一极性类型之邻区与第二极性类型的重掺杂升高层形成晶闸管结构之阳极部的p-n接面。此外，第二极性类型本体区406也用作为基极，同时邻近栅极第二侧而设置于衬底中的第一极性类型重掺杂区408b也用作为晶闸管结构之阴极部的射极。第二极性类型的毗邻本体区与第一极性类型重掺杂区形成晶闸管结构之阴极部的p-n接面。
装置400也包含设置于晶闸管结构及衬底上方的ILD层420。硅化物接触件412a/412b可形成于ILD层420与第一极性类型重掺杂层410及第一极性类型重掺杂区408b之间。ILD层420包括第一及第二接触件开口。该第一接触件开口耦合至晶闸管结构的第二极性类型重掺杂层410。该第二开口耦合至第一极性类型重掺杂区408b。装置400更包括第一及第二导电材料，其被填入ILD层420的第一及第二开口以形成第一及第二接触件422a/422b。第一接触件422a经组构成耦合至位线，同时第二接触件422b耦合至记忆装置400的第一字线。该栅极经组构成可充当记忆装置400的第二字线且通过栅极电介质416而电容耦合至第二极性类型本体区406。
在一具体实施例中，第二极性类型本体区406包括BE本体区。此特征有助于降低工作电压，改善读写速度，以及进一步改善记忆装置400的保存时间。如图4a所示，装置400有自我对齐及小型化的第一极性类型区408a和重掺杂第二极性类型层410。这可避免硅化物区块层的需要而且也有助于改善差异及实现较小的单元面积。
图4b的横截面图根据本揭示内容之另一具体实施例图示与图4a之装置400不同的装置430。由于记忆装置430的大部份组件与记忆装置400的对应组件相同或至少类似，为了简明扼要，以下说明集中在装置430与装置400的差异。
如图4b所示，代替装置400中形成于本体区406中的第一极性类型区408a，该晶闸管结构包含设置于衬底402上及第二极性类型本体区406上方的第一极性类型之自我对齐升高层438。该晶闸管结构也包含设置于第一极性类型层438上的第二极性类型之升高自我对齐重掺杂层410。
图4c的横截面图根据本揭示内容之一具体实施例图标装置450。装置450包含T-RAM，它具有第一极性类型井区404(或者，有非晶硅的隔离缓冲区)形成于第二极性类型衬底402中，第二极性类型本体区406形成于衬底402中及井区404(或隔离缓冲区)上方，第一极性类型之轻或中度掺杂区408a及第一极性类型重掺杂层408b以邻近栅极之第一及第二侧壁的方式形成于本体区406中，以及设置于衬底402上及本体区406上方的栅极。
该栅极包括栅极电极414与栅极电介质416。间隔体418设置于栅极的第一及第二侧上。在一具体实施例中，该第一极性类型为n型而第二极性类型为p型。在此情形下，井区404为n型井区或深n型井区(DNW)，以及衬底402为p型衬底。在衬底402包含带有非晶硅的隔离缓冲而不是第一极性类型井区的情形下，隔离缓冲区取代衬底402中之埋藏氧化物层的需要。这有助于实现浮体第二极性类型基极以及排除与绝缘体上覆硅有关的高成本。
在一具体实施例中，装置450包含晶闸管结构，它具有第二极性类型之升高自我对齐重掺杂层410设置于第一极性类型区408a上，该第一极性类型区408a设置于衬底中且邻近栅极第一侧。
第一极性类型区408a用作为基极，同时第二极性类型重掺杂层410用作为晶闸管结构之阳极部的射极。第一极性类型之邻区与第二极性类型的重掺杂升高层形成晶闸管结构之阳极部的p-n接面。此外，第二极性类型本体区406也用作为基极，同时以邻近栅极第二侧的方式设置于衬底中的第一极性类型重掺杂区408b也用作为晶闸管结构之阴极部的射极。第二极性类型的毗邻本体区与第一极性类型重掺杂区形成晶闸管结构之阴极部的p-n接面。
装置450也包含设置于晶闸管结构及衬底上方的ILD层420。硅化物接触件412a/412b可形成于ILD层420与第一极性类型重掺杂层410及第一极性类型重掺杂区408b之间。ILD层420包括第一及第二接触件开口。该第一接触件开口耦合至晶闸管结构的第二极性类型重掺杂层410。该第二开口耦合至第一极性类型重掺杂区408b。装置400更包括第一及第二导电材料，其被填入ILD层420的第一及第二开口以形成第一及第二接触件422a/422b。第一接触件422a经组构成耦合至位线，同时第二接触件422b耦合至记忆装置450的第一字线。该栅极经组构成可充当记忆装置450的第二字线。
在一具体实施例中，第二极性类型本体区406在栅极下面的部份包括BE部份455。在一具体实施例中，BE部份455包含硅锗BE部份。也可使用其它适当类型的BE材料。如图示，该栅极通过栅极电介质416而电容耦合至BE部份455。这些特征有助于降低工作电压，改善读写速度，以及进一步改善记忆装置450的保存时间。
如图4c所示，装置450据有自我对齐及小型化的第一极性类型区408a及重掺杂第二极性类型层410。这可避免硅化物区块层的需要且有助于改善差异及实现较小的单元面积。
图4d的横截面图根据本揭示内容之另一具体实施例图示与图4c之装置450不同的装置470。由于装置470的大部份组件与装置450的对应组件相同或至少类似，为了简明扼要，以下说明集中在装置470与装置450的差异。
如图4d所示，代替装置450中形成于本体区406中的第一极性类型区408a，装置470的晶闸管结构包含设置于衬底402上及第二极性类型本体区406上方的第一极性类型之自我对齐升高层438。该晶闸管结构也包含设置于第一极性类型层438上的第二极性类型之自我对齐重掺杂层410。
图5a至5j的横截面图根据本揭示内容之一具体实施例图标用以形成装置的方法500的具体实施例。在一具体实施例中，方法500形成图1b的装置150。装置150包含2T-RAM结构或每单元二位结构。在形成装置150时，方法500形成用CMOS加工整合的第一及第二晶闸管结构。参考图5a，提供衬底102。例如，该衬底为半导体衬底，例如硅衬底。在一具体实施例中，该衬底为第二极性类型掺杂衬底。例如，该衬底用第二极性类型掺杂物轻度掺杂。第二极性类型掺杂物，例如，包括p型掺杂物。也可使用其它适当类型的半导体衬底。
该衬底包含装置区。在一具体实施例中，该装置区用作为记忆单元的单元区。不过，应了解，该衬底可包含复数个装置区。在一具体实施例中，该单元区用作2T-RAM的装置区。在数组区域中可提供许多单元区以形成复数个记忆装置。隔离区(未图示)均形成于衬底102中。该隔离区用来使单元区与用于其它类型之装置的其它装置区(未图标)隔离。例如，该隔离区为浅沟槽隔离(STI)区。也可使用其它类型的隔离区。可用各种适当技术形成该等STI区(未图示)。
该方法继续形成井区104。在一具体实施例中，该井区包含第一极性类型掺杂物。例如，第一极性类型掺杂物为n型掺杂物。例如，掺杂物浓度为1016cm-3至1018cm-3。也可使用其它适当类型的掺杂物及掺杂物浓度。在一具体实施例中，井区104延伸至隔离区(未图示)以下的深度。也可使用其它适当深度。例如，井区104可为衬底的一部份。例如，该衬底植入掺杂物以形成井区。也可提供任何适当植入能量及剂量。植入参数，例如能量及剂量，系经修改成可在所欲位置产生井区以及具有所欲效果。藉由调整植入物的能量及剂量，可控制井区的位置及厚度。也可使用用以提供井区的其它技术。例如，该井区可为外延隔离井区。在此情形下，可在形成隔离区之前形成该外延井区。该外延井区可原位掺杂。也可植入外延隔离井区。
该方法继续，形成栅极或假性栅极结构。为了形成假性栅极结构，形成栅极介电层及栅极电极层于衬底的顶面上方。例如，该栅极介电层包含氧化硅(SiO2)。可使用其它适当类型的介电材料。例如，用热氧化、化学气相沉积(CVD)或原子层沉积(ALD)形成该介电层。该栅极介电层的厚度，例如，可约为1至5纳米。该栅极电极层，例如，包含多晶硅。也可使用其它适当类型的栅极电极材料。该栅极的厚度可约为20至200纳米。例如，可用CVD形成该栅极电极层。也可使用用以形成栅极电介质及电极层的其它适当技术和其它适当厚度尺寸。
请参考图5b，该等栅极层经加工而形成带图案之栅极电介质566的栅极或假性栅极和栅极电极564。例如，可用掩膜及蚀刻技术来实现该等栅极层的图案化。例如，带图案之光阻掩膜可用作为非等向性蚀刻法的蚀刻掩膜，例如反应性离子蚀刻法(RIE)。为了改善光刻分辨率，在光阻剂下面可提供ARC。也可使用用于图案化栅极层以形成假性栅极的其它技术。在图案化栅极层之后，可移除该掩膜，包括ARC层。
在一具体实施例中，该方法继续，形成邻近假性栅极之第一及第二侧的第二极性类型区106a/106b于衬底中，如图5c所示。区106a/106b包含轻掺杂之第二极性类型掺杂物。为了形成轻掺杂区，该衬底中植入第二极性类型掺杂物，例如p型掺杂物。例如，该植入物对于该假性栅极可自我对齐。例如，该植入物可掺杂不被假性栅极及隔离区保护的衬底。轻掺杂区的深度，例如，为约5至100纳米。取决于技术节点，也可使用其它适当深度尺寸。区106a/106b的掺杂物浓度可为约1016cm-3至1018cm-3。也可使用其它适当的掺杂物浓度。可提供暴露装置区的植入掩膜以执行植入。例如，该植入掩膜可为光阻层。也可使用其它适当类型的植入掩膜。
在一替代具体实施例中，如图5c所示，衬底中邻近假性栅极之第一及第二侧的区106a/106b包含BE区。在一具体实施例中，具第二极性类型之第一及第二区106a/106b中之任一或两者包含BE区。利用各种适当技术，可藉由使衬底中不被栅极保护的部份凹陷而形成该等BE区。例如，凹处的深度可大约与其它装置区之轻掺杂扩散区的深度相同。例如，可藉由选择性外延生长(SEG)工艺以及填满空间或凹处的原位掺杂而形成该等BE区。如图示，该等BE区的顶部大约与衬底表面的顶部共面。形成稍微低于或高于衬底表面的BE区也有用。在一具体实施例中，该等BE区为硅锗BE区。在一具体实施例中，该等BE区包含第二极性类型掺杂物。也可使用其它适当类型的BE区。
在第一及第二栅极侧壁上方可形成侧壁间隔体118。为了形成侧壁间隔体，沉积间隔体层于衬底上。例如，该间隔体层可为氮化硅。也可使用其它适当类型的介电材料，例如氧化硅或氮氧化硅。该间隔体层可用CVD形成。该间隔体层也可用其它技术形成。间隔体层的厚度，例如，可为约10至50纳米。也可使用其它适当的厚度范围。例如，该厚度可取决于间隔体的所欲宽度。可进行非等向性蚀刻法，例如RIE，以移除间隔体层的水平部份，留下假性栅极侧壁上的间隔体118，如图5c所示。
以上用图5a至5c图解说明的步骤为用以形成例如第二极性类型MOS结构(例如，PMOS结构)的一般步骤。该方法继续，以CMOS加工整合第一及第二晶闸管结构。在一具体实施例中，该方法继续，形成第一极性类型之升高第一及第二层108a/108b于具第二极性类型之第一及第二区106a/106b上方，如图5d所示。例如，用SEG工艺形成具第一极性类型之第一及第二层108a/108b。在一具体实施例中，外延层用第一极性类型掺杂物(例如n型掺杂物)原位掺杂。也可使用通过离子植入法用第一极性类型掺杂物来掺杂该等外延层。在一具体实施例中，第一及第二晶闸管结构的具第一极性类型之第一及第二层108a/108b的形成可作为用于在同一个衬底上形成其它装置之第一极性类型外延增高式源极/漏极(RSD)区的方法之一部份。具第一极性类型之第一及第二层108a/108b的厚度，例如，为约10至50纳米，以及第一极性类型的掺杂物浓度约为1017cm-3至1019cm-3。也可使用其它适当的厚度尺寸及浓度。
请参考图5e，第一及第二重掺杂第二极性类型层110a/110b形成于具第一极性类型之第一及第二层108a/108b上。例如，用SEG工艺形成第一及第二重掺杂第二极性类型层110a/110b。在一具体实施例中，该等外延层用第二极性类型掺杂物(例如p型掺杂物)重度原位掺杂。也可使用离子植入法用第二极性类型掺杂物重度掺杂该等外延层。在一具体实施例中，第一及第二晶闸管结构之第一及第二重掺杂第二极性类型层110a/110b的形成可作为用于在同一个衬底上形成其它装置之第二极性类型外延增高式源极/漏极(RSD)区的方法之一部份。第一及第二重掺杂第二极性类型层110a/110b的厚度，例如，为约10至50纳米，以及第二极性类型的掺杂物浓度为约1018cm-3至1020cm-3。也可使用其它适当的厚度尺寸及浓度。
该方法可继续，以完成2T-RAM结构。例如，硅化物接触件112可形成于第一及第二重掺杂第二极性类型层110a/110b上。例如，该等硅化物接触件可为镍基金属硅化物层。也可使用其它适当类型的硅化物接触件。该等硅化物接触件有助于减少接触电阻。为了形成硅化物接触件，可沉积金属层于衬底上方及退火以造成与硅反应。例如，用湿蚀刻移除未反应的金属，留下在具第二极性类型之第一及第二重掺杂层110a/110b上的硅化物接触件，如图5f所示。
请参考图5g，形成层间介电(ILD)层于衬底上方。例如，该ILD层为氧化硅层。该ILD层可为高深宽比工艺(HARP)介电层。也可使用其它适当类型的介电材料，包括BPSG、PSG、USG，TEOS氧化物、PEOX、HDP氧化物等等。例如，可用CVD形成该ILD层。也可使用其它适当技术。ILD层的过剩介电材料用平面化工艺(例如CMP)移除。也可使用其它类型的平面化工艺。例如，该CMP可使用假性栅极作为CMP终止物。例如，该CMP在假性栅极、侧壁间隔体及ILD层120的顶面之间形成实质共面，如图5g所示。
在一具体实施例中，该方法继续，形成附加介电层以形成前金属电介质(PMD)层，其中形成接触件以接触衬底的区域，接着是BEOL工艺。在一替代具体实施例中，移除该假性栅极，如图5h所示。例如，使用不同化学物的双蚀刻工艺(dualetchprocess)可用来移除假性栅极及栅极电介质。例如，藉由对于ILD层120及间隔体118有选择性的假性栅极蚀刻控制，进行接着有湿蚀刻/清洁工艺的干蚀刻以移除假性栅极564。至于栅极介电层566的移除，在一具体实施例中，它是用反应性离子蚀刻法(RIE)移除。也可使用用于移除假性栅极的其它适当技术。假性栅极的移除形成栅极开口582，用以暴露间隔体118中远离ILD120的侧面，如图示。
该方法继续，形成高k金属栅极结构。该高k金属栅极结构包含栅极电介质166与栅极电极164。例如，该栅极电介质包含高k介电材料，例如氮化硅酸铪(HfSiON)、氮氧化硅(SiON)或二氧化铪(HfO2)。可使用其它适当类型的介电材料。该栅极介电层的厚度，例如，可为约1至10纳米。该栅极电极层，例如，包含金属或金属氮化物。可使用各种适当类型的金属，例如钌、钨、铂、氮化钛、钛、锆、氮化钽、硅或铝。也可使用其它适当类型的金属。该栅极电极的厚度可为约10至200纳米。栅极电介质及电极层也可使用其它适当的厚度尺寸。
在一些具体实施例中，在栅极电介质与金属栅极电极层之间可形成功函数调谐层。例如，可形成用于n型装置的氧化镧，同时可形成用于p型装置的氮化钛/铝/氮化钛，除了氮化硅酸铪及/或二氧化铪以外。也可使用有其它组构的栅极。
该栅极电介质及栅极电极层保形地形成于衬底上。例如，该栅极介电层使ILD120、暴露侧壁间隔体118的侧面以及衬底的暴露部份排成一行，同时栅极电极层覆盖栅极介电层以及填充栅极开口582。例如，可用原子层沉积技术形成该栅极介电层，同时用溅镀法或CVD形成该栅极电极层。也可使用其它技术来形成栅极电介质及栅极电极层。
请参考图5i，该衬底经平坦化成可移除过剩的栅极电介质及电极材料。例如，该平面化工艺移除ILD层120上方的过剩材料。在一具体实施例中，该平面化工艺为CMP。也可使用其它类型的平面化工艺。例如，该CMP可使用ILD层120作为CMP终止物。该平面化工艺形成ILD层120、侧壁间隔体118、栅极电介质及栅极电极层166及164的实质共面。该平面化工艺在栅极开口中形成高k金属栅极结构。
如图5j所示，该方法继续，形成附加介电层以形成前金属电介质(PMD)层，其中形成接触件以接触衬底的区域。例如，该PMD层的形成方式与上述ILD层120类似。为了形成接触件122a/122b，软掩膜(未图示)可用来形成至该等接触区域的通孔(via)或接触件开口。例如，该软掩膜为光阻掩膜。为了改善光刻分辨率，在PMD层与软掩膜之间可提供抗反射涂层(ARC)。该软掩膜经图案化成形成对应至该等接触区域的开口。然后，形成传导层于衬底上，填充开口及覆盖ILD层120。平面化工艺，例如CMP，移除过剩的传导层，形成与ILD层120之顶面有实质共面的接触件122a/122b。也可使用用以形成接触件的其它技术。第一接触件122a经组构成可充当记忆装置150的第一位线，同时第二接触件122b经组构成可充当记忆装置150的第二位线。如图示，第一及第二接触件122a/122b耦合至第一及第二晶闸管结构之第二极性类型110a/110b的各个第一及第二重掺杂层。至栅极(未图示)的接触件系在栅极的末端形成。
该方法可继续，以完成记忆单元。例如，可提供包括互连金属层级的BEOL工艺，从而依需要形成至晶体管之端子以及其它电路组件的互连。也可包括其它工艺以完成记忆单元或装置，例如，最终钝化、晶圆切割(dicing)及封装。
如图5a至5j所述的具体实施例有数个优点。如图5a至5j所述的具体实施例致能形成2T-RAM，允许在单一单元区中形成两个不同位。此外，如上述，具第二极性类型之第一及第二区106a/106b可包含能带工程建构(BE)区。这有助于降低工作电压，改善读写速度，以及进一步改善记忆装置150的保存时间。此外，SEG工艺致能自我对齐及小型化的第一极性类型层108a/108b和重掺杂第二极性类型层110a/110b在衬底上方垂直地形成且邻近栅极的侧壁。这有助于改善差异及实现较小的单元面积。
图6a至6d的横截面图根据本揭示内容之另一具体实施例图标用以形成装置的方法600之具体实施例。在一具体实施例中，方法600形成图1a的装置100。该方法可包含与在说明图5a至5j时提及之步骤类似的步骤。为了简明扼要，不描述或详述共同的组件。如图6a所示，提供具有假性栅极的部份已加工衬底。具有假性栅极的部份已加工衬底处于与以图5g描述者相同的阶段。
在一具体实施例中，该方法继续形成附加介电层以形成前金属电介质(PMD)层，其中形成至衬底之接触区域的接触件，接着进行BEOL工艺。在一替代具体实施例中，使用在说明图5h时提及的技术移除该假性栅极，如图6b所示。也可运用其它适当技术移除该假性栅极。该假性栅极的移除暴露衬底的顶面之一部份。该方法继续，形成沟槽663，它延伸至井区104的一部份和第二极性类型区106a/106b在假性栅极底下的部份内。掩膜及蚀刻工艺用来移除衬底在井区内的部份以形成沟槽663。例如，用RIE形成该沟槽。例如，该沟槽的侧面与间隔体118的内侧自我对齐。如图示，该沟槽的深度约等于第二极性类型区106a/106b的深度。也可提供其它深度或组构。
请参考图6c，该方法继续，形成高k金属栅极结构。用以形成该高k金属栅极结构的材料及技术与在说明图5i时提及的相同。该方法可继续，以完成记忆单元。例如，该方法继续形成PMD层、接触件等等，直到图示于图6d的装置形成。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明图5j时提及的相同。因此，将不描述这些步骤的细节。
图7a至7h的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法700之具体实施例。在一具体实施例中，方法700形成图2b的装置250。该方法可包含与在说明图5a至5j时提及之步骤相同或类似的步骤。为了简明扼要，不描述或详述共同的组件，以及以下说明集中在方法700与方法500的差异。
请参考图7a，提供部份已加工衬底。该部份已加工衬底显示形成于衬底中的隔离区224。该隔离区包括STI区，用来使单元区与用于其它类型之装置的其它装置区(未图标)隔离。该部份已加工衬底也包含有第一极性类型掺杂物的井区204。井区204延伸至低于隔离区224的深度。也可使用其它适当的深度。该STI区及该井区可包含相同的材料以及使用在说明图5a时提及的各种适当技术形成。
在图7b，形成第二极性类型区256。第二极性类型区256包含与在说明图5c时提及之区106a/106b相同的材料、掺杂物浓度以及用相同的技术形成。因此，将不描述第二极性类型区256的细节。如图示，第二极性类型区256延伸至隔离区224的侧面或边缘。
该方法继续，形成有假性栅极电极764及栅极电介质766的栅极或假性栅极和间隔体268。用以形成假性栅极及间隔体268的材料及技术与在说明图5c时提及的相同，除了假性栅极经图案化成该假性栅极的一侧及其毗邻间隔体可形成于隔离区224之一部份上方以外，如图7c所示。在一具体实施例中，该假性栅极的第二侧与STI区中邻近第二极性类型区256的边缘实质对齐。也可提供假性栅极中与STI区224部份重迭之第二侧。
请参考图7d，该方法继续，在MOS加工中整合晶闸管结构。在一具体实施例中，该方法形成晶闸管结构，它包含在第二极性类型区256上且邻近假性栅极之第一侧的第一极性类型升高层208。该方法进一步形成第二极性类型之重掺杂层210于具第一极性类型之第一层208上且邻近假性栅极的第一侧。用以形成第一极性类型层208及第二极性类型重掺杂层210的材料及技术与在说明图5d至5e时提及的相同。如图示，邻近假性栅极之第一侧的第一极性类型层208及重掺杂第二极性类型层210系选择性地形成且自我对齐。
方法700继续，形成硅化物接触件212于第二极性类型重掺杂层210上方以及ILD层270于衬底上方，覆盖假性栅极及隔离区224的顶部，如图7e所示。用以形成硅化物接触件212及ILD270的材料及技术与在说明图5f至5g时提及的相同。如图示，该ILD层经加工成它的顶面与假性栅极及间隔体的顶面实质共面。
在一具体实施例中，该方法继续，形成附加介电层以形成前金属电介质(PMD)层，其中形成接触件以接触衬底的区域，接着进行BEOL工艺。在另一具体实施例中，如图7f所示，该假性栅极用在说明图5h时提及的技术移除。该假性栅极的移除暴露第二极性类型区256的顶面之一部份以及隔离区224在假性栅极底下的部份。该方法继续，形成高k金属栅极结构，它有高k电介质266及金属栅极电极264，如图7g所示。用以形成该高k金属栅极结构的材料及技术与在说明图5i时提及的相同。该方法可继续以完成记忆单元。例如，该方法继续形成PMD层、接触件222等等，直到图示于图7h的装置形成。如图示，ILD层270包括耦合至T-RAM之第二极性类型重掺杂层210的接触件222。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明图5j时提及的相同。因此，将不描述这些步骤的细节。
图8a至8e的横截面图根据本揭示内容之另一具体实施例图标用以形成装置的方法800之具体实施例。在一具体实施例中，方法800形成图2a的装置200。装置200类似装置250以及方法800可类似方法700以及可包含与在说明图5a至5j时提及之步骤类似的步骤。为了简明扼要，不描述或详述共同的组件。
如图8a所示，提供类似如图7d所示的部份已加工衬底。在一具体实施例中，方法800形成第二极性类型区206于衬底上方，如图8a所示，而不是形成第二极性类型区256于井区204中。第二极性类型区206，在一具体实施例中，用SEG工艺形成。在一具体实施例中，用第二极性类型掺杂物(例如p型掺杂物)原位掺杂外延层206。也可使用通过离子植入法用第二极性类型掺杂物来掺杂该外延层。在一些具体实施例中，该第二极性类型区，也可包含BE区。方法800继续，形成假性栅极，以及可形成侧壁间隔体218于第一及第二栅极侧壁上方。形成该等侧壁间隔体的材料及技术与在说明图5c时提及的相同。如图8a所示，邻近第一栅极侧壁的第一侧壁间隔体延伸至第二极性类型区206的顶面，同时邻近第二栅极侧壁及第二极性类型区206之侧壁的第二侧壁间隔体延伸至STI区224的顶部。
方法800继续，形成第一极性类型升高层208及第二极性类型重掺杂层210于第二极性类型区206上且邻近假性栅极的第一侧，如图8a所示。硅化物接触件212形成于第二极性类型重掺杂层210上面，以及ILD层270形成于衬底上方，且被加工，如图8b所示。用以形成该等层的材料及技术与在说明图7d至7e时提及的相同。
请参考图8c，该假性栅极结构用在说明图5h时提及的技术移除。该假性栅极也可用其它适当技术移除。该假性栅极的移除暴露第二极性类型区206的顶面之一部份。该方法继续，形成沟槽863于第二极性类型区206在假性栅极底下的部份内。掩膜及蚀刻工艺用来移除第二极性类型区206的一部份以形成沟槽863。例如，用RIE形成该沟槽。例如，该沟槽的侧面与间隔体218的内侧自我对齐。如图示，该沟槽的深度约等于第二极性类型区206的深度。也可提供其它深度或组构。
请参考图8d，该方法继续，形成高k金属栅极结构。用以形成该高k金属栅极结构的材料及技术与在说明图5i时提及的相同。该方法可继续，以完成记忆单元。例如，该方法继续，形成PMD层、接触件222等等，直到图示于图8e的装置形成。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明图5j时提及的相同。因此，将不描述这些步骤的细节。
图9a至9h的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法900之具体实施例。在一具体实施例中，方法900形成图3a的装置300。在形成装置300时，方法900形成用鳍型MOS加工整合的第一及第二晶闸管结构。方法900可包含与在说明图5a至5j时提及之步骤类似的步骤。为了简明扼要，不描述或详述共同的组件。
请参考图9a，提供衬底302。该衬底可为硅衬底。该衬底可用第二极性类型掺杂物(例如，p型掺杂物)轻掺杂。提供包含硅锗、锗及III-V族半导体(例如，GaAs、InP及InAs)的其它类型衬底，包括掺杂其它类型掺杂物的衬底或无掺杂衬底，也有用。该衬底可经制备成有一装置区。在一具体实施例中，该装置区作为用于鳍型晶体管的一区域。虽然用具有一个装置区的衬底来说明，但应了解，该衬底可包含许多装置区(未图标)。该等许多装置区可包含不同类型的装置区。
请参考图9a，该衬底经加工可形成复数个鳍片结构。为了图解说明，该衬底经加工可形成第一及第二鳍片结构320a/320b。应了解，该衬底可经加工形成两个以上的鳍片结构。鳍片的高度，例如，可为约10至200纳米。至于宽度，它可为约3至500纳米。也可使用其它适当的鳍片尺寸。
可用各种方法实现鳍片结构320a/320b的形成。例如，可藉由图案化衬底而形成该等鳍片结构。例如，形成带图案之硬掩膜(未图示)于衬底上方。在一具体实施例中，于衬底302上形成硬掩膜层(未图示)，例如氧化硅或氮化硅。如下文所述，对于隔离层有选择性的其它适当类型材料也用来作为硬掩膜层。可用化学气相沉积(CVD)形成该硬掩膜层。也可使用其它适当类型的硬掩膜或用以形成该硬掩膜的技术。
该硬掩膜层经图案化成与该等鳍片结构的形状对应。该硬掩膜层的图案化可用掩膜及蚀刻技术达成。例如，带图案之软掩膜(未图示)，例如光阻剂，可用来作为蚀刻掩膜以图案化该硬掩膜层。该软掩膜可用光刻技术图案化。为了改善光刻分辨率，在光阻剂下面可提供ARC(未图示)。例如，用非等向性蚀刻法，例如反应性离子蚀刻法(RIE)，将该光阻掩膜的图案转印(transferred)至该硬掩膜。移除该软掩膜。进行非等向性蚀刻法，例如RIE，以移除衬底表面不被硬掩膜保护的部份，留下如上述设置于衬底顶面上的鳍片结构320a/320b。其它适当方法也可用来形成该鳍片结构。该硬掩膜(未图示)仍在鳍片的顶面上。
该方法继续，形成隔离层或区324。形成覆盖鳍片结构的隔离层(例如，包含氧化硅层的介电层)于衬底上方。也可使用其它适当类型的介电层。例如，可用化学气相沉积(CVD)或高深宽比工艺(HARP)来形成该隔离层于衬底上方。也可使用用以形成该隔离层的其它技术。在一具体实施例中，进行研磨工艺，例如化学机械研磨工艺(CMP)，以平坦化该隔离层到在鳍片结构上方之硬掩膜的顶面。进行移除工艺，例如对于包含氧化物材料之隔离层具有选择性者，以移除部份氧化物或使其凹陷以形成隔离区324和在该等鳍片结构之间的间隙或开口982，如图9a所示。该移除工艺可包括干蚀刻、湿蚀刻或彼等之组合。例如，该隔离层的高度或厚度足以提供与衬底下面的隔离。该隔离层的厚度，例如，可为约10至500纳米。也可使用其它适当的厚度范围。
在衬底中形成井区304，如图9b所示。该井区，在一具体实施例中，包含第一极性类型掺杂物。例如，植入第一极性类型掺杂物于该衬底中。可使用井区植入掩膜。该井区植入掩膜可与鳍型MOS工艺中用来形成第一极性类型井区的掩膜相同。该井区可用第一极性类型掺杂物轻或中度掺杂。该井区可通过离子植入法用约1016cm-3至1018cm-3的掺杂物浓度形成以及包含低于隔离区324底部的深度。
在一具体实施例中，该方法继续，在鳍片结构320a/320b中形成第二极性类型区306a/306b。区306a/306b包含轻掺杂第二极性类型掺杂物。为了形成轻掺杂区，植入第二极性类型掺杂物(例如p型掺杂物)于该等鳍片结构中。该等轻掺杂区的深度，例如，可约为该等鳍片结构的高度。取决于技术节点，也可使用其它适当深度尺寸。该掺杂物浓度可为约1016cm-3至1018cm-3。也可使用其它适当的掺杂物浓度。可提供暴露该等鳍片结构的植入掩膜以进行植入。该植入掩膜，例如，可为光阻层。也可使用其它适当类型的植入掩膜。
该方法继续，形成具有假性栅极电介质916及假性栅极电极层914的栅极或假性栅极。用以形成假性栅极结构的材料及技术与在说明图5b时提及的相同。如图9c所示，该假性栅极结构形成于在该等鳍片结构之间的开口982中。假性栅极电介质及假性栅极电极层皆形成于衬底上方及开口982中，且被图案化，如图9c所示。
在一替代具体实施例中，第二极性类型区306a/306b为BE区。在此情形下，该等鳍片结构可不用如先前在说明图9b时所述地以第二极性类型掺杂物轻掺杂。为了形成有第二极性类型306a/306b的BE区，可经由适当蚀刻技术，以及例如，接着藉由填充空间或凹处的选择外延生长(SEG)工艺，而移除该等鳍片结构。在一具体实施例中，BE区306a/306b为硅锗BE区，如图9c所示。在一具体实施例中，该等BE区用第二极性类型掺杂物轻掺杂。也可使用其它适当类型的BE区。在另一具体实施例中，BE区306a/306b的形成可藉由外延生长外延层于毯覆式或平面衬底上，然后蚀刻该外延层以形成该等鳍片结构，而不是移除该等鳍片结构然后形成BE区。
请参考图9d，侧壁间隔体318形成于假性栅极的第一及第二侧壁上方。用以形成间隔体318的材料及技术可与在说明图5c时提及的相同。
该方法继续，形成第一及第二晶闸管结构。在一具体实施例中，该方法继续，形成第一极性类型之第一及第二升高层308a/308b于第二极性类型之第一及第二区306a/306b上方，如图9e所示。用以形成第一极性类型之升高自我对齐第一及第二层308a/308b的材料及技术与在说明图5d时提及的相同。自我对齐第一及第二重掺杂第二极性类型层310a/310b形成于第一极性类型之第一及第二层308a/308b上。用以形成重掺杂第二极性类型层310a/310b的材料及技术与在说明图5e时提及的相同。
该方法可继续，以完成2T-RAM或每单元二位结构。请参考图9f，硅化物接触件312可形成于第二极性类型之第一及第二重掺杂层310a/310b上。形成ILD层320于衬底上方。硅化物接触件312及ILD层320及其形成技术与在说明图5f至5g时提及的相同。在假性栅极、侧壁间隔体318及ILD层320的顶面之间实现实质共面。
在一具体实施例中，该方法继续，形成附加介电层以形成前金属电介质(PMD)层，其中形成接触件以接触衬底的区域，接着进行BEOL工艺。在一替代具体实施例中，如图9f所示，移除该假性栅极。该假性栅极用在说明图5h时提及的技术移除。该假性栅极的移除形成开口987而暴露隔离区324的顶面以及间隔体318中远离ILD层320的内侧和第二极性类型之第一及第二区306a/306b的内侧。
该方法继续，形成高k金属栅极结构，如图9g所示。该高k金属栅极结构包含栅极电介质316与栅极电极314。用以形成该高k金属栅极结构的材料及技术与在说明图5i时提及的相同。
该方法可继续，以完成记忆单元。例如，该方法继续，形成PMD层、接触件322a/322b等等，直到图示于图9h的装置形成。第一接触件322a经组构成耦合至装置的第一位线，同时第二接触件322b经组构成耦合至装置300的第二位线。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明图5j时提及的相同。因此，将不描述这些步骤的细节。
图10a至10d的横截面图根据本揭示内容之另一具体实施例图标用以形成装置的方法1000之具体实施例。在一具体实施例中，方法1000形成图3b的装置350。由于形成装置350的方法1000类似形成装置300的方法900且可包含与在说明图5a至5j时提及之步骤类似的步骤，为了简明扼要，以下说明集中在方法1000与方法900的差异。
如图10a所示，提供与在说明图9e时所述类似的部份已加工衬底。在一具体实施例中，方法1000形成第二极性类型鳍片结构或区306，同时图案化假性栅极的栅极电介质及电极层1016及1014，使得假性栅极与STI区374重迭及与在衬底上方的第二极性类型区部份重迭，如图10a所示，而不是形成两个鳍片结构或两个第二极性类型区306a/306b。第二极性类型区306，例如，可包含BE区。方法1000继续，形成侧壁间隔体368于第一及第二栅极侧壁上方。形成该等侧壁间隔体的材料及技术与在说明图5c时提及的相同。如图10a所示，邻近第一栅极侧壁的第一侧壁间隔体延伸至第二极性类型区306的顶面，同时邻近第二栅极侧壁的第二侧壁间隔体延伸至STI区374的顶部。
方法1000继续，形成第一极性类型升高层308及第二极性类型重掺杂层310于第二极性类型区306上且邻近假性栅极的第一侧，如图10a所示。硅化物接触件312形成于第二极性类型重掺杂层310上方，以及ILD层370形成于衬底上方，且予以加工，如图10b所示。用以形成该等层的材料及技术与在说明图9e至9f时提及的相同。
请参考图10c，该假性栅极结构用在说明图5h时提及的技术移除。该假性栅极也可用其它适当技术移除。该假性栅极的移除形成开口1087，暴露第二极性类型区306的顶面之一部份以及STI区374的顶面之一部份。
请参考图10d，该方法继续，形成高k金属栅极结构。该高k金属栅极结构包含栅极电介质316与栅极电极314。用以形成该高k金属栅极结构的材料及技术与在说明图5i时提及的相同。该方法可继续，以完成记忆单元。例如，该方法继续，形成PMD层、接触件322等等，直到图示于图10d的装置形成。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明图5j时提及的相同。因此，将不描述这些步骤的细节。
图11a至11f的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法1100之具体实施例。在一具体实施例中，方法1100形成图4a的装置400。方法1100可包含与在说明图5a至5j时提及之步骤类似的步骤。为了简明扼要，不描述或详述共同的组件。
请参考图11a，提供衬底402。衬底402与在说明图5a时提及的衬底相同。例如，该衬底用第二极性类型掺杂物轻掺杂。例如，该第二极性类型掺杂物包含p型掺杂物。此外，应了解，该衬底可包含复数个装置区。形成隔离区(未图示)于衬底402中。该隔离区用来使单元区与用于其它类型之装置的其它装置区(未图标)隔离。该隔离区，例如，为浅沟槽隔离(STI)区。也可使用其它类型的隔离区。该等STI区(未图示)可用各种适当技术形成。
在一具体实施例中，该方法继续，形成井区404。在一具体实施例中，该井区包含第一极性类型掺杂物。用以形成第一极性类型井区404的掺杂物浓度及技术与在说明图5a时提及的衬底相同。
在一替代具体实施例中，该方法继续，形成埋藏隔离缓冲层404，而不是形成第一极性类型井区。在此情形下，该隔离缓冲物为衬底402的非晶部份(amorphizedportion)。例如，在硅衬底的情形下，该隔离缓冲物为非晶硅(α-Si)层。在一具体实施例中，植入非晶化掺杂物(amorphizingdopant)于衬底中。例如，非晶化掺杂物包括硅离子(Si+)、锗(Ge)或碳(C)或彼等之组合。或者，也可使用非晶化掺杂物，例如氩或氧，以及用分子或丛集植入物(clusterimplant)植入的掺杂物，例如硼、磷或砷。也可使用其它适当类型的非晶化掺杂物。例如，藉由高能植入法(HEI)植入该等非晶化掺杂物。该HEI植入，例如，于160KeV以约5e14至9e14原子/平方公分的剂量进行。也可提供其它适当植入能量及剂量。也可藉由低温、分子或丛集植入来植入非晶化离子。例如，也可使用能量要求较低的分子或丛集植入。该植入参数，例如能量与剂量，经修改成可在所欲位置处产生隔离缓冲层以及具有所欲效果。藉由调整植入物的能量及剂量，可控制隔离缓冲物的位置及厚度。这也控制衬底表面的厚度或高度。
可在植入非晶化掺杂物后进行退火。该退火，例如，包括雷射退火、快速热退火(RTA)或炉退火。也可使用其它适当类型的退火技术。或者，在井区或S/D区退火工艺期间，可激活非晶化掺杂物。在一具体实施例中，该隔离缓冲物的顶部应有足以容纳晶体管之本体区的深度。例如，该隔离缓冲物的顶部离衬底402之顶面应有约5至100纳米深。该隔离缓冲物应有足以减少衬底泄露的厚度。该厚度，例如，可为约5至100纳米。也可提供其它适当的深度及厚度。
请参考图11a，在一具体实施例中，在隔离缓冲层顶面或第一极性类型井区404、该等隔离区(未图示)及衬底顶面之间的衬底区作为T-RAM的第二极性类型本体区或浮体406。例如，该本体区可为衬底之一部份，因而具有与衬底相同的掺杂。例如，该本体区为轻掺杂第二极性类型区406。视需要，可进行植入工艺以将第二极性类型掺杂物引进本体区。第二极性类型的掺杂物浓度，例如，为约1016cm-3至1018cm-3。也可使用其它适当的掺杂物浓度。
在一替代具体实施例中，本体区406不为衬底的一部份。在此情形下，该方法继续，形成BE本体区406于第一极性井区或隔离缓冲层404上方。BE本体区406，在一具体实施例中，为硅锗、Si：C或锗BE本体区。也可使用其它适当类型的BE材料。BE本体区406，例如，用外延工艺形成。该外延BE本体，例如，用第二极性类型掺杂物轻掺杂。该外延BE本体，例如，可用第二极性类型掺杂物原位掺杂。也可使用用以形成BE本体的其它适当技术。
该方法继续，形成具有假性栅极电介质1116及假性栅极电极1114的栅极或假性栅极，如图11b所示。用以形成该假性栅极的材料及技术与在说明图5b时提及的相同。
在一具体实施例中，该方法继续，在衬底中形成邻近假性栅极第一及第二侧的第一极性类型区408a，如图11c所示。区408a包含轻掺杂第一极性类型掺杂物。可提供暴露装置区的植入掩膜以进行该植入。第一极性类型区408a邻近假性栅极之第一及第二侧的掺杂物浓度与在说明图5d时提及的相同。
请参考图11c，侧壁间隔体418形成于假性栅极的第一及第二侧壁上方。用以形成间隔体418的材料及技术与在说明图5c时提及的相同。该方法继续，在衬底中形成邻近栅极第二侧的第一极性类型重掺杂层408b，如图11c所示。可提供暴露邻近栅极第二侧之区域的植入掩膜以进行该植入。进行离子植入工艺以引进第一极性类型掺杂物。第一极性类型重掺杂区408b邻近假性栅极之第二侧的掺杂物浓度为约1018cm-3至1020cm-3。也可使用其它适当的掺杂物浓度。
在图11d中，该方法继续，形成自我对齐升高重掺杂第二极性类型层410于邻近栅极第一侧的第一极性类型区408a上。用以形成该升高重掺杂第二极性类型层410的材料及技术与在说明图5e时提及的相同。
该方法继续，以完成T-RAM。请参考图11e，硅化物接触件412a/412b可形成于第一及第二极性类型之重掺杂层及区408b及410上。ILD层(未图示)可形成于衬底上方。硅化物接触件412a/412b及ILD层和用以形成该等层的技术与在说明图5f至5g时提及的相同。在假性栅极、侧壁间隔体418及ILD层的顶面之间实现实质共面。
在一具体实施例中，该方法继续，形成附加介电层以形成前金属电介质(PMD)层，其中形成接触件以接触衬底的区域，接着进行BEOL工艺。在一替代具体实施例中，该方法继续，移除该假性栅极。该假性栅极用在说明图5h时提及的技术移除。该假性栅极的移除形成开口(未图示)，其暴露在假性栅极底下的第一极性类型本体区406之顶面以及间隔体418中远离ILD层(未图示)的内侧。
图11f形成高k金属栅极结构。该高k金属栅极结构包含栅极电介质416与栅极电极414。用以形成该高k金属栅极结构的材料及技术与在说明图5i时提及的相同。
该方法继续，以完成记忆单元。例如，该方法继续，形成PMD层420、接触件422a/422b等等，直到图示于图11f的装置形成。第一接触件422a经组构成耦合至装置的位线，同时第二接触件422b经组构成耦合至装置的第一字线以及栅极经组构成充当装置的第二字线。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明第5j图时提及的相同。因此，将不描述这些步骤的细节。
以上用图11a至11f所描述的具体实施例具有与在说明图5a至5j时提及之优点类似的优点。此外，在衬底402包含非晶硅区而不是第一极性类型井区的情形下，该非晶硅区取代衬底402中对于埋藏氧化物层的需要。这有助于实现浮体第二极性类型基极，例如p型基极，以及排除与制作绝缘体上覆硅有关的高成本。另外，自我对齐重掺杂第二极性层排除对于硅化物区块层的需要。
图12a至12c的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法1200之具体实施例。在一具体实施例中，方法1200形成图4b的装置430。由于形成记忆装置430的方法与形成装置400的方法类似，为了简明扼要，以下说明集中在方法1200与方法1100的差异。
如图12a所示，提供与在说明图11a所述类似的部份已加工衬底。例如，该部份已加工衬底被加工到具有第二极性类型掺杂物的本体区406。在一具体实施例中，本体区406为衬底402的一部份且包含轻掺杂第二极性类型掺杂物。或者，本体区406包含BE区。
该方法继续，形成具有假性栅极电介质1216及假性栅极电极1214的栅极或假性栅极，如图12a所示。用以形成该假性栅极的材料及技术与在说明图5b时提及的相同。
在一具体实施例中，该方法继续，形成邻近栅极第二侧的第一极性类型重掺杂层408，如图12a所示。可提供暴露邻近栅极第二侧之区域的植入掩膜以进行该植入。第一极性类型重掺杂区408的掺杂物浓度及其形成技术与在说明图11c时提及的第一极性类型重掺杂区408b相同。
请参考图12b，侧壁间隔体418形成于该假性栅极的第一及第二侧壁上方。用以形成间隔体418的材料及技术与在说明图5c时提及的相同。
如图12b所示，代替装置400中形成于本体区406中的第一极性类型区408a，方法1200形成第一极性类型升高层438于邻近栅极第一侧的第二极性类型本体区406上方。用以形成第一极性类型升高层438的材料及技术与在说明图5d时提及的第一极性类型升高层108a相同。方法1200也使用如图5e所述的技术来形成第二极性类型升高重掺杂层410于邻近栅极第一侧的第一极性类型层438上。
该方法可继续，以完成T-RAM。请参考图12c，硅化物接触件412a/412b可形成于该重掺杂层与第一及第二极性类型区408及410上。ILD层(未图示)可形成于衬底上方。硅化物接触件412a/412b和ILD层及该等层的形成技术与在说明图5f至5g时提及的相同。在假性栅极、侧壁间隔体418及ILD层的顶面之间实现实质共面。
在一具体实施例中，该方法继续，形成附加介电层以形成前金属电介质(PMD)层，其中形成接触件以接触衬底的区域，接着进行BEOL工艺。在一替代具体实施例中，该方法继续，移除该假性栅极。该假性栅极用在说明图5h时提及的技术移除。该假性栅极的移除形成开口(未图示)，其暴露在假性栅极底下的本体区406之顶面以及间隔体418中远离ILD层(未图示)的内侧。
请参考图12c，形成高k金属栅极结构。该高k金属栅极结构包含栅极电介质416与栅极电极414。用以形成该高k金属栅极结构的材料及技术与在说明图5i时提及的相同。
该方法可继续，以完成记忆单元。例如，该方法继续，形成PMD层420、接触件422a/422b等等，直到图示于图12c的装置形成。第一接触件422a经组构成耦合至装置的位线，同时第二接触件422b经组构成耦合至装置的第一字线，以及栅极经组构成充当装置的第二字线。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明图5j时提及的相同。因此，将不描述这些步骤的细节。
图13a至13e的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法1300之具体实施例。在一具体实施例中，方法1300形成图4c的装置450。由于形成记忆装置450的方法与形成装置400的方法类似，为了简明扼要，以下说明集中在方法1300与方法1100的差异。
如图13a所示，提供与在说明图11e所述类似的部份已加工衬底。例如，该部份已加工衬底被加工到形成覆盖假性栅极及硅化物接触件412a/412b的ILD层420，以及被加工成在假性栅极、侧壁间隔体418以及ILD层的顶面之间可实现实质共面。
请参考图13b，该假性栅极用在说明图5h时提及的技术移除。该假性栅极也可用其它适当技术移除。该假性栅极的移除暴露第二极性类型本体区406之顶面在假性栅极底下的一部份。该方法继续，形成沟槽或凹陷通道1263于本体区406在第一极性类型区408a与第一极性类型重掺杂区408b之间的一部份内。掩膜及蚀刻工艺用来移除部份本体区406以形成沟槽1263。例如，用RIE移除该沟槽。该沟槽的侧面，例如，系与间隔体418的内侧自我对齐。如图示，该沟槽的深度约等于第一极性类型区408a/408b的深度。也可提供其它深度或组构。
请参考图13c，形成能带工程建构(BE)部份455于沟槽1263内。该BE部份，例如，用选择性外延生长(SEG)工艺形成，填充凹陷通道内的空间。如图示，该BE部份的顶部大约与衬底表面的顶部共面。例如，该BE部份的顶部也与第一极性类型区408a/408b的顶面实质共面。形成稍微低于或高于衬底表面或第一极性类型区之顶面的BE部份也有用。该BE部份，在一具体实施例中，为硅锗(SiGe)BE部份。也可使用其它适当类型的BE部份。
请参考图13d，该方法继续，形成高k金属栅极结构。用以形成该高k金属栅极结构的材料及技术与在说明图5i时提及的相同。该方法可继续，以完成记忆单元。例如，该方法继续，形成PMD层、接触件422a/422b等等，直到图示于图13e的装置形成。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明图5j时提及的相同。因此，将不描述这些步骤的细节。
图14a至14b的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法1400之具体实施例。在一具体实施例中，方法1400形成图4d的装置470。由于形成记忆装置470的方法与形成装置430的方法类似，为了简明扼要，以下说明集中在方法1400与方法1200的差异。
如图14a所示，提供与在说明图12b所述类似的部份已加工衬底。例如，该部份已加工衬底被加工到形成覆盖假性栅极及硅化物接触件412a/412b的ILD层420，且被加工成在假性栅极、侧壁间隔体418以及ILD层的顶面之间实现实质共面。
请参考图14b，该假性栅极结构用在说明图5h时提及的技术移除。该假性栅极也可用其它适当技术移除。该假性栅极的移除暴露第二极性类型本体区406之顶面在假性栅极底下的部份。该方法继续，形成沟槽或凹陷通道1463于本体区406邻近第一极性类型重掺杂区408以及在假性栅极下面的部份内。掩膜及蚀刻工艺用来移除部份本体区406以形成沟槽1463。例如，用RIE移除该沟槽。该沟槽的侧面，例如，系与间隔体418的内侧自我对齐。如图示，该沟槽的深度约等于第一极性类型重掺杂区408的深度。也可提供其它深度或组构。
该方法继续，形成BE部份455于沟槽1463内、高k金属栅极结构、以及继续完成该记忆单元。例如，该等工艺步骤包括在说明图13c时提及的步骤以及向前继续直到图示于图4d的装置470形成。可进行其它工艺，包括形成一或更多互连层级、最终钝化、晶圆切割、组装及封装。这些特征的技术及材料与在说明图5j时提及的相同。因此，将不描述这些步骤的细节。
可用其它特定形式实作本揭示内容而不脱离本揭示内容的精神或本质特性。因此，前述具体实施例在各方面都应被视为仅供图解说明而不是限定描述于本文的本揭示内容。因此，本揭示内容的范畴是用随附权利要求书陈明，而不是以上的描述，以及希望涵盖落入该等申请项之意思及等效范围内的所有改变。
Claims (22)
1.一种装置，包括：
具有具第一极性类型的井区的衬底；以及
基于晶闸管的记忆单元，包含：
邻近该井区具第二极性类型的至少一第一区，
设置于该衬底上作为第二字线的栅极，
具该第一极性类型的至少一第一层，其设置成邻近具该第二极性类型的该第一区且邻近该栅极；以及
具该第二极性类型的至少一重掺杂第一层，其设置于具该第一极性类型的该第一层上且邻近该栅极，其中至少具该第二极性类型的该重掺杂第一层与该栅极的侧面自我对齐。
2.一种形成装置的方法，包含：
提供有具第一极性类型的井区的衬底；
形成基于晶闸管之记忆单元，包括：
形成邻近该井区具第二极性类型的至少一第一区，
形成栅极于该衬底上，其中该栅极作为第二字线，
形成具该第一极性类型的至少一第一层，其邻近具该第二极性类型的该第一区且邻近该栅极，以及
形成具该第二极性类型的至少一重掺杂第一层于具该第一极性类型的该第一层上且邻近该栅极，其中至少具该第二极性类型的该重掺杂第一层与该栅极的侧面自我对齐。
3.如权利要求2所述的方法，其中，该基于晶闸管的记忆单元包括每单元二位结构，以及其中：
形成该栅极包括：形成假性栅极；
形成邻近该井区具该第二极性类型的该至少一第一区包括：形成邻近该假性栅极的第一及第二侧具该第二极性类型的第一及第二区于该井区中；
形成具该第一极性类型的该至少一第一层包括：形成具该第一极性类型的第一及第二升高层于邻近该假性栅极的该第一及该第二侧具该第二极性类型的该第一及该第二区上方；以及
形成具该第二极性类型的至少一重掺杂第一层包括：形成具该第二极性类型的第一及第二重掺杂层于具该第一极性类型的该第一及该第二升高层上。
4.如权利要求3所述的方法，其中，藉由植入第二极性类型掺杂物于该井区中，以及其中该植入物自我对齐于该假性栅极，以形成具该第二极性类型的该第一及第二区于该井区中。
5.如权利要求3所述的方法，其中，具该第二极性类型的该第一及该第二区包括能带工程建构区。
6.如权利要求5所述的方法，其中，具该第二极性类型的该第一及该第二区、具该第一极性类型的该第一及该第二升高层、以及具该第二极性类型的该第一及该第二重掺杂层用选择性外延生长(SEG)工艺形成。
7.如权利要求3所述的方法，其中：
具该第二极性类型的该第一及该第二区用作为基极，同时该井区用作为该各个位的阴极部的射极以及该井区也用作为第一字线；
具该第一极性类型的该第一及该第二升高层用作为基极，同时具该第二极性类型的该第一及该第二重掺杂层用作为该各个位的阳极部的射极；以及
具该第二极性类型的该重掺杂第一层耦合至一第一位线，同时具该第二极性类型的该重掺杂第二层耦合至第二位线。
8.如权利要求3所述的方法，包括：
在形成具该第二极性类型的该第一及该第二重掺杂层后，移除该假性栅极；
形成沟槽，其延伸至该井区的一部份和具该第二极性类型的该第一及该第二区的一部份内；以及
形成高k金属栅极结构于该沟槽内，其中该高k金属栅极结构的一部份相对于水平平面垂直地朝该井区延伸，以相对于该水平平面而与具该第二极性类型的该第一及该第二区平行。
9.如权利要求2所述的方法，其中，该基于晶闸管的记忆单元包括每单元一位结构，以及其中：
该衬底包括隔离区；
形成邻近该井区具该第二极性类型的该至少一第一区包括：形成具该第二极性类型的该第一区于该井区中以及延伸至该隔离区的一边；
形成该栅极包括：形成假性栅极，其中该假性栅极部份重迭该隔离区；
具该第一极性类型的该第一层形成于具该第二极性类型的该第一区上；以及
具该第一极性类型的该第一层与具该第二极性类型的该重掺杂第一层邻近该假性栅极的第一侧地形成。
10.如权利要求9所述的方法，其中：
具该第二极性类型的该第一区用作为基极，同时该井区用作为该位的阴极部的射极而且该井区也用作为第一字线；
具该第一极性类型的该第一层用作为基极，同时具该第二极性类型的该重掺杂第一层用作为该位的阳极部的射极；以及
具该第二极性类型的该重掺杂第一层耦合至位线。
11.如权利要求2所述的方法，其中，该基于晶闸管的记忆单元包括每单元一位结构，以及其中：
该衬底包括隔离区；
形成邻近该井区具该第二极性类型的该至少一第一区包括：
藉由SEG工艺，形成具该第二极性类型的该第一区于该衬底上方；
形成该栅极包括：形成假性栅极，其中该假性栅极形成于具该第二极性类型的该第一区上方；
具该第一极性类型的该第一层形成于具该第二极性类型的该第一区上；以及
具该第一极性类型的该第一层与具该第二极性类型的该重掺杂第一层邻近该假性栅极的第一侧地形成。
12.如权利要求11所述的方法，包括：形成邻近该假性栅极的第一及第二侧的第一及第二间隔体，其中，该第一间隔体延伸至具该第二极性类型的该第一区的顶面，同时该第二间隔体延伸至该隔离区的顶部。
13.如权利要求12所述的方法，包括：
在形成具该第二极性类型的该重掺杂第一层后，移除该假性栅极；
形成延伸至具该第二极性类型的该第一区的一部份内的沟槽；以及
形成高k金属栅极结构于该沟槽内，其中，该高k金属栅极结构的一部份相对于水平平面垂直地朝该井区延伸，以相对于该水平平面而与具该第二极性类型的该第一区平行。
14.如权利要求2所述的方法，其中，该基于晶闸管的记忆单元包括每单元二位结构，以及其中，形成邻近该井区具该第二极性类型的该至少一第一区包括：
加工该衬底以形成至少第一及第二鳍片结构；
形成隔离区于该等鳍片结构之间；以及
植入第二极性类型掺杂物于该第一及该第二鳍片结构中，以形成具该第二极性类型的第一及第二区。
15.如权利要求14所述的方法，其中：
形成该栅极包括：形成假性栅极；
形成具该第一极性类型的该至少一第一层包括：形成具该第一极性类型的第一及第二升高层于邻近该假性栅极的该第一及该第二侧具该第二极性类型的该第一及该第二区上方；以及
形成具该第二极性类型的至少一重掺杂第一层包括：形成具该第二极性类型的第一及第二重掺杂层于具该第一极性类型的该第一及该第二升高层上。
16.如权利要求2所述的方法，其中，该基于晶闸管的记忆单元包括每单元一位结构，以及其中：
该衬底包括隔离区；
形成邻近该井区具该第二极性类型的该至少一第一区包括：
加工该衬底以形成至少一第一鳍片结构；以及
植入第二极性类型掺杂物于该第一鳍片结构中，以形成具该第二极性类型的该第一区。
17.如权利要求16所述的方法，其中：
形成该栅极包括：形成假性栅极，其中该假性栅极至少部份重迭该隔离区以及具该第二极性类型的该第一区；
具该第一极性类型的该第一层形成于具该第二极性类型的该第一区上；以及
具该第一极性类型的该第一层与具该第二极性类型的该重掺杂第一层邻近该假性栅极的第一侧地形成。
18.如权利要求2所述的方法，其中，该基于晶闸管的记忆单元包括每单元一位结构，以及其中：
形成该栅极包括：形成假性栅极；以及
形成具该第一极性类型的该至少一第一层包括：形成邻近该假性栅极的第一及第二侧具该第一极性类型的第一轻掺杂及第二重掺杂区于该井区中。
19.如权利要求18所述的方法，其中：
具该第二极性类型的该第一区用作为基极，同时具该第一极性类型的该第二重掺杂区用作为该位的阴极部的射极；
具该第一极性类型的该第一轻掺杂区用作为基极，同时具该第二极性类型的该重掺杂第一层用作为该位的阳极部的射极；以及
具该第二极性类型的该重掺杂第一层耦合至位线，同时具该第一极性类型的该第二重掺杂区耦合至第一字线。
20.如权利要求18所述的方法，包括：
在形成具该第二极性类型的该重掺杂第一层后，移除该假性栅极；
形成延伸至具该第二极性类型的该第一区的一部份内的沟槽；
在该沟槽内形成BE区，其中该BE区的顶面与具该第一极性类型的该等区域的顶面实质共面；以及
在该沟槽内形成高k金属栅极结构于该BE区上方。
21.如权利要求2所述的方法，其中，该基于晶闸管的记忆单元包含每单元一位结构，以及其中：
形成该栅极包括：形成假性栅极；
形成具该第一极性类型的该至少一第一层包括：形成邻近该假性栅极的第一侧具该第一极性类型的第一升高层于具该第二极性类型的该第一区上面；以及包括
形成具该第一极性类型的重掺杂区于邻近该假性栅极的第二侧具该第二极性类型的该第一区中。
22.如权利要求21所述的方法，包括：
在形成具该第二极性类型的该重掺杂第一层后，移除该假性栅极；
形成延伸至具该第二极性类型的该第一区的一部份内的沟槽；
在该沟槽内形成BE区，其中该BE区的顶面与具该第一极性类型的该重掺杂区的顶面实质共面；以及
在该沟槽内形成高k金属栅极结构于该BE区上面。
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