JP2005150731A - Ｃｍｏｓウェル構造およびその形成方法 - Google Patents

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Abstract

【課題】ＣＭＯＳウェル構造および形成方法を提供すること
【解決手段】ＣＭＯＳウェル構造を形成する方法は、複数の第１の導電型ウェルを基板の上に形成することを含み、その複数の第１の導電型ウェルの各々は第１のマスクのそれぞれの開口に形成される。第１の導電型ウェルの各々の上にキャップが形成され、第１のマスクが除去される。側壁スペーサが第１の導電型ウェルの各々の側壁に形成される。複数の第２の導電型ウェルが形成され、その複数の第２の導電型ウェルの各々はそれぞれの第１の導電型ウェルの間に形成される。複数の浅いトレンチ分離が第１の導電型ウェルと第２の導電型ウェルの間に形成される。複数の第１の導電型ウェルは第１の選択エピタキシャル成長プロセスで形成され、複数の第２の導電型ウェルは第２の選択エピタキシャル成長プロセスで形成される。
【選択図】図１１

Description

本発明は、半導体デバイスに関し、より詳細には、相補形金属酸化物半導体（ＣＭＯＳ）デバイスのような集積半導体デバイスに関する。
ＣＭＯＳ集積化、すなわち同じチップ上でのＮＭＯＳとＰＭＯＳの集積化では、シリコン基板上に少なくとも１つのウェルが必要とされる。例えば、ｐ型基板を使用するとき、ＮＭＯＳは基板上で作製することができるが、一方で、ＰＭＯＳは基板内のｎウェル上で作製しなければならない。あるいは、ｎ型基板を使用するとき、ＰＭＯＳは基板上で作製することができるが、ＮＭＯＳは基板内のｐウェル上で作製しなければならない。さらに、ラッチアップに関連する問題を回避するために、普通、ダブル・ウェル方式が使用される。ダブル・ウェル方式では、開始材料の型に無関係に、ｐウェル上でＮＭＯＳを、ｎウェル上でＰＭＯＳを形成する。両ウェルのドーパント濃度は、ラッチアップ状態が発生しないように調整される。
両ウェルを開始基板から完全に分離するために、追加のウェルが１つ使用されることが多い。これを、「トリプル・ウェル」構造と呼ぶ。この場合、例えば、ｎウェルがｎ型基板に形成されるとき、ｎウェルの底および周囲をｐ型ドーパント材料で密封しなければ、ｎウェルを分離し基板と異なるようにバイアスすることはできない。１つの一般的な例は、ＮＭＯＳ伝達ゲートを有するＤＲＡＭアレイをｐ型ドープ・シリコン基板上に形成することである。トリプル・ウェル構造を使用しなければ、ＤＲＡＭアレイを接地と異なった電圧でバイアスすることはできない。電荷保存を維持することができるようにするために、一般に負のバイアス「Ｖｂｂ」が埋込みウェルに加えられる。また、トリプル・ウェル構造は、高レベルの雑音を発生するか、または非常に静かな環境を必要とするアナログ・デバイスを配置するために望ましく、また異なる本体バイアスを必要とするデバイスまたは回路にも応用することができる。
ＣＭＯＳ技術がディープ・サブミクロンを越えてナノメートルの基本ルール領域にスケーリングされるとき、ウェル形成で大きな問題を経験した。デバイスが小さくなるにつれて、ウェル間寸法およびデバイス・ウェル間寸法のような基本ルールもそれに応じてスケーリングされると考えられる。しかし、トランジスタに適用される同じスケーリング因子を、イオン注入で形成される従来のウェルに適用することができない。イオン注入を使用してウェルを形成することに関連する１つの問題はウェル近接効果であり、この場合、ウェルの端部のドーピング分布はウェルの幅で一様でない。この現象は、高エネルギー高ドーズ・イオン注入によるイオン散乱のためにおこる。その結果として、ウェルの端部により近くに配置されたデバイスは、ウェルの端部から離れたところに配置されたデバイスと異なる閾値電圧Ｖｔを有する。この問題に対する１つの簡単な解決策は、デバイスをウェルの端部から離すことである。しかし、メモリ・セルを密に詰めなければならない６−トランジスタＳＲＡＭアレイでは、この方法は適切でない。特に、デバイスをウェルの端部から離すと、明らかにチップ・スペースを浪費することになり、さらに、結果として得られた閾値電圧がＳＲＡＭセルに許容できない場合、追加のマスクをプロセスに追加して、閾値電圧を適切に中心に位置づけしなければならなくなり、余計なコストおよび複雑さが発生する。
本発明の目的は、スケーリング容易性を可能にすることであり、その結果、ウェル間寸法およびデバイス・ウェル間寸法を技術基本ルールに従ってスケーリングすることができるようになる。
本発明の他の目的は、深いトレンチ分離と浅いトレンチ分離の両方を使用して、異なる導電型ウェルを完全に分離することである。
本発明の他の目的は、完全自己整合の低温エピタキシャル成長プロセスを使用して、複数の分離されたウェルの構造をバルク基板に形成することである。
本発明に従ってＣＭＯＳウェル構造を形成する方法は、第１のマスクを基板上に形成することを含み、この第１のマスクは複数の開口を有する。複数の第１の導電型ウェルが基板の上に形成され、その複数の第１の導電型ウェルの各々は第１のマスクのそれぞれの開口に形成される。第１の導電型ウェルの各々の上にキャップが形成され、第１のマスクが除去される。側壁スペーサが第１の導電型ウェルの各々の側壁に形成される。複数の第２の導電型ウェルが形成され、その複数の第２の導電型ウェルの各々はそれぞれの第１の導電型ウェルの間に形成される。複数の浅いトレンチ分離が第１の導電型ウェルと第２の導電型ウェルの間に形成される。少なくとも１つの第２の導電型ＭＯＳデバイスが複数の第１の導電型ウェルの各々の内部に形成され、少なくとも１つの第１の導電型ＭＯＳデバイスが複数の第２の導電型ウェルの各々の内部に形成される。
本発明の少なくとも一実施形態では、複数の第１の導電型ウェルは第１の選択エピタキシャル成長プロセスで形成され、複数の第２の導電型ウェルは第２の選択エピタキシャル成長プロセスで形成される。
本発明の少なくとも一実施形態は、基板の上に複数の第１の導電型ウェルを形成する前に、第１のマスクの複数の開口の間の基板を所定の深さまでエッチングすることを含む。側壁スペーサを形成するステップの前に、複数の第１の導電型注入領域が基板に形成され、この複数の第１の導電型注入領域の各々は基板のそれぞれの露出表面に形成される。複数の第１の導電型ウェルは第１の選択エピタキシャル成長プロセスで形成され、複数の第２の導電型ウェルは、第１の導電型注入領域の露出表面の上に、第２の選択エピタキシャル成長プロセスで形成される。
本発明のこれらおよび他の目的および特徴は、例示的な実施形態についての以下の詳細な説明から明らかになるであろう。この詳細な説明は、添付の図面に関連して読まれるべきである。
本発明は、以下の図に関連して、好ましい実施形態についての次の説明で詳細に説明する。
本発明の様々な例示的な実施形態では、垂直側壁のウェルをバルク・シリコン・ウェーハに形成する。連続した低温選択エピタキシ・プロセスを使用して、垂直側壁の単一ウェル構造、ダブル・ウェル構造、およびトリプル・ウェル構造を形成し、その結果、イオン散乱による近接効果は無くなる。近接効果の存在しない状態で、デバイスからウェル境界の間を最小間隔にすることができる。本発明の様々な例示的な実施形態では、深いトレンチ分離と浅いトレンチ分離の両方が使用される。側壁スペーサ技術を使用して、スペーサ型の薄くて深い垂直トレンチをウェルの境界に形成し、一方で、浅いトレンチを使用して、ウェル内のデバイスを分離するだけでなく、選択エピタキシで生じたウェル境界の欠陥の除去も行う。
図１〜１１は、本発明の例示的な実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップを示す断面図である。本実施形態は、ＣＭＯＳダブル・ウェル構造を形成する。図１に示すように、ｎウェル・マスク１０をｐ型基板１５の上に形成する。ｎウェル・マスク１０は複数の開口１２を有し、この開口はｐ型基板１５の上面を露出させる。マスク１０は、ｐ型基板１５の上にマスク層を堆積しさらにこのマスク層をパターン形成して、形成される。マスク１０は、例えばポリシリコン、二酸化珪素（ＳｉＯ２）、または窒化珪素（ＳｉＮ）のような任意の適切な材料で作ることができる。第1のマスクは、好ましくは、約５０ｎｍから約５００ｎｍの厚さに形成される。
図２に示すように、ｎウェルマスク１０の開口１２の中のｐ型基板１５に、ｎウェル領域１６を形成する。このｎウェル領域１６は、ｎ型選択エピタキシャル成長プロセスで形成する。約１×１０１７／ｃｍ３から約１×１０２０／ｃｍ３の濃度のｎ型ドーパントを、ｎウェル領域１６に同時に（ｉｎ−ｓｉｔｕ）ドープする。ｎウェル領域１６は、好ましくは、角のファセット化を避けるために、マスク１０より上にある量の過成長“ｆ”のある状態で形成される。
図３に示すように、ｎウェル領域１６の上面を平坦化し、エピタキシャル過成長材料を除去する。このステップは、化学的機械的研磨プロセス（ＣＭＰ）のような任意の適切な研磨プロセスを使用して行うことができる。
図４に示すように、ｎウェル領域１６の上部を所定の深さｂまで凹ませる。このステップで、ｎウェル領域１６は、例えばウェット・エッチング・プロセスのようなエッチング・プロセスにかけられる。
図５に示すように、ｎウェル領域１６をキャップ２１で覆う。このキャップ２１は、例えば化学気相成長法（ＣＶＤ）または熱酸化のような任意の適切なプロセスで形成することができる。キャップ２１は、例えば二酸化珪素で作ることができる。第１のマスク１０を例えば窒化物ウェット・エッチングで除去して、図６に示す構造を実現する。
図７に示すように、スペーサ２８をｎウェル領域１６の垂直側壁に形成する。スペーサ２８は、ＣＶＤプロセスで形成することができ、このＣＶＤプロセスで、窒化物が約５ｎｍから３０ｎｍの範囲の厚さに堆積される。スペーサ２８は、ｎウェル領域１６の側面を密封して、外方拡散または相互汚染が起きないようにする。
図８に示すように、ｐウェル領域３０をｎウェル領域１６の間の基板１５の上に形成する。ｐウェル領域３０は、約１×１０１７／ｃｍ３から約１×１０２０／ｃｍ３の範囲のその場ドーピング濃度のｐ型選択エピタキシャル成長プロセスで形成される。ｐウェル領域３０は、好ましくは、角のファセット化を避けるために、キャップ２１より上にある量の過成長“ｈ”のある状態で形成される。
図９に示すように、ｐウェル領域３０の上面を平坦化し、エピタキシャル過成長材料を除去する。このステップは、化学的機械的研磨プロセス（ＣＭＰ）のような任意の適切な研磨プロセスを使用して行うことができる。
図１０に示すように、ｐウェル領域３０をキャップ３１で覆う。このキャップ３１は、例えば化学気相成長法（ＣＶＤ）または熱酸化のような任意の適切なプロセスで形成することができる。キャップ３１は、例えば二酸化珪素で作ることができる。
図１１に示すように、デバイス分離およびウェル境界形成のために、浅いトレンチ分離（ＳＴＩ）３２を形成する。ＳＴＩ（３２）は、当業者によく知られている標準的な浅いトレンチ・プロセスのステップを使用して形成される。ＳＴＩ３２は、ｎウェル領域１６内のデバイス領域３４とｐウェル領域３０内のデバイス領域３６を分離する。
本発明の様々な例示的な実施形態において、異なる種類の半導体デバイスをデバイス領域３４および３６に形成することができる。本発明の少なくとも一実施形態では、当業者によく知られている標準的なＣＭＯＳ処理ステップを使用して、ｐＭＯＳデバイス４０をｎウェル・デバイス領域１６に形成し、ｎＭＯＳデバイス４２をｐウェル・デバイス領域３６に形成する。各ＭＯＳデバイス４０および４２は、ゲート誘電体４４、ゲート導体４６、ゲート導体４６の上面に形成された任意選択のハード・マスク４８、およびゲート導体４６の少なくとも側壁に形成されたスペーサ５０を含む。ｐ＋接合５２がｐＭＯＳデバイス４０用のｎウェル・デバイス領域１６に形成され、ｎ＋接合５４がｎＭＯＳデバイス４２用のｐウェル・デバイス領域３６に形成される。
図１２〜２４は、本発明の他の例示的な実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップを示す断面図である。本発明のこの実施形態は、ＣＭＯＳトリプル・ウェル構造を形成する。図１２に示すように、ｎウェル・マスク１０をｐ型基板１５の上に形成する。ｎウェル・マスク１０は複数の開口１２を有し、この開口はｐ型基板１５の上面を露出させる。マスク１０は、ｐ型基板１５の上にマスク層を堆積しさらにこのマスク層をパターン形成して、形成される。マスク１０は、例えばフォトレジスト、ポリシリコン、二酸化珪素（ＳｉＯ２）、または窒化珪素（ＳｉＮ）のような任意の適切な材料で作ることができる。
図１３に示すように、ｎウェル・マスク１０の開口によって露出されたｐ型基板１５の部分をエッチングして、深さ“ｄ”を有する開口２０をｐ型基板１５に形成する。深さｄは、好ましくは、２０ｎｍから５００ｎｍの範囲にある。ｐ型基板１５は、好ましくは、Ｃｌ２をベースにしたＲＩＥ（反応性イオン・エッチング）プロセスを使用して異方性エッチングされる。基板１５に損傷が起きないようにするために、このエッチング・プロセスでは低パワー・プラズマを使用すべきであり、その後にアニール・ステップまたは洗浄ステップが続く。
図１４に示すように、ｐ型基板１５の開口２０に、ｎウェル領域１６を形成する。ｎウェル領域１６は、ｎ型選択エピタキシャル成長プロセスで形成する。ｎウェル領域１６は、好ましくは、角のファセット化を避けるために、マスク１０より上にある量の過成長ｆのある状態で形成される。
図１５に示すように、ｎウェル領域１６の上面を平坦化し、エピタキシャル過成長材料を除去する。このステップは、化学的機械的研磨プロセス（ＣＭＰ）のような任意の適切な研磨プロセスを使用して行うことができる。
図１６に示すように、ｎウェル領域１６の上部を所定の深さｂまで取り除く。このステップで、ｎウェル領域１６は、例えばウェット・エッチング・プロセスのようなエッチング・プロセスにかけられる。
図１７に示すように、ｎウェル領域１６をキャップ２１で覆う。このキャップ２１は、例えば化学気相成長法（ＣＶＤ）または熱酸化のような任意の適切なプロセスで形成することができる。キャップ２１は、例えば二酸化珪素で作ることができる。第１のマスク１０を例えば窒化物ウェット・エッチングで除去して、図１８に示す構造を実現する。
図１９に示すように、ｎ＋注入領域２６をｎウェル領域１６の間の基板１５に形成する。ｎ＋注入領域２６は、例えばイオン注入のような任意の知られている技術で形成される。注入表面ドーピング濃度は、好ましくは、約１×１０１９／ｃｍ３から約１×１０２１／ｃｍ３の範囲である。アニール後、最終埋込みｎ＋注入領域２６は、約２０ｎｍから約６００ｎｍの厚さを有する。
図２０に示すように、スペーサ２８をｎウェル領域１６の垂直側壁に形成する。スペーサ２８は、ＣＶＤプロセスで形成することができ、このＣＶＤプロセスで、窒化物が約５ｎｍから３０ｎｍの範囲の厚さに堆積される。スペーサ２８は、ｎウェル領域１６の側面を密封して、外方拡散または相互汚染が起きないようにする。
図２１に示すように、ｐウェル領域３０をｎウェル領域１６の間の基板１５の上に形成する。ｐウェル領域３０は、約１×１０１７／ｃｍ３から１×１０２０／ｃｍ３の範囲のドーピング濃度のｐ型選択エピタキシャル成長プロセスで形成される。ｐウェル領域３０は、好ましくは、角のファセット化を避けるために、キャップ２１より上にある量の過成長のある状態で形成される。
図２２に示すように、ｐウェル領域３０の上面を平坦化し、エピタキシャル過成長材料を除去する。このステップは、化学的機械的研磨プロセス（ＣＭＰ）のような任意の適切な研磨プロセスを使用して行うことができる。
図２３に示すように、ｐウェル領域３０をキャップ３１で覆う。このキャップ３１は、例えば化学気相成長法（ＣＶＤ）または熱酸化のような任意の適切なプロセスで形成することができる。キャップ３１は、例えば二酸化珪素で作ることができる。
図２４に示すように、デバイス分離およびウェル境界形成のために、浅いトレンチ分離（ＳＴＩ）３２を形成する。ＳＴＩ（３２）は、当業者によく知られている標準的な浅いトレンチ・プロセスのステップを使用して形成される。ＳＴＩ３２は、ｎウェル領域１６内のデバイス領域３４とｐウェル領域３０内のデバイス領域３６を分離する。
本発明の様々な例示的な実施形態において、異なる種類の半導体デバイスをデバイス領域３４および３６に形成することができる。本発明の少なくとも一実施形態では、当業者によく知られている標準的なＣＭＯＳ処理ステップを使用して、ｐＭＯＳデバイス４０をｎウェル・デバイス領域１６に形成し、ｎＭＯＳデバイス４２をｐウェル・デバイス領域３６に形成する。各ＭＯＳデバイス４０および４２は、ゲート誘電体４４、ゲート導体４６、ゲート導体４６の上面に形成された任意選択のハード・マスク４８、およびゲート導体４６の少なくとも側壁に形成されたスペーサ５０を含む。ｐ＋接合５２がｐＭＯＳデバイス４０用のｎウェル・デバイス領域１６に形成され、ｎ＋接合５４がｎＭＯＳデバイス４２用のｐウェル・デバイス領域３６に形成される。
本発明の他の実施形態では、複数の第１の導電型ウェルのうちの少なくとも１つは、ダミーの第１の導電型ウェルであり、このダミーの第１の導電型ウェルは少なくとも１つの第２の導電型ウェルの境界を成す。例えば、図２５は、本発明の実施形態に従ったＣＭＯＳ構造の断面図である。この実施形態では、ダミーのｎウェル領域１６Ａが、ｐウェル領域３０を分離するようにｐウェル領域３０の縁端部に形成されている。他の実施形態では、ダミーのｐウェル領域（図示しない）は、ｎウェル領域を分離するようにｎウェル領域の縁端部に形成される。
添付の図面に関連して例示的な実施形態を本明細書で説明したが、本発明および方法はまさにこれらの実施形態に制限されるものでないこと、また、当業者なら、本発明の範囲または精神から逸脱することなく、様々な他の変更および修正を行うことができることを理解されたい。全てのそのような変更および修正は、添付の特許請求の範囲で定義される本発明の範囲内に含まれるものとする。
本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の他の実施形態に従ってＣＭＯＳ構造を形成する方法の様々なステップの断面図を示す。 本発明の実施形態に従ったＣＭＯＳ構造の断面図を示す。
符号の説明
１０ ｎウェル・マスク（第１のマスク）
１２ ｎウェル・マスクの開口
１６ ｎウェル領域（ｎ型エピタキシャル成長）
１５ ｐ型基板
２０ 深さｄを有する開口
２１、３１ キャップ
２６ ｎ＋注入領域
２８、５０ スペーサ
３０ ｐウェル領域（ｐ型エピタキシャル成長）
３２ 浅いトレンチ分離
３４ ｎウェル・デバイス領域
３６ ｐウェル・デバイス領域
４０ ｐＭＯＳデバイス
４２ ｎＭＯＳデバイス
４４ ゲート誘電体
４６ ゲート導体
４８ ハード・マスク
ｂ エッチ・バック深さ
ｄ エッチング深さ
ｆ、ｈ 過成長

Claims (34)

  1. ＣＭＯＳウェル構造を形成する方法であって、
    複数の開口を有する第１のマスクを、基板上に形成するステップと、
    複数の第１の導電型ウェルを前記基板の上に形成するステップであって、前記複数の第１の導電型ウェルの各々が前記第１のマスクのそれぞれの開口に形成されるステップと、
    前記第１の導電型ウェルの各々の上にキャップを形成するステップと、
    前記第１のマスクを除去するステップと、
    側壁スペーサを前記第１の導電型ウェルの各々の側壁に形成するステップと、
    複数の第２の導電型ウェルを形成するステップであって、前記複数の第２の導電型ウェルの各々がそれぞれの第１の導電型ウェルの間に形成されるステップとを備える方法。
  2. さらに、
    複数の浅いトレンチ分離を前記第１の導電型ウェルと前記第２の導電型ウェルの間に形成するステップと、
    少なくとも１つの第２の導電型ＭＯＳデバイスを、前記複数の第１の導電型ウェルの各々の内部に形成するステップと、
    少なくとも１つの第１の導電型ＭＯＳデバイスを、前記複数の第２の導電型ウェルの各々の内部に形成するステップとを備える、請求項１に記載の方法。
  3. 前記複数の第１の導電型ウェルが第１の選択エピタキシャル成長プロセスで形成され、前記複数の第２の導電型ウェルが第２の選択エピタキシャル成長プロセスで形成される、請求項１に記載の方法。
  4. 前記第１のマスクが、低温化学気相成長窒化物である、請求項１に記載の方法。
  5. 前記第１のマスクの厚さが、５０ｎｍから５００ｎｍの範囲にある、請求項１に記載の方法。
  6. 複数の第１の導電型ウェルを形成する前記ステップが、第１の導電型ドーパントが同時にドープされる第１のエピタキシャル層を形成するステップを備える、請求項３に記載の方法。
  7. 前記第１の導電型ドーパントのドーピング濃度が、１×１０１７／ｃｍ３から１×１０２０／ｃｍ３の範囲にある、請求項６に記載の方法。
  8. さらに、
    エピタキシのファセット化を避けるために、前記第１のエピタキシャル層を前記第１のマスクの厚さよりも厚く形成するステップと、
    前記第１のエピタキシャル層を前記第１のマスクの厚さよりも薄くなるようにエッチ・バックするステップとを備える、請求項６に記載の方法。
  9. 複数の第２の導電型ウェルを形成する前記ステップが、第２の導電型ドーパントが同時にドープされる第２のエピタキシャル層を形成するステップを備える、請求項３に記載の方法。
  10. 前記第２の導電型ドーパントのドーピング濃度が、１×１０１７／ｃｍ３から１×１０２０／ｃｍ３の範囲にある、請求項９に記載の方法。
  11. さらに、
    角のファセット化を避けるために、前記第２のエピタキシャル層を前記第１の導電型ウェルの厚さよりも厚く形成するステップと、
    前記第２のエピタキシャル層を平坦化するステップとを備える、請求項９に記載の方法。
  12. キャップを形成する前記ステップが、熱酸化を備える、請求項１に記載の方法。
  13. 側壁スペーサを形成する前記ステップが、化学気相成長法を備える、請求項１に記載の方法。
  14. 前記側壁スペーサが、窒化物で作られる、請求項１に記載の方法。
  15. 前記側壁スペーサの厚さが、５ｎｍから３０ｎｍの範囲にある、請求項１に記載の方法。
  16. 前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１に記載の方法。
  17. さらに、
    前記基板の上に複数の第１の導電型ウェルを形成する前に、前記第１のマスクの前記複数の開口の間の前記基板を所定の深さまでエッチングするステップを備える、請求項１に記載の方法。
  18. さらに、
    側壁スペーサを形成する前記ステップの前に複数の第１の導電型注入領域を前記基板に形成するステップであって、前記複数の第１の導電型注入領域の各々が前記基板のそれぞれの露出表面に形成されるステップを備える、請求項１７に記載の方法。
  19. 前記複数の第１の導電型ウェルが第１の選択エピタキシャル成長プロセスで形成され、前記複数の第２の導電型ウェルが、前記第１の導電型注入領域の露出表面の上に、第２の選択エピタキシャル成長プロセスで形成される、請求項１８に記載の方法。
  20. 前記所定の深さが、２０ｎｍから５００ｎｍの範囲にある、請求項１７に記載の方法。
  21. 前記第１の導電型注入領域のドーピング濃度が、１×１０１９／ｃｍ３から１×１０２１／ｃｍ３の範囲にある、請求項１８に記載の方法。
  22. 前記複数の第１の導電型注入領域が、基板中に２０ｎｍから６００ｎｍの深さで形成される、請求項１８に記載の方法。
  23. 前記複数の第１の導電型ウェルの少なくとも１つが、少なくとも１つの第２の導電型ウェルの境界を成すダミーの第１の導電型ウェルである、請求項１９に記載の方法。
  24. 前記複数の第２の導電型ウェルの少なくとも１つが、少なくとも１つの第１の導電型ウェルの境界を成すダミーの第２の導電型ウェルである、請求項１９に記載の方法。
  25. 前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１９に記載の方法。
  26. ＣＭＯＳウェル構造であって、
    複数の開口を有する第１のマスクを、基板上に形成するステップと、
    複数の第１の導電型ウェルを前記基板の上に形成するステップであって、前記複数の第１の導電型ウェルの各々が前記第１のマスクのそれぞれの開口に形成されるステップと、
    前記第１の導電型ウェルの各々の上にキャップを形成するステップと、
    前記第１のマスクを除去するステップと、
    側壁スペーサを前記第１の導電型ウェルの各々の側壁に形成するステップと、
    複数の第２の導電型ウェルを形成するステップであって、前記複数の第２の導電型ウェルの各々がそれぞれの第１の導電型ウェルの間に形成されるステップとを備える方法で形成されるＣＭＯＳウェル構造。
  27. 前記方法が、さらに、
    複数の浅いトレンチ分離を前記第１の導電型ウェルと前記第２の導電型ウェルの間に形成するステップと、
    少なくとも１つの第２の導電型ＭＯＳデバイスを、前記複数の第１の導電型ウェルの各々の内部に形成するステップと、
    少なくとも１つの第１の導電型ＭＯＳデバイスを、前記複数の第２の導電型ウェルの各々の内部に形成するステップとを備える、請求項２６に記載のＣＭＯＳウェル構造。
  28. 前記複数の第１の導電型ウェルが第１の選択エピタキシャル成長プロセスで形成され、前記複数の第２の導電型ウェルが第２の選択エピタキシャル成長プロセスで形成される、請求項２６に記載のＣＭＯＳウェル構造。
  29. 前記基板の上に複数の第１の導電型ウェルを形成する前に、前記第１のマスクの前記複数の開口の間の前記基板が所定の深さまでエッチングされる、請求項２６に記載のＣＭＯＳウェル構造。
  30. 側壁スペーサを形成する前記ステップの前に、複数の第１の導電型注入領域が前記基板に形成され、前記複数の第１の導電型注入領域の各々が前記基板のそれぞれの露出表面に形成される、請求項２９に記載のＣＭＯＳウェル構造。
  31. 前記複数の第１の導電型ウェルが第１の選択エピタキシャル成長プロセスで形成され、前記複数の第２の導電型ウェルが、前記第１の導電型注入領域の露出表面の上に、第２の選択エピタキシャル成長プロセスで形成される、請求項３０に記載のＣＭＯＳウェル構造。
  32. 前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項２６に記載のＣＭＯＳウェル構造。
  33. ＣＭＯＳウェル構造を形成する方法であって、
    複数の開口を有する第１のマスクを、基板上に形成するステップと、
    前記第１のマスクの前記複数の開口の間の基板を所定の深さまでエッチングするステップと、
    複数の第１の導電型ウェルを前記基板の上に形成するステップであって、前記複数の第１の導電型ウェルの各々が前記第１のマスクのそれぞれの開口に形成されるステップと、
    前記第１の導電型ウェルの各々の上にキャップを形成するステップと、
    前記第１のマスクを除去するステップと、
    複数の第１の導電型注入領域を前記基板に形成するステップであって、前記複数の第１の導電型注入領域の各々が前記基板のそれぞれの露出表面に形成されるステップと、
    側壁スペーサを前記第１の導電型ウェルの各々の側壁に形成するステップと、
    複数の第２の導電型ウェルを形成するステップであって、前記複数の第２の導電型ウェルの各々がそれぞれの第１の導電型ウェルの間に形成されるステップとを備える方法。
  34. 前記複数の第１の導電型ウェルが第１の選択エピタキシャル成長プロセスで形成され、前記複数の第２の導電型ウェルが、前記第１の導電型注入領域の露出表面の上に、第２の選択エピタキシャル成長プロセスで形成される、請求項３３に記載の方法。
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