KR101225913B1 - 메모리 디바이스들, 트랜지스터 디바이스들 및 관련 방법들 - Google Patents

메모리 디바이스들, 트랜지스터 디바이스들 및 관련 방법들 Download PDF

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KR101225913B1
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챈드라 브이. 모울리
거테즈 에스. 샌두
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마이크론 테크놀로지, 인크.
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Abstract

메모리 디바이스 및 메모리 디바이스를 만드는 방법이 게시된다. 메모리 디바이스는 기판의 표면에 저장 트랜지스터를 포함한다. 저장 트랜지스터는 제1 및 제2 소스/드레인 영역들 간의 바디 부분을 포함하는데, 소스/드레인 영역들은 제1 도전 유형의 영역들이다. 저장 트랜지스터는 또한 적어도 두 공간 평면에서 바디 부분을 적어도 부분적으로 감싸는 게이트 구조를 포함한다. 비트 라인이 제1 소스/드레인 영역에 연결되고 워드 라인이 게이트 구조로 연결된다.

Description

메모리 디바이스들, 트랜지스터 디바이스들 및 관련 방법들{MEMORY DEVICES, TRANSISTOR DEVICES AND RELATED METHODS}
<우선권 주장>
본 출원은 "OC DRAM CELL WITH INCREASED SENSE MARGIN"으로 2008년 10월 16일 출원된 미국 특허 출원 번호 12/252,495의 출원일에 대해 우선권을 주장한다.
<기술 분야>
본 발명은 메모리 디바이스들에 관한 것으로, 보다 구체적으로는 전계 효과 트랜지스터 저장 디바이스를 포함하는 동적 랜덤 액세스 메모리 디바이스에 관한 것이다.
반도체 메모리, 이를테면 랜덤 액세스 메모리(RAM)는, 필수 반도체 디바이스이다. RAM 디바이스는 사용자가 그것의 메모리 셀에 대해 읽기 및 쓰기 작업을 실행하도록 한다. DRAM은 개별 메모리 셀들의 어레이를 포함하는 RAM의 특정 카테고리이다. DRAM 디바이스들은 보통 컴퓨터들 및 컴퓨터 시스템들에서 사용된다. 통상적으로, 각 셀은 커패시터 내에 유지되는 전하에 액세스하기 위한 트랜지스터 및 전하를 유지하기 위한 커패시터를 포함한다. 트랜지스터는 종종 액세스 트랜지스터 또는 DRAM 셀의 선택 디바이스라고 한다.
도 1은 두개의 이웃하는 DRAM 셀들(100)을 포함하는 DRAM 메모리 회로의 일부를 도시한다. 각 셀(100)은 저장 커패시터(104) 및 액세스 전계 효과 트랜지스터(field effect transistor; FET, 102)를 포함한다. 각 셀에 대하여, 저장 커패시터(104)의 일 측이 (접지 전위로 도시되는) 기준 전압으로 연결된다. 저장 커패시터(104)의 다른 측이 트랜지스터 디바이스(102)의 드레인으로 연결된다. 트랜지스터 디바이스(102)의 게이트가 워드 라인(108)으로 연결된다. 트랜지스터 디바이스(102)의 소스가 (디지트 라인으로도 알려진) 비트 라인(106)으로 연결된다. 메모리 셀(100) 컴포넌트들이 이러한 방법으로 연결됨에 따라, 워드 라인(108)이 비트 라인(106) 상에서 운반되는 신호(로직 "0" 또는 로직 "1"을 나타내는)가 저장 커패시터(104)에 기입되거나 이로부터 읽어들이는 것을 허용하거나 이를 막아 저장 커패시터(104)로의 액세스를 제어한다. 따라서, 각 셀(100)은 하나의 비트의 데이터(즉, "0" 또는 "1")를 포함할 수 있다.
DRAM 디바이스들이 계속하여 크기를 물리적으로 감소시킴에 따라, 스택형(stacked) 커패시터 DRAM 셀의 경우, 충분한 커패시턴스, 통상적으로 20 펨토패럿(fF) 보다 큰 값을 갖는 커패시터들을 작은 영역 내에 제공하는 것이 어렵다. 또한, 리프레시 작업들을 위한 양호한 오프-상태 누설 특성 및 셀에 기입하기에 양호한 온-상태 특성을 갖는 액세스 트랜지스터를 제공하는 것이 어렵다. 이러한 문제들을 해결하기 위해 여러 설계들이 제안되어 왔다.
한가지 그러한 설계는 커패시터의 필요성을 없애는 실리콘-온-절연체(silicon-on-insulator; SOI) 기반 메모리 셀이다. H. Warnn 등의, "A Capacitorless DRAM Cell on SOI Substrate," Tech. Digest, Int'l Electron Device Mtg., pp. 635-638, 1993년 12월; P. Fazan 등의, "Capacitor-less 1-T DRAM," 2002 IEEE Int'l. SOI Conf., pp. 10-13, 2002년 10월; K. Inoh 등의, "FBC (Floating Body Cell) for Embedded DRAM on SOI," 2003 Symp. on VLSI Tech. Digest, 2003년 6월판을 참조하라. 그러한 참조문헌들은 일 트랜지스터 커패시터리스(capacitor-less)(1T/0C) DRAM 셀들 및 그러한 셀들을 이용하는 DRAM 회로의 동작을 설명한다.
그러나, 그러한 커패시터리스 셀들은 보유 시간, 액세스 시간, 분배 특성, 및 신뢰성에 관해 부적합한 성능 특성 문제를 겪을 수 있다. 1T/0C DRAM 셀에서, 캐리어들이 기판 벌크에서 생성되어 "1"을 기입하고 기판 벌크로부터 빠져 나와 "0"을 기입한다. 평면 SOI 디바이스를 사용하는 1T/0C DRAM 셀에서, 캐리어 생성이 문제를 일으킬 수 있다. 예를 들어, 충돌 이온화가 DRAM 셀의 동작에 필수적인 경우, 디바이스 신뢰성이 부적합할 수 있고 이온화 레이트의 감소로 인해 높은 온도에서 효율성이 감소될 수 있어, 양자가 배출된다. 또한, 평면 디바이스는 트랜지스터가 온 상태로 있어야 하기 때문에 전력을 소비하는 동작들에 제한을 가져올 수 있다. 또한, 평면 SOI 디바이스들의 크기가 물리적으로 줄어드는 경우, 전하 저장이 감소된 능동 영역으로 인해 제한될 수 있다.
도 1은 종래의 한 쌍의 DRAM 셀을 도시한 도면.
도 2는 본 발명의 예시적인 실시예에 따른 메모리 어레이의 개략도.
도 3은 본 발명의 실시예에 따라 구성된 DRAM 셀의 일부의 3차원도.
도 4는 X 방향을 따른 도 3의 메모리 셀의 단면도.
도 5는 X 방향을 따른 도 3의 메모리 셀의 다른 단면도.
도 6a은 프로세싱의 초기 단계에서 X 방향을 따른 도 3의 메모리 셀의 단면도.
도 6b는 프로세싱의 중간 단계에서 X 방향을 따른 도 3의 메모리 셀의 단면도.
도 6c는 프로세싱의 중간 단계에서 X 방향을 따른 도 3의 메모리 셀의 단면도.
도 6d는 프로세싱의 중간 단계에서 X 방향을 따른 도 3의 메모리 셀의 단면도.
도 6e는 프로세싱의 중간 단계에서 Y 방향을 따른 도 3의 메모리 셀의 단면도.
도 6f는 프로세싱의 중간 단계에서 Y 방향을 따른 도 3의 메모리 셀의 단면도.
도 6g는 프로세싱의 중간 단계에서 Y 방향을 따른 도 3의 메모리 셀의 단면도.
도 6h는 프로세싱의 중간 단계에서 Y 방향을 따른 도 3의 메모리 셀의 단면도.
도 7은 본 발명의 다른 예시적인 실시예에 따른 메모리 셀의 단면도.
도 8은 본 발명의 다른 예시적인 실시예에 따른 메모리 셀의 단면도.
도 9a는 본 발명의 다른 예시적인 실시예에 따른 메모리의 단면도.
도 9b는 도 9a의 메모리 셀의 일부에 대한 에너지 밴드도.
도 10은 본 발명의 다른 예시적인 실시예에 따른 메모리 셀의 단면도.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예들을 도시하는 첨부된 도면들에 대해 참조가 이루어진다. 도면들에서, 유사한 참조 번호는 여러 도면들에서 실질적으로 유사한 컴포넌트들을 설명한다.
"웨이퍼" 및 "기판"이라는 용어들이 실리콘, 실리콘-온-절연체(SOI), 실리콘-온 사파이어(silicon-on-sapphire; SOS), 및 실리콘-온-낫씽(silicon-on-nothing; SON) 기술, 도핑되고 도핑되지 않은(undoped) 반도체들, 베이스 반도체 파운데이션(foundation)에 의해 지지되는 실리콘의 에피택셜 층들, 및 기타 반도체 구조들을 포함하는 것으로 이해된다. 더욱이, 다음의 설명 내의 "웨이퍼" 또는 "기판"에 대해 참조가 이루어지는 경우, 이전 프로세스 단계들이 베이스 반도체 구조 또는 파운데이션 내의 영역들 또는 접합들을 형성하는데 활용되었을 수 있다. 또한, 반도체는 실리콘 기반일 필요가 없지만, 실리콘 게르마늄, 게르마늄, 또는 갈륨-비소에 기초할 수 있다.
메모리 셀 및 메모리 셀을 형성하는 방법은 기판의 표면에서 저장 트랜지스터를 포함한다. 저장 트랜지스터는 제1 및 제2 소스/드레인 영역들 간의 바디 일부분을 포함하는데, 소스/드레인 영역들은 제1 도전 유형의 영역들이다. 저장 트랜지스터는 또한 적어도 두개의 공간 평면들 내의 바디 일부분을 적어도 부분적으로 감싸는 게이트 구조를 포함한다. 비트 라인이 제1 소스/드레인 영역에 연결되고 워드 라인이 게이트 구조로 연결된다.
본 발명의 실시예들은 메모리 셀에서 사용하기 위한, 그리고 특히 일 트랜지스터 커패시터리스(1T/0C) DRAM 셀에서 사용하기 위한 둘러싸는 게이트 구조를 갖는 저장 트랜지스터를 제공한다. 저장 트랜지스터는 저장 트랜지스터에 저장될 전하를 생성하기 위한 다음의 수단 중 임의의 것을 사용하도록 구성된다: a)충돌 이온화; b)밴드-투-밴드 터널링; 및 c)채널 개시 2차 열 전자들(channel-initiated secondary hot electrons; CHISEL). 이들 세 가지 방법들의 조합이 캐리어 생성 효율성을 증가시키는데 사용될 수 있다. 캐리어들, 예컨대 이들 방법들에 의해 생성되는 정공들이 기입 동작 동안 저장 트랜지스터의 바디에 저장된다.
제1 생성 고에너지 전자가 기판의 격자와 충돌(산란 이벤트)하는 경우 충돌 이온화가 캐리어들을 생성한다. 예를 들어, 전도 밴드 내의 제1 생성 고에너지 전자가 충돌을 하고, 이에 의해, 제2 생성 전자를 가전자대(valence band)로부터 자유롭게 한다. 제2 생성 전자가 정공으로부터 이탈한다. 고에너지 제1 생성 캐리어들은 충돌에 따라 에너지가 제2 생성 전자로 전달되어 에너지를 손실한다.
충돌 이온화는 캐리어 에너지의 강한 함수(strong function)이다. 충돌 이온화는 온도에 강하게 의존하고 높은 전기장에 의해 도움을 받지만, 전기장에 완전히 의존하지 않는다. 충돌 이온화의 빈도는 증가된 격자 산란으로 인해 더 높은 온도들에서 감소한다. 더욱이, 충돌 이온화는 또한 본래 재료 속성인 기판의 에너지 밴드 구조에 강하게 의존한다. V. Chandramouli 등의., "Design Considerations for High Performance Avalanche Photodiode Multiplication Layers," IEEE Transactions on Electron Devices, vol. 41, pp. 648-654, 1994를 참조하라.
캐리어들의 밴드-투-밴드 터널링은 디바이스 내의 전기장 존재 하에서 상당한 밴드 휨이 있는 경우 발생한다. 충돌 이온화와 같이, 밴드-투-밴드 터널링은 전하 캐리어 증폭을 야기한다. 그러나, 상당한 차이가 있다. 밴드-투-밴드 터널링은 강하게 전기장에 의존하지만 온도에는 독립적이다. MOS 트랜지스터에서, 밴드-투-밴드 터널링은 게이트-유도-드레인-누설(gate-induced-drain-leakage; GIDL)의 주 원인이다.
CHISEL 메커니즘은 또한 캐리어 증폭을 야기한다. 본 기술분야에서 공지된 바와 같이, CHISEL 메커니즘을 통한 캐리어 생성은 전기장 하에서 제2 생성 캐리어 에너지 이득 및 충돌 이온화를 수반한다.
본 발명의 실시예에 따르면, 핀-형 전계 효과 트랜지스터(fin-type field effect transistor; FinFET)가 1T/0C DRAM 셀에 대해 제공된다. FinFET는 복수 게이트 FET이고, 통상적으로, 고급 로직 기술들에서 사용되는 완전히 공핍된(fully depleted; FD) SOI 디바이스이다. FD-FinFET들은 통상적으로 플로팅 바디 효과(floating body effect; FBE)를 제거하도록 설계된다. SOI FET의 경우, 바디가 플로팅하도록 소스 및 드레인 영역들 간의 바디 부분으로의 접촉(contact)이 종종 없다. 플로팅 바디 효과는 바디 내의 전하 축적으로부터 디바이스에 대한 임계 전압 내의 변동을 유발하는데, 이는 FET의 기존 동작에 악영향을 준다.
FD-SOI 디바이스는 DRAM 셀 내에 필요한 바와 같은 전하 저장을 위해 적절하지 않다. FinFET가 저장 장치로 사용되는 경우, FBE를 갖는 것이 유리하다. 따라서, 본 발명의 실시예들은 부분적으로 공핍된(partially depleted; PD) FinFET에 FD-SOI 디바이스에 비해 증가된 FBE를 제공한다. PD SOI MOSFET 내의 FBE로 인한 가장 자주 변하는 현상을 설명하는 D. Munteanu 등의, "Generation-Recombination Transient Effects in Partially Depleted SOI Transistors: Systematic Experiments and Simulations," IEEE Transactions on Electron Devices, vol. 45, No. 8, pp. 1678-83, 1998년 8월본을 참고하라.
도 2는 본 발명의 실시예에 따른 메모리 어레이(299)의 개략도이다. 메모리 어레이(299)는 본 명세서에서 설명되는 DRAM 셀(200)을 포함하는 DRAM 메모리 어레이이다. 메모리 어레이(299)의 모든 셀들은 DRAM 셀들(200)이다. 메모리 어레이(299)는 반도체 칩(290) 상에 포함될 수 있다.
도 3은 본 발명의 실시예에 따라 만들어지는 DRAM 셀(200)의 일부의 3차원 도면이다. DRAM 셀(200)은 FinFET(201)을 갖는 1T/OC 셀이다. 도시된 바와 같이, FinFET(201)은 N채널 디바이스이다.
FinFET(201)은 부분적으로 공핍된(partially depleted; PD) SOI 디바이스이다. 따라서, FinFET(201)은 매립 산화물층(buried oxide layer; BOX, 212) 위의 기판층(215)으로 형성된다. BOX(212)는 베이스 실리콘 층(211) 위에 놓인다. 이웃하는 디바이스들로부터 FinFET(201)을 격리하기 위한 격리 영역(213)이 또한 존재한다. 도시된 바와 같이, 격리 영역(213)은 얕은 트렌치 격리 영역이다.
도 2 및 3에 도시된 바와 같이, FinFET(201)의 게이트 구조(220)가 워드 라인(298)에 연결된다. FinFET(201)은 소스/드레인 영역(235)과 소스/드레인 영역(230) 사이에 바디(217)를 포함한다. FinFET(201)의 소스/드레인 영역(230)이 비트 라인(296)에 연결되고 FinFET(201)의 소스/드레인 영역(235)이 라인(294)에 연결된다. FinFET(201)이 N채널 디바이스이기에, 정공들이 바디(217)에 저장되어 "1"을 셀(200)에 기입하고 바디(217)로부터 빠져나와 "0"을 셀(200)에 기입한다.
바디(217)는 기판 층(215)의 표면으로부터 돌출하는 구조이고 벽 또는 핀과 같은 모양을 갖는다. FinFET(201)이 SOI 디바이스이기 때문에, 바디(217)가 플로팅이다. 바디(217)와 접촉하는 게이트 산화물층(225)이 존재한다다. 산화물층(225) 위에 게이트 구조(220)가 존재한다. 게이트 구조(220)는 바디(217)의 일부를 감싸서 게이트들(220a, 220b, 및 220c을 형성한다(도 4 참조). 게이트들(220a 및 220b)이 바디(217)의 반대 측들에 있고, 게이트(220c)는 바디(217)의 상면 상에 있다. 도시된 바와 같이, 게이트 구조(220)는 게이트들(220a, 220b, 및 220c)이 상호연결된 채로 바디(217)의 세 측면을 감싼다. 게이트 구조(220)의 측벽들 상에 또한 측벽 스페이서들(226, 도 5)이 존재한다. 명확히 하기 위해, 측벽 스페이서들(226)은 도 3 및 4에 도시되어 있지 않다.
게이트 구조(220)가 바디(217)의 세 측면을 둘러싸기 때문에, 게이트들은 서브 임계값 및 선형 동작 영역들에 양호한 제어를 제공한다. 추가적으로, 우수한 게이트 제어로 인해, FinFET(201)은 낮은 임계 전압을 갖도록 형성될 수 있다. FinFET(201)은 전하가 바디(217)에 저장되지 않는 경우, 약 300mV 내지 약 700mV 사이의 임계 전압을 가질 수 있다. 도시된 바와 같이, FinFET(201)의 임계 전압은 약 500mV이다. 낮은 임계 전압은 저전력 동작을 가능하게 하는데, 특히 밴드-투-밴드 터널링이 "1"을 셀(200)에 기입하는데 사용되는 경우 그러하다. 더욱이, FinFET(201)은 종래의 평면 SOI FET보다 더 작은 물리적 치수 및 더 낮은 동작 전압들로 보다 쉽게 조정된다.
도 3 및 4를 계속하여 참조하면, 전하 캐리어들, 예컨대, 정공들이 바디(217)에 저장된다. 바디(217)가 핀 구조이기에, 평면 디바이스에 비하여 임의의 소스/드레인 영역들로부터 더 잘 격리된다. 따라서, 전하가 바디(217)에 더 오래 저장될 수 있어 DRAM 셀(200)의 데이터 보유 특성을 향상시킨다.
도 4는 바디(217) 위의 포인트에서 X 방향에 따른 FinFET(201)의 단면도이다. 도 4에 도시된 바와 같이, 게이트 산화물층(225)은 바디(217)의 상면 상의 두께 T1, 바디(217)의 측벽들 상의 두께 T2를 갖는다. 도시된 바와 같이, T1은 T2보다 크다. 바디(217)의 측벽들 상에 더 얇은 산화물을 이용하는 것은 밴드-투-밴드 터널링을 증가시킨다. 증가된 밴드-투-밴드 터널링은 기입 "1" 동작 동안 채널 내의 캐리어 발생을 증가시킨다. 더욱이, 밴드-투-밴드 터널링은, 충돌 이온화 및 CHISEL이 캐리어 생성에 주로 사용되는 경우 일어날 수 있는, 통상적으로 장기적인 디바이스 신뢰성 열화를 초래하지 않는다. 따라서 밴드-투-밴드 터널링을 통해 캐리어 생성을 향상시키는 것은 디바이스 신뢰성을 향상시킬 수 있다.
또한, 도 4에 도시된 바와 같이, 바디(217)는 높이 H를 갖는다. DRAM 셀(200)이 크기가 스케일 다운됨에 따라, 바디 높이 H가 증가되어 바디(217)의 전하 용량을 유지할 수 있다.
도 5는 도 3의 라인 5-5를 따른 게이트 구조(220) 위의 한 점에서 Y 방향에 따른 FinFET(201)의 단면도이다. 도 5는 게이트 구조(220)의 측벽들 상의 측벽 스페이서들(226)을 도시한다. 또한, 도 5는 고농도로 도핑된 N형 영역들인 소스/드레인 영역들(235, 230)을 도시한다. PD 디바이스를 얻기 위해, 바디(217)의 일부가 P형 도전으로 도핑되는 반면, 바디(217)의 다른 부분들은 도핑되지 않는다. 도 5에 도시된 바와 같이, 소스/드레인 영역(235)에 인접하는 바디(217)의 측면은 P형 영역(236)을 포함하는 반면, 소스/드레인 영역(230)에 인접하는 측면은 도핑되지 않는다.
도시된 바와 같이, 영역(236)은 고농도로 도핑된 P형 할로 영역(halo region)이다. 할로 영역(236)은 소스/드레인 영역(235)과 게이트 구조(220)가 중첩하는 포인트 아래에 위치하고 소스/드레인 영역(235)의 하부와 접촉하며 BOX(212)의 상면과 접촉한다. 할로 영역(236)은 FinFET(201)가 PD 디바이스인 것을 보장하고 CHISEL 메커니즘에 의해 생성되는 캐리어들을 또한 증가시켜, 프로그래밍 효율을 증가시킨다. 비트 라인(296)(도 2)이 연결되는 곳에 인접하는 바디(217)의 측면은 큰 프로그래밍 윈도우를 제공하는 부분들을 도핑하지 않았고 그 측면 상의 바디(217)의 완전한 공핍을 가능하게 하여 "0" 기입 동작들을 향상시킨다.
도시된 바와 같이, 단일 DRAM 셀(200)의 제조가 도 6a 내지 6h를 참조하여 설명된다. 도 6a 내지 6d는 라인 6a-6d를 따라 바디(217) 위의 한 점에서 X 방향에 따른 메모리 셀(200)의 단면도들이다. 도 6e 내지 6h는 라인 6e-6h를 따라 게이트 구조(220) 위의 한 포인트에서 Y 방향에 따른 메모리 셀(200)의 단면도들이다. 메모리 어레이(299) 내의 모든 메모리 셀들의 제조는 동일한 방식으로 동시에 진행될 수 있다. 이전 작업들의 결과를 요구하는 것들을 제외하고는 특정 순서가 요구되지 않는다. 따라서, 순서는 변경될 수 있다.
도 6a는 DRAM 셀(200)의 제조의 처음 단계를 도시한다. DRAM 셀(200)의 제조는 형성 프로세싱을 거친 층들의 세 부분(211, 212, 215)으로 구성되는 도핑되지 않은 SOI 재료로 시작된다. SOI 재료는 산소 주입 프로세스 또는 층 전사 기술(layer transfer technique)에 의한 격리와 같은 적절한 공지의 방법으로 제조될 수 있다. 도시된 바와 같이, 매립 산화물층(212) 상의 기판층(215)의 두께 T는 약 2000옹스트롱보다 크다. 실리콘 베이스 층(211)은 매립 산화물층(212) 아래에 위치한다. 베이스 층(211) 및 기판층(215)은 단결정 실리콘 층(monocrystalline silicon layer)들일 수 있다.
격리 영역들(213, 도 3 참조)이 기판층(215) 내에 형성되고 유전체 재료, 산화물 재료, 실리콘 산화물, 이를테면 SiO 또는 SiO2; 산질화물(oxynitride); 질화물 재료, 이를테면 실리콘 질화물(silicon nitride); 탄화 실리콘(silicon carbide); 고온 폴리머; 또는 기타 적절한 유전체 재료로 채워진다. 전술한 바와 같이, 예시적으로, 격리 영역들(213)은 STI 영역이고 유전체 재료는 고밀도 플라즈마(high-density plasma)(HDP) 산화물, 좁은 트랜치들을 효과적으로 채우는 높은 성능을 갖는 재료이다.
도 6b에 도시된 바와 같이, 실리콘 벽 구조(216)가 기판층(215)에서 에칭되는데, 이는 FinFET의 "핀" 부분을 형성한다. 핀 구조(216)는 약 300Å 내지 1000Å 사이의 폭 W 및 약 500Å 내지 약 4000Å 사이의 높이를 가질 수 있다. 도시된 바와 같이, 핀 폭 W은 약 700Å이고 핀 높이 H는 약 2000Å이다. 전술한 바와 같이, 핀 높이 H는 핀 폭 W이 감소함에 따라 증가할 수 있다. 이 예에서, DRAM 셀(200)은 하나의 핀 구조(216)만을 포함한다. 그러나, DRAM 셀(200)에 대한 FinFET은 하나 보다 많은 핀 구조(216)를 갖는 것으로 형성될 수 있다. 핀 구조(216)는 또한 FinFET(201)의 바디(217)를 형성한다. 핀 구조(216)는 광학적 리소그래피 또는 스페이서 정의 리소그래피와 같은 종래의 방법들에 의해 형성될 수 있다.
절연층(225)이 도 6c에 도시된 바와 같이 기판층(215) 상에서 종래의 방법들에 의해 성막되거나 성장된다. 절연층(225)은, 이산화 실리콘(SiO2) 또는 산질화물(oxynitride; ON)이 사용될 수 있지만 바람직하게는 고 유전체 상수(high-k) 재료이다. 고-k 재료는 SiO2의 유전 상수보다 큰 유전체 상수를 갖는 재료이다. 또한, 본 명세서에서 사용되는 유전체 상수라는 용어는 재료 두께 또는 다른 인자들에 의해 영항을 받을 수 있는 실제로 사용되는 재료의 유효 유전체 상수가 아닌 특정 벌크 재료의 고유 속성을 지칭한다. 고-k 재료들의 예는 이하에 한정되지는 않지만 산화 하프늄(hafnium oxide), 질화 산화 하프늄(nitrided hafnium oxide)(HfON), 알루미늄 도핑된 산화 하프늄(aluminium-doped hafnium oxide)(HfAlO), 산화 알루미늄(aluminium oxide)(Al2O3), 산화 지르코늄(zirconium oxide)(ZrO2), 오산화 탄탈륨(tantalum pentoxide)(Ta2O5), 산화 란타늄(lanthanum oxide)(La2O3), 산화 티타늄(titanium oxide)(TiO2), 및 산화 이트륨(yttrium oxide)(Y2O3)을 포함한다. 층(225)은 약 10Å에서 약 100Å의 두께를 가질 수 있다. 전술한 바와 같이, 바디(217)의 상면 상의 산화물층(225)의 두께 T1은 바디(217)의 측벽들 상의 산화물층(225)의 두께 T2보다 크다. 도시된 바와 같이, 두께 T1은 약 50Å이고 두께 T2는 약 40Å이다.
도 6d에 도시된 바와 같이, 게이트 구조 또는 도전층(220)이 산화물층(225) 위에 성막된다. 도전층(220)은 후속하여 형성되는 FinFET에 대한 게이트 구조로 역할을 할 것이다. 도전층(220)은 폴리실리콘 또는 SiXGe1-X가 될 수 있는데, 이는 예컨대 N형, 또는 P형으로 고농도로 도핑될 수 있다. 또한, 도전층(220)은 무엇보다 예컨대 Ti, TaN, WN, 또는 W로 형성되는 금속 게이트일 수 있다. 도전층(220)의 기능은 적절한 재료들을 선택하여 원하는 바와 같이 변경될 수 있다. 도전층(220)은 종래의 성막 방법, 이를테면 화학 기상 성막(chemical vapor deposition; CVD) 또는 플라즈마 화학 기상 성막(plasma chemical vapor deposition; PECVD) 및 다른 방법들에 의해 형성될 수 있다. 층들(225 및 220)이 패터닝되고 에칭되어 FinFET(201) 게이트 구조를 형성할 수 있다.
도 6e 내지 6g는 도 4에 도시된 것과 유사한 단면도이고 추가적인 제조 단계들을 도시한다. 도 6e에 도시된 바와 같이, 할로 주입은 라인(294)이 연결될 소스/드레인 영역(235)에 인접하는 게이트 구조(220)의 측면에 대해 이루어져 고농도로 도핑된 할로 영역(236)을 형성한다. 이를 위해, 게이트 구조(220) 및 기판층(215)의 반대 측이 마스킹되고(도시되지 않음) 도펀트들이 기판층(215) 아래로 주입되고 대략 게이트 구조(220)의 에지와 정렬된다. 이 예에서, 매립 산화물층(BOX, 212)의 상면에 접촉하는 할로 영역이 형성된다.
P형 도펀트, 이를테면 보론(boron) 또는 인듐(indium)이 기판층(215)으로 주입된다. 주입양은 5e12 원자들/㎠ 내지 약 1e14 원자들/㎠ 사이가 될 수 있다. 이 예에서 주입량은 약 1e13 원자들/㎠이다. 다수의 주입들이 할로 영역(236)의 프로파일을 맞추기 위해 사용될 수 있다. 또한, 할로 영역(236)을 형성하기 위해 앵글형 주입(angled implantaion)이 수행되어, 주입이 기판층(215)의 상면에 대해 90도가 아닌 각도로 수행된다.
할로 영역(236)을 형성하는 P형 도펀트 주입 후, 할로 영역(236)이 후속하는 어닐링(annealing) 프로세스를 이용하여 낮은 정량 레벨의 산소로 더 주입되어 이산화 실리콘(SiO2)의 재결합 장소라고도 하는 나노 입자들, 나노 포함물들 또는 나노 크리스탈들이 할로 영역(236) 내에 형성되어 로컬 나노스케일 유전체 섬들을 생성한다. 나노 입자들 또는 나노 크리스탈들의 표면들은 감지될 수 있는 채널 전위의 변화를 야기하는 임의의 공지의 전자 정공 쌍 생성 메커니즘들에 의해 충전될 수 있는, 할로 영역(236) 내의 트랩 위치들(236')을 생성한다. 순방향 바이어스를 생성하는 것이 접합 근처에서 생성되는 경우, 이것은 이러한 전위 장벽을 낮추어 트랩된 전하를 제거하고, 따라서 셀을 소거한다. 할로 영역(236) 내에 형성된 트랩 위치들(236')은, 재결합을 최소화하기 위해 절연체 재료, 반도체 채널 재료가 선택되는 경우, 재결합 센터로도 기능할 수 있다. 예를 들어, SOI 기판의 후면이 트랩 위치들을 갖지만, FBE 셀들은 이러한 트랩 지역들이 있지 않으면서도 SOI 기판들 상에서 통상적으로 제조되는 것이 공지되어 있다. 재결합 위치를 형성하는 할로 영역(236) 내의 나노 입자들(236')의 포함은 쓰기 "0" 동작을 향상시키고 DRAM 셀(200)에 대한 프로그래밍 윈도우를 증가시키는 역할을 한다.
이와 달리, P형 도펀트를 주입하여 할로 영역(236)을 형성한 후, 할로 영역(236)은 에르븀(Er), 프라세오디뮴(Pr), 또는 툴륨(Tm), 또는 임의의 이들의 조합 또는 전체의 조합과 같은 희토류 원소들(236')을 이용하여 더 주입되어, 결함들로 인해 생성되는 재결합 센터들로 기능하는 것 이상의 생성 센터들로 기능하여 할로 영역(236)의 단위 부피당 전하 생성을 증가시킨다. 반도체에 임베디드되는 경우, 희토류 원소들은 충돌 이온화에 필요한 이온화 임계 에너지 (및 필드들)을 감소시켜 초과 e-p 쌍들을 생성한다. 이 캐리어들은 기존의 필드로부터 에너지를 더욱 얻어 추가적인 캐리어들을 생성한다. 신뢰성 고려사항인 충돌 이온화와 다르게, 희토류 원소들(236')을 이용하여 실리콘 또는 게르마늄을 도핑하는 것은 FBE 셀에 필수적인, 초과 e-p 쌍들을 생성하는 방법을 제공한다. 에르븀(Er), 프라세오디뮴(Pr), 또는 툴륨(Tm), 또는 임의의 이들의 조합 또는 전체의 조합은 주입될 바람직한 희토류 원소들이지만, 란탄 계열 원소들의 다른 희토류 원소들이 사용될 수 있다.
도 6f에 도시된 바와 같이, 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 주입들이 공지 기술에 의해 수행되어 LDD 영역들(237 및 238)을 제공한다. 각 LDD 영역(237, 238)은 게이트 구조(220)의 에지와 대략 정렬된다. LDD 영역들(237, 238)은 후속하여 형성되는 소스/드레인 영역들(235, 230)과 동일한 도전 유형인 N형 영역들이다.
이와 달리, LDD 영역들(237 및 238)은 별도의 마스크 레벨들을 이용하여 별개로 형성될 수 있다. 예를 들어, 할로 영역(236)을 형성하는데 사용되는 마스크는 LDD 영역(237)이 형성되는 경우 남아있을 수 있다.
도 6g는 게이트 구조(220)의 측벽들 상의 측벽 스페이서들(226)의 형성을 도시한다. 도시된 바와 같이, 측벽 스페이서들(226)은 산화물 스페이서들(oxide spacers), 임의의 적절한 유전체 재료, 이를테면 무엇보다 본 기술분야에 공지된 기술에 의해 형성되는 실리콘 이산화물, 실리콘 질화물, 산질화물, 산화물/질화물(ON), 질화물/산화물(NO), 산화물/질화물/산화물(ONO), 또는 테트라에틸 오르토 규산염(Tetraethyl Orthosilicate; TEOS)으로서 나타난다.
소스/드레인 영역들(235, 230)은 도 6h에 도시된 구조를 달성하는 공지의 방법들에 의해 주입될 수 있다. 소스/드레인 영역들(235, 230)은 기판층(215) 내의 고농도로 도핑된 N형 영역들로 형성된다. 소스/드레인 영역들(235, 230)은 BOX(212)와 접촉하도록 형성되고 측벽 스페이서들(226)의 에지들과 대략 정렬된다. 인(phosphorus), 비소(arsenic), 또는 안티몬(antimony)과 같은 N형 도펀트들이 사용될 수 있다.
종래의 프로세싱 방법들이 DRAM 셀(200)을 완성하는데 사용될 수 있다. 예를 들어, 비트 라인, 워드 라인, 및 소스 라인을 셀(200)로 연결하는 절연층 및 금속층이 형성될 수 있다. 전체 표면은 예를 들어, 실리콘 이산화물, 보론 규산염 유리(borosilicate glass; BSG), 인화 규산염 유리(phosphosilicate glass; PSG), 또는 보론 인화 규산염 유리(borophosphosilicate glass; BPSG)의 패시베이션층으로 덮일 수 있는데, 이는 CMP 평탄화되고 에칭되어 접촉 홀들을 제공하는데, 이는 그 다음 금속화되어 접촉들을 제공한다. 도전체들 및 절연체들의 종래의 층들은 또한 셀(200)을 주변 회로에 연결하는데 사용될 수 있다.
도 7 및 8은 본 발명의 추가적인 실시예에 따른 셀(200)의 단면도이다. 도 7 및 8에 도시된 각 실시예들은 일반적으로 본 명세서에서 설명된 도 6a 내지 6h와 함께 전술한 바와 같이 형성될 수 있다.
도 7에 도시된 바와 같이, DRAM 셀(200)은 소스/드레인 영역(235) 위의 기판 층(215)의 표면과 접촉하는 실리사이드층(silicide layer)(745) 및 소스/드레인 영역(230) 위의 기판 층(215)의 표면과 접촉하는 실리사이드층(740)을 갖는 FinFET(701)을 포함할 수 있다. 실리사이드층들(745, 740)은 약 50Å 및 약 500Å 사이의 두께를 가질 수 있다. 도 7의 예에서, 실리사이드층들(745, 740)은 약 150Å 두께를 갖는다. 실리사이드층들(745, 740)은, 예컨대 코발트 실리사이드(cobalt silicide), 탄탈륨 실리사이드(tantalum silicide), 니켈 실리사이드(nickel silicide), 플라티늄 실리사이드(platinum silicide), 또는 티타늄 실리리사이드(titanium silicide)일 수 있다.
실리사이드층(745)는 실리사이드층(740)과 다른 실리사이드일 수 있다. 실리사이드층들(745, 740)은 어닐링 단계가 후속하는 금속층의 성막과 같은 본 기술분야에 공지된 방법들에 의해 형성될 수 있다. 층들(745, 740)은 소스/드레인 영역들(235, 230) 중 하나와 바디(217) 간의 쇼트키(Schottky) 장벽 높이가 소스/드레인 영역들(235, 230) 중 다른 것 및 바디(217) 사이의 것보다 높다. 쇼트키 장벽 높이는 실리사이드의 일-함수(work-function)에 따라 달라진다. 높은 일-함수는 높은 쇼트키 장벽을 야기하는 경향이 있다.
도 7에 도시된 바와 같이, 쇼트키 장벽 높이는 라인(294, 도 2 참조)이 연결되는 곳에 인접하는 소스/드레인 영역(235) 상의 것과 동일하다. 이와 달리, 드레인 실리사이드층(740)은 생략될 수 있고 소스/드레인 영역(235) 위에만 실리사이드층(745)이 있을 수 있다.
또한, 증가된 도펀트 레벨은 쇼트키 장벽을 증가시킨다. 따라서, 소스/드레인 영역(235) 내의 도펀트 레벨은 소스/드레인 영역(230) 내의 것보다 더 클 수 있다. 이러한 경우, 소스/드레인 영역들(235, 230)은 별개의 단계들에서 형성될 수 있다.
라인들(504)에 인접하는 FinFET(701)의 측면 상의 더 높은 쇼트키 장벽을 제공하는 것은 FinFET(201)이 온 상태에 있는 경우 게이트 터널링 효과로 인해 바디(217) 내의 캐리어 생성을 증가시키는 역할을 한다. 게이트 터널링은 게이트로부터 바디로의 터널링 전류가 바디 전하를 증가시키도록 한다. 추가적으로, 이러한 쇼트키 장벽은 고에너지 캐리어들을 증가시킴으로써 충돌 이온화의 확률을 증가시킨다.
도 8을 참조하면, DRAM 셀(200)은 비활성 도펀트 영역(839)을 갖는 FinFET(801)을 포함할 수 있다. 비활성 도펀트 영역(839)은 할로 영역(236)에 대향하는 바디(217)의 측면 상의 게이트 구조(220)의 에지 아래에 있고 소스/드레인 영역(230)에 인접한다. 영역(839)은 비정형 도펀트 프로파일을 갖는다. 예시적으로, 도펀트 프로파일의 피크는 매립 산화물층(BOX, 212) 내에 놓인다. 영역(839)은 아르곤, 게르마늄, 실리콘, 또는 기타 적절한 재료와 같은 비활성 이온들을 주입하여 형성된다. 영역(839)을 형성하는데 사용되는 주입량은 대략 5e12 원자들/㎠ 내지 약 1e16 원자들/㎠ 범위 내에 있고, 바람직하게는 약 1e15 원자들/㎠이다.
비활성 도펀트 영역(839)은 비트 라인(296, 도 2)에 인접하는 FinFET(801)의 측면 상에 BOX(212) 내에 재결합 센터들을 제공함으로써 "0" 기입 동작을 향상시킨다. 이는 또한 DRAM 셀(200)에 대한 프로그래밍 윈도우를 증가시키는 역할을 한다.
도 9a는 DRAM 셀(200)에 포함될 수 있는 FinFET(901)을 도시한다. FinFET(901)은 소스/드레인 영역들(935, 930)을 갖는데, 이는 상승 부분들(935a, 930a)이 바디(217)의 측벽들 상의 게이트들(220a 및 220b)과 동일한 수평 공간 평면을 공유하도록 상승(승강)된다(도 4). 상승 부분들(935a, 930a)은 공지의 방법들에 의해 기판 층(215) 위에서 성장하는 에피택셜 층이다. 예시적으로, 상승 부분들(935a, 930a)은 복수의 층들을 포함한다. 부분들(935a, 930a)은 상이한 밴드 간극들을 갖는 둘 이상의 상이한 재료들로 형성될 수 있는 임의의 개수의 층들을 가질 수 있다. 예시적으로, 부분들(935a, 930a)은 SixGe1-x 및 SiyGe1-y의 교번하는 층들인 층들(940-1 내지 940-n)을 포함하는데, x는 y와 일치하지 않는다.
도 9b는 상승된 부분들(935a, 930a)의 층들(940-1 내지 940-n)의 밴드 에너지를 도시하는 에너지 밴드 도면이다. "Ec"는 도전 밴드의 에너지 레벨을 나타내고 "Ev"는 원자가 전자대(valence band)의 에너지 레벨을 나타낸다. Ec 및 Ev 사이는 금지된 간극(94)이고, 여기서 캐리어들(전자들 또는 정공들)은 이상적으로는 임의의 허용된 에너지 상태를 가질 수 없다.
도 9b에 도시된 바와 같이, 각 층은 인접 층과는 다른 밴드 간극을 갖는다. 예시적으로, 층들(940-1, 940-3, 및 940-n)은 제1 재료인 SixGe1-x로 형성되고, 층들(940-2 및 940-4)은 제2 재료인 SiyGe1-y로 형성된다. 도 9b의 예에서, 제1 재료는 제2 재료보다 큰 밴드 간극을 갖는다. 따라서, 참조 번호 91로 나타나는 제2 재료 층들(940-2 및 940-4)에 대해서보다 참조번호 90으로 나타나는 제1 재료 층들(940-1, 940-3, 및 940-n)에 대한 Ec 및 Ev 간에 더 큰 차이가 있다. 제1 및 제2 재료들에 대한 Ec의 레벨들 간의 차이는 참조 번호(92)로 도시된다.
캐리어들은 전기장 있는 경우 층들을 통해 가속되어 에너지를 얻는다. 도 9a 및 9b의 예에서, 전자들은 재료들에 대한 Ec의 레벨들 간의 차이(92) 때문에 에너지를 얻는다. 이에 따라, 소스/드레인 영역(935) 내의 캐리어 주입 속도가 증가되어 충돌 이온화에 대한 확률을 증가시킨다.
예시적으로, 참조번호 93으로 나타나는 제1 및 제2 재료들에 대한 Ev의 레벨들 간의 차이는 제1 및 제2 재료들에 대한 Ec의 레벨들 간의 차이(92)보다 작다. 따라서, 정공들은 전자들보다 작은 에너지를 얻는다. FinFET(901)이 P채널 디바이스인 경우, 소스/드레인 영역들(235, 230)은 소스/드레인 영역(235) 내의 정공 주입 속도가 증가되도록 구성될 수 있다. 이러한 경우에서, 제1 및 제2 재료들 간의 Ec의 차이가 더 클 수 있다.
도 10은 DRAM 셀(200)에 포함될 수 있는 FinFET(1001)를 도시한다. FinFET(1001)은 FinFET(1001)이 SOI 기판 상에 형성되지 않는 것을 제외하고는 도 2 내지 9와 관련하여 전술한 FinFET들 중 임의의 것과 동일한 구조를 가질 수 있다. 대신, FinFET(1001)는 반도체 기판(1015) 상에 형성된다. 따라서, FinFET(1001)은 매립 산화 층 위에 있지 않다.
대신, 메모리 셀(200)은 P형 기판(1015) 밑에 놓이는 고농도로 도핑된 N-터브 층(1018)을 포함한다. N-터브 층(1018)은 소수 캐리어들에 대한 장벽을 형성한다. N-터브 층(1018)은 메모리 셀(200)의 디바이스들, 이를테면 FinFET(1001)을 형성하기 전에 본 기술분야에서 공지된 기술에 의해 형성될 수 있다. FinFET(1001)가 SOI 기판에 장점을 제공하지 않지만, 이는 비용 효과적인 대안이다.
도 7 내지 10과 함께 전술한 특징들은 격리에 사용될 필요가 없다. 따라서, 본 발명의 추가적인 특징에 따르면, 도 7 내지 10과 관련하여 전술한 특징들은 단일 DRAM 셀(200)에서 결합될 수 있다. 예를 들어, 제한되지 않고, DRAM 셀(200)은 비활성 도펀트 영역 및 상승된 소스 및 드레인 영역들을 갖는 FinFET을 포함할 수 있다.
위의 실시예들의 DRAM 셀(200)이 FinFET을 포함하는 것으로 설명되었지만, 본 발명은 핀 구조를 갖는 바디를 갖는 저장 트랜지스터에 한정되지 않는다. 본 발명은 둘러싸인 게이트 구조를 갖는 임의의 트랜지스터 디바이스를 포함할 수 있다. 즉, DRAM 셀(200)은 적어도 두 공간 평면에서 트랜지스터의 바디 부분을 적어도 부분적으로 둘러싸는 게이트 구조를 포함하는 저장 트랜지스터를 포함할 수 있다. 예를 들어, DRAM 셀(200)은 무엇보다 오메가 FET, 또는 기둥 모양 바디의 측벽들을 둘러싸는 실린더형 또는 서라운드 게이트(surround-gate)를 포함할 수 있다.
위의 실시예들이 N채널 디바이스에 대하여 설명되었지만, 본 발명은 P채널 디바이스를 포함하는 DRAM 셀(200)에 또한 적용될 수 있다. DRAM 셀(200)이 P채널 디바이스를 포함하는 경우, 구조들의 도전 유형이 해당 기술에서 알려진 바와 같이 변경된다. 예를 들어, 소스 드레인 영역들은 P형 영역들이 된다.
위의 설명 및 도면들은 예시적인 것이고 본 발명의 목적, 특징 및 장점을 달성하는 실시예들을 설명한다. 본 발명이 설명된 실시예들에 한정되는 것으로 의도되지 않는다. 다음의 청구항들의 사상 및 범위 내에 있는 본 발명의 임의의 수정은 본 발명의 일부로 간주된다. 따라서, 본 발명은 위의 설명 또는 도면들에 의해 제한되지 않고, 첨부된 청구항들의 범위에 의해서만 제한된다.

Claims (27)

  1. 메모리 디바이스(200)로서,
    기판의 표면에서 부분적으로 공핍된(depleted) 저장 트랜지스터(102)를 포함하고,
    상기 트랜지스터는
    제1 소스/드레인 영역(230) 및 제2 소스/드레인 영역(235) 간에 위치하는 바디 부분(217)을 포함하고,
    상기 바디 부분(217)은 상기 제2 소스/드레인 영역(235)에 인접하고 상기 제1 소스/드레인 영역(230)과 분리되는, 나노 포함물들(236') 및 나노 입자들(236') 중 하나가 내부에 위치하는 제2 도전 유형의 고농도로 도핑된 영역(236)을 포함하고,
    상기 제1 소스/드레인 영역(230) 및 상기 제2 소스/드레인 영역(235)은
    제1 도전 유형의 영역들, 및 적어도 두개의 공간 평면들 내의 바디 부분을 적어도 부분적으로 감싸는 게이트 구조(220);
    상기 제1 소스/드레인 영역(230)에 연결되는 비트 라인(296); 및
    상기 게이트 구조(220)에 연결되는 워드 라인(298)
    을 포함하는, 메모리 디바이스(200).
  2. 제1항에 있어서,
    상기 나노 입자들(236')은 이산화 실리콘(silicon dioxide), 에르븀(erbium)(Er), 프라세오디뮴(praseodymium)(Pr), 또는 툴륨(thulium)(Tm), 란탄(Lanthanide) 계열 원소들 중 하나의 원소, 또는 이들의 임의의 조합을 포함하는, 메모리 디바이스(200).
  3. 제1항에 있어서,
    상기 기판은 제1 도전 유형의 반도체층 위에 놓이는 제2 도전 유형의 반도체층인, 메모리 디바이스(200).
  4. 제1항에 있어서,
    상기 저장 트랜지스터는 FinFET(201)인, 메모리 디바이스(200).
  5. 제1항에 있어서,
    상기 게이트 구조(220)는 게이트 전극을 포함하고, 상기 게이트 전극은 P형 폴리실리콘, N형 폴리실리콘, P형 SixGe1-x, N형 SixGe1-x, Ti, TaN, WN, 및 W로 구성되는 그룹으로부터의 재료를 포함하는, 메모리 디바이스(200).
  6. 제1항에 있어서,
    상기 바디 부분(217)은 상기 제1 소스/드레인 영역(230)에 인접하고 상기 제2 소스/드레인 영역(235)으로부터 분리되는 비활성 이온들로 고농도로 도핑된 비활성 도펀트 영역을 포함하는, 메모리 디바이스(200).
  7. 제6항에 있어서,
    상기 비활성 도펀트 영역은 5e12 원자들/㎠ 내지 1e16 원자들/㎠의 범위 내의 도펀트 양(dose)을 갖는, 메모리 디바이스(200).
  8. 제1항에 있어서,
    상기 저장 트랜지스터(102)는 상기 게이트 구조(220) 및 상기 바디 부분(217) 간에 절연층(225)을 더 포함하고, 상기 바디 부분(217)의 상면 상의 상기 절연층(225)의 두께는 상기 바디 부분(217)의 측벽들 상의 상기 절연층(225)의 두께보다 큰, 메모리 디바이스(200).
  9. 제1항에 있어서,
    상기 저장 트랜지스터(102)는 상기 바디 부분(217)과 상기 제1 소스/드레인 영역(230) 간의 쇼트키 장벽(Schottky barrier)보다 높은 상기 제2 소스/드레인 영역(235)과 상기 바디 부분(217) 간의 쇼트키 장벽을 더 포함하는, 메모리 디바이스(200).
  10. 제9항에 있어서,
    상기 저장 트랜지스터(102)는 상기 제2 소스/드레인 영역(235)와 접촉하는 실리사이드(silicide)층(745)을 더 포함하는, 메모리 디바이스(200).
  11. 제9항에 있어서,
    상기 저장 트랜지스터(102)는 상기 제1 소스/드레인 영역(230)과 접촉하는 실리사이드층(740)을 더 포함하는, 메모리 디바이스(200).
  12. 제1항에 있어서,
    상기 제1 소스/드레인 영역(230) 및 제2 소스/드레인 영역(235)은 상기 제1 소스/드레인 영역(230) 및 제2 소스/드레인 영역(235)이 상기 바디 부분(217)의 측벽 상의 상기 게이트 구조(220)의 일부분과 동일한 수평 공간 평면을 공유하도록 상승되는, 메모리 디바이스(200).
  13. 제1항에 있어서,
    상기 제1 소스/드레인 영역(230) 및 제2 소스/드레인 영역(235)은 각각 복수의 층을 포함하고, 상기 복수의 층은 적어도 하나의 제1 재료의 층 및 적어도 하나의 제2 재료의 층을 포함하는, 메모리 디바이스(200).
  14. 제13항에 있어서,
    상기 제1 및 제2 재료들은 상이한 밴드 간극들을 갖는, 메모리 디바이스(200).
  15. 트랜지스터 디바이스(102)로서,
    제1 도전 유형의 제1 소스/드레인 영역(230);
    제1 도전 유형의 제2 소스/드레인 영역(235);
    전하를 저장하기 위한 바디 부분(217); 및
    적어도 두개의 공간 평면에서 상기 바디 부분(217)을 감싸는 게이트 구조(220)
    를 포함하고,
    상기 바디 부분(217)은 기판의 표면으로부터 돌출되고, 상기 바디 부분(217)은 상기 제1 소스/드레인 영역(230) 및 제2 소스/드레인 영역(235) 간에 위치하며, 상기 바디 부분(217)은 상기 제2 소스/드레인 영역(235)에 인접하고 상기 제1 소스/드레인 영역(230)과 분리되는, 나노 포함물들(236') 및 나노 입자들(236') 중 하나를 내부에 갖는 제2 도전 유형의 도핑된 영역을 포함하는, 트랜지스터 디바이스(102).
  16. 제15항에 있어서,
    상기 기판은 제1 도전 유형의 반도체층 위에 놓이는 제2 도전 유형의 반도체층인, 트랜지스터 디바이스(102).
  17. 제15항에 있어서,
    상기 바디 부분(217)은 상기 제1 소스/드레인 영역(230)에 인접하고 상기 제2 소스/드레인 영역(235)로부터 분리되는 비활성 이온들로 고농도로 도핑된 비활성 도펀트 영역을 포함하는, 트랜지스터 디바이스(102).
  18. 제15항에 있어서,
    상기 게이트 구조(220) 및 상기 바디 부분(217) 간의 절연층을 더 포함하고,
    상기 바디 부분(217)의 상면 상의 상기 절연층의 두께는 상기 바디 부분(217)의 측벽들 상의 상기 절연층의 두께보다 큰, 트랜지스터 디바이스(102).
  19. 제15항에 있어서,
    상기 제1 소스/드레인 영역(230) 및 제2 소스/드레인 영역(235)은 상기 제1 소스/드레인 영역(230) 및 제2 소스/드레인 영역(235)이 상기 바디 부분(217)의 측벽 상의 상기 게이트 구조(220)의 일부분과 동일한 수평 공간 평면을 공유하도록 상승되는, 트랜지스터 디바이스(102).
  20. 제15항에 있어서,
    상기 제1 소스/드레인 영역(230) 및 제2 소스/드레인 영역(235)은 각각 복수의 층을 포함하고, 상기 복수의 층은 적어도 하나의 제1 재료의 층 및 적어도 하나의 제2 재료의 층을 포함하는, 트랜지스터 디바이스(102).
  21. 메모리 디바이스(200)를 제작하는 방법으로서,
    기판의 표면에서 저장 트랜지스터(102)를 형성하는 단계를 포함하며
    상기 저장 트랜지스터(102)를 형성하는 단계는,
    상기 기판의 표면으로부터 돌출하는 바디 부분(217)을 형성하는 단계;
    상기 바디 부분의 일 측 상에 제1 도전 유형의 제1 소스/드레인 영역(230)을 형성하는 단계;
    상기 제1 소스/드레인 영역(230)으로부터 상기 바디 부분(217)의 반대 측 상에 상기 제1 도전 유형의 제2 소스/드레인 영역(235)을 형성하는 단계;
    적어도 두개의 공간 평면에서 상기 바디 부분(217)을 적어도 부분적으로 감싸는 게이트 구조(220)를 형성하고, 상기 제2 소스/드레인 영역(235)에 인접하고 상기 제1 소스/드레인 영역(230)으로부터 분리되는, 나노 포함물들(236') 및 나노 입자들(236') 중 하나를 내부에 갖는 제2 도전 유형의 고농도로 도핑된 영역(236)을 형성하는 단계;
    상기 제1 소스/드레인 영역에 연결되는 비트 라인(296)을 형성하는 단계; 및
    상기 게이트 구조에 연결되는 워드 라인(298)을 형성하는 단계
    를 포함하는, 메모리 디바이스 제작 방법.
  22. 제21항에 있어서,
    상기 저장 트랜지스터(102)를 형성하는 단계는 제2 도전 유형의 반도체 층의 표면에 상기 저장 트랜지스터(102)를 형성하고, 제1 도전 유형의 반도체 층을 위에 두는 단계를 포함하는, 메모리 디바이스 제작 방법.
  23. 제22항에 있어서,
    상기 저장 트랜지스터(102)를 형성하는 단계는 상기 제1 소스/드레인 영역(230)에 인접하고 상기 제2 소스/드레인 영역(235)으로부터 분리된 비활성 이온들로 고농도로 도핑된 비활성 도펀트 영역(839)을 형성하는 단계; 및
    상기 게이트 구조(220)와 상기 바디 부분(217) 사이에 절연층을 형성하는 단계
    를 더 포함하는, 메모리 디바이스 제작 방법.
  24. 제21항에 있어서,
    상기 저장 트랜지스터(102)를 형성하는 단계는 부분적으로 공핍된 저장 트랜지스터를 형성하는 단계를 포함하는, 메모리 디바이스 제작 방법.
  25. 제21항에 있어서,
    상기 저장 트랜지스터(102)를 형성하는 단계는 상기 게이트 구조(220)와 상기 바디 부분(217) 사이에 절연층을 형성하는 단계를 더 포함하는, 메모리 디바이스 제작 방법.
  26. 제21항에 있어서,
    상기 저장 트랜지스터(102)를 형성하는 단계는 FinFET(201, 701, 801, 901, 1001)를 형성하는 단계를 포함하는, 메모리 디바이스 제작 방법.
  27. 제21항에 있어서,
    상기 제2 소스/드레인 영역(235)에 인접하고 상기 제1 소스/드레인 영역(230)으로부터 분리되는, 나노 포함물들(236') 및 나노 입자들(236') 중 하나를 내부에 갖는 제2 도전 유형의 고농도로 도핑된 영역(236)을 형성하는 단계는 주입(implantation)에 의해 상기 나노 입자들(236')을 형성하는 단계를 더 포함하는 메모리 디바이스 제작 방법.
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