JP2019165047A - 半導体記憶装置 - Google Patents

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Abstract

【課題】寄生セルの影響を低減すること。【解決手段】実施形態の半導体記憶装置は、半導体基板上に半導体基板の主面と交わる方向に延びるピラーと、ピラーの高さ方向に沿ってピラーの片側の側面に配列される複数の第１のメモリセルと、ピラーの高さ方向に沿ってピラーのもう一方側の側面に配列される複数の第２のメモリセルと、ピラーの高さ方向に沿って配置され、個々の第１のメモリセルとそれぞれ接続される第１の制御ゲート層と、ピラーの高さ方向に沿って配置され、個々の第２のメモリセルとそれぞれ接続される第２の制御ゲート層と、ピラーの軸方向に第１の制御ゲート層および第２の制御ゲート層を分割する第１の絶縁層および第２の絶縁層を含み、第１の絶縁層および第２の絶縁層の間に電子捕捉層を含む積層膜と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。
近年では、半導体記憶装置の微細化が進行し、積層構造のメモリセルを有する３次元不揮発性メモリが提案されている。３次元不揮発性メモリでは、高さ方向に延在する柱状のチャネル半導体膜の側面に複数のメモリセルが高さ方向に積層された構造体が、半導体層上に２次元的に配置される。このように複雑化した構造を有する半導体記憶装置においては、意図しない部位に生じる寄生セルの影響を低減する必要がある。
特開２０１７−０１０９５１号公報
一つの実施形態は、３次元構造を有する半導体記憶装置において、寄生セルの影響を低減することができる半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置は、半導体基板上に前記半導体基板の主面と交わる方向に延びるピラーと、前記ピラーの高さ方向に沿って前記ピラーの片側の側面に配列される複数の第１のメモリセルと、前記ピラーの高さ方向に沿って前記ピラーのもう一方側の側面に配列される複数の第２のメモリセルと、前記ピラーの高さ方向に沿って配置され、個々の前記第１のメモリセルとそれぞれ接続される第１の制御ゲート層と、前記ピラーの高さ方向に沿って配置され、個々の前記第２のメモリセルとそれぞれ接続される第２の制御ゲート層と、前記ピラーの軸方向に前記第１の制御ゲート層および前記第２の制御ゲート層を分割する第１の絶縁層および第２の絶縁層を含み、前記第１の絶縁層および前記第２の絶縁層の間に電子捕捉層を含む積層膜と、を備える。
図１は、実施形態にかかる半導体記憶装置の平面図およびピラー近傍の拡大図である。 図２は、図１のＡ−Ａ’線における断面図である。 図３は、実施形態にかかる積層膜の一方の電子捕捉層に電子を捕捉させる様子を示す模式図である。 図４は、実施形態にかかる積層膜の他方の電子捕捉層に電子を捕捉させる様子を示す模式図である。 図５は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図６は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図７は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図８は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図９は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図１０は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図１１は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図１２は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図１３は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図１４は、実施形態にかかる半導体記憶装置の製造工程の手順の一例を示すフロー図である。 図１５は、比較例にかかる半導体記憶装置のピラー近傍の平面図である。 図１６は、比較例にかかる半導体記憶装置のメモリセルの書き込み時の閾値電圧の推移を表すグラフである。 図１７は、実施形態にかかる半導体記憶装置のメモリセルの書き込み時の閾値電圧の推移を表すグラフである。 図１８は、実施形態の変形例にかかる半導体記憶装置のピラー近傍の平面図および半導体記憶装置の断面図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
図１〜図１８を用いて、実施形態の半導体記憶装置について説明する。
［半導体記憶装置の構成例］
図１は、実施形態にかかる半導体記憶装置の平面図およびピラーＰ近傍の拡大図である。ただし、ワード線ＷＬａ，ＷＬｂ近傍の構成を示すため、上層の絶縁層３４，３５は省かれ、ビット線ＢＬは２本のみ示されている。図２は、図１のＡ−Ａ’線における断面図である。
実施形態の半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリとして構成される。半導体記憶装置１は、半導体基板１０上に、柱状構造５０と、制御ゲート層としての複数の導体層２５と、導体層２５を分割する積層膜３０とを備える。
図１および図２に示すように、半導体記憶装置１は、シリコン基板等の半導体基板１０上に形成されている。半導体基板１０は、表層部にｎウェル１１を有し、ｎウェル１１内にｐウェル１２を有し、ｐウェル１２内に複数のｎ＋ウェル１３を有する。
柱状構造５０は、上面視で、例えば楕円形に形成される。柱状構造５０は、半導体基板１０の２つのｎ＋ウェル１３を挟んだｐウェル１２上に略垂直に延びる複数のコア部５１を備える。コア部５１の側壁上には、コア部５１の側壁を包み込むように、複数の層が形成されている。これらの層は、コア部５１の側から順に、チャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、およびブロック絶縁層５５である。コア部５１は例えばＳｉＯ２等を主成分とする。チャネル層５２は例えばポリシリコン層等であり、電荷蓄積層５４は例えばＳｉＮ層等であり、トンネル絶縁層５３及びブロック絶縁層５５は例えばＳｉＯ２層等である。
複数の導体層２５は、半導体基板１０の上方に、それぞれが所定間隔離間して柱状構造５０の周囲に配置される。導体層２５は、後述するようにワード線ＷＬａ，ＷＬｂとして機能する。それぞれの導体層２５の間には、絶縁層３５が介在される。導体層２５は例えばＷ層等であり、絶縁層３５は例えばＳｉＯ２層等である。このように、半導体記憶装置１は、複数の導体層２５と複数の絶縁層３５とが交互に積層された構造を有する。柱状構造５０は、これらの積層構造を半導体基板１０の上方から半導体基板１０側へと貫いている。
個々の柱状構造５０の側面からは、それぞれ２つの積層膜３０が２方向に延びている。これにより、各層の導体層２５が柱状構造５０の軸方向に分割されている。積層膜３０は、分割された一方の導体層２５（ワード線ＷＬａ）側から他方の導体層２５（ワード線ＷＬｂ）側に向けて、絶縁層３１ａ、電子捕捉層３２ａ、絶縁層３３、電子捕捉層３２ｂ、絶縁層３１ｂの順に複数の層を含む。電子捕捉層３２ａ，３２ｂは例えばＳｉＮ層等であり、絶縁層３１ａ，３１ｂは例えばＳｉＯＮ層、ＳｉＯＣ層等のＬｏｗ−Ｋ層等であり、絶縁層３３は例えばＳｉＯ２層等である。
半導体記憶装置１は、また、導体層２５と絶縁層３５との積層構造の外側であって、半導体基板１０のｎ＋ウェル１３上に、導体層２６を備える。導体層２６は、導体層２５と絶縁層３５との積層構造を両側から挟みこむように、導体層２５と絶縁層３５との積層構造側に主面を向けて配置されている。導体層２６、および導体層２５と絶縁層３５との積層構造の間には、絶縁層３６が介在される。
半導体記憶装置１は、また、導体層２５と絶縁層３５との積層構造の上方に、半導体基板１０の主面に対して略水平な方向に延在する導体層２７を備える。導体層２７、および導体層２５と絶縁層３５との積層構造の間には、絶縁層３４が介在される。柱状構造５０が備えるチャネル層５２と導体層２７とは、絶縁層３４を貫通するコンタクト２８により接続されている。より具体的には、複数本存在する導体層２７のうち、所定の導体層２７が所定の柱状構造５０のチャネル層５２と接続される。
［半導体記憶装置の機能］
次に、引き続き、図１および図２を用い、半導体記憶装置１のＮＡＮＤ型フラッシュメモリとしての機能について説明する。
半導体記憶装置１は、半導体基板１０上に半導体基板１０の主面と交わる方向に延びるピラーＰと、ピラーＰの高さ方向に沿ってピラーＰの片側の側面に配列される複数の第１のメモリセルとしてのメモリセルＭＣａと、ピラーＰの高さ方向に沿ってピラーＰのもう一方側の側面に配列される複数の第２のメモリセルとしてのメモリセルＭＣｂと、を備える。
半導体記憶装置１は、また、ピラーＰの高さ方向に沿って配置され、個々のメモリセルＭＣａとそれぞれ接続される第１の制御ゲート層としてのワード線ＷＬａと、ピラーＰの高さ方向に沿って配置され、個々のメモリセルＭＣｂとそれぞれ接続される第２の制御ゲート層としてのワード線ＷＬｂと、を備える。
すなわち、柱状構造５０は、片側の側面にメモリセルＭＣａが配列され、もう一方側の側面にメモリセルＭＣｂが配列されたピラーＰとして機能する。かかるピラーＰは、半導体基板１０の主面と交わる方向、つまり、主面に対し垂直な方向を含む方向に延びている。
積層膜３０により分割された導体層２５のうち、少なくともピラーＰの片側の側面と接する部分とその近傍は、メモリセルＭＣａに接続されるワード線ＷＬａとして機能する。個々のメモリセルＭＣａは、同じ高さにあるワード線ＷＬａにそれぞれ対応付けられ、ワード線ＷＬａに面した側のチャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、およびブロック絶縁層５５を、その構成要素として含む。つまり、メモリセルＭＣａは、それぞれ、ピラーＰのワード線ＷＬａに面した側の側面に沿って配置される。これらのメモリセルＭＣａは、１本のピラーＰの片側に連なるメモリストリングとして機能する。
なお、複数の導体層２５のうち、ピラーＰに対してワード線ＷＬａと同じ側に存在する最上層と最下層の導体層２５は、選択ゲート線ＳＧＬａとして機能する。選択ゲート線ＳＧＬａは、複数本のピラーＰに対してそれぞれ存在するメモリストリング（メモリセルＭＣａを含む）のうち、所定のメモリストリングを選択する際に使用される。また、選択ゲート線ＳＧＬａに対応付けられたチャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、およびブロック絶縁層５５は、選択ゲートＳＧａとして機能する。選択ゲートＳＧａがオンまたはオフすることで、所定のメモリストリングが選択された状態または非選択の状態となる。
積層膜３０により分割された導体層２５のうち、少なくともピラーＰのもう一方側の側面と接する部分とその近傍は、メモリセルＭＣｂに接続されるワード線ＷＬｂとして機能する。個々のメモリセルＭＣｂは、同じ高さにあるワード線ＷＬｂにそれぞれ対応付けられ、ワード線ＷＬｂに面した側のチャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、およびブロック絶縁層５５を、その構成要素として含む。つまり、メモリセルＭＣｂは、それぞれ、ピラーＰのワード線ＷＬｂに面した側の側面に沿って配置される。これらのメモリセルＭＣｂは、１本のピラーＰのもう一方側に連なるメモリストリングとして機能する。
なお、複数の導体層２５のうち、ピラーＰに対してワード線ＷＬｂと同じ側に存在する最上層と最下層の導体層２５は、選択ゲート線ＳＧＬｂとして機能する。選択ゲート線ＳＧＬｂは、複数本のピラーＰに対してそれぞれ存在するメモリストリング（メモリセルＭＣｂを含む）のうち、所定のメモリストリングを選択する際に使用される。また、選択ゲート線ＳＧＬｂに対応付けられたチャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、およびブロック絶縁層５５は、選択ゲートＳＧｂとして機能する。選択ゲートＳＧｂがオンまたはオフすることで、所定のメモリストリングが選択された状態または非選択の状態となる。
これらマトリクス状に配置されるメモリセルＭＣａ，ＭＣｂの外側の導体層２６は、板状のソース線コンタクトＬＩとして機能する。また、メモリセルＭＣａ，ＭＣｂの上方に配置される導体層２７は、ビット線ＢＬとして機能する。
半導体記憶装置１は、また、ピラーＰの軸方向にワード線ＷＬａおよびワード線ＷＬｂを分割する第１の絶縁層としての絶縁層３１ａおよび第２の絶縁層としての絶縁層３１ｂを含み、絶縁層３１ａ，３１ｂの間に、電子を捕捉することが可能な電子捕捉層３２ａ，３２ｂを含む積層膜３０を備える。
すなわち、積層膜３０は、ワード線ＷＬａ，ＷＬｂを分割する分割膜ＭＴとして機能する。また、積層膜３０に含まれる電子捕捉層３２ａ，３２ｂは、層中に電子を捕捉することが可能である。少なくとも所定の階層（高さ）のメモリセルＭＣａに書き込みをするときには、同じ階層（高さ）の電子捕捉層３２ａ中に電子が捕捉された状態となっている。少なくとも所定の階層（高さ）のメモリセルＭＣｂに書き込みをするときには、同じ階層（高さ）の電子捕捉層３２ｂ中に電子が捕捉された状態となっている。
［半導体記憶装置の動作］
次に、図３および図４を用いて、半導体記憶装置１の動作例について説明する。図３は、実施形態にかかる積層膜３０の一方の電子捕捉層３２ａに電子を捕捉させる様子を示す模式図である。
図３に示すように、所定の階層のメモリセルＭＣａに書き込みをするにあたっては、かかるメモリセルＭＣａに接続されるワード線ＷＬａ、つまり、このメモリセルＭＣａと同じ階層のワード線ＷＬａを接地する。また、接地したワード線ＷＬａと対になるワード線ＷＬｂ、つまり、このメモリセルＭＣａと同じ階層のワード線ＷＬｂに、高電圧を印加する。これにより、絶縁層３１ａがあたかもトンネル絶縁層であるかのように機能し、電子がワード線ＷＬａ側から絶縁層３１ａを抜けて、電子捕捉層３２ａに注入され、捕捉される。このように、電子捕捉層３２ａに電子が捕捉された状態で、メモリセルＭＣａの書き込みを行う。
メモリセルＭＣａに“１”データ（例えば“Ｈ”レベルデータ）を書き込むときは、接続されるワード線ＷＬａに書き込み電圧を印加する。メモリセルＭＣａを有するピラーＰに含まれ、図示しないソース線およびビット線ＢＬに接続されるチャネル層５２にチャネルが形成されると、電子がチャネルからトンネル絶縁層５３を抜けて電荷蓄積層５４に注入され、蓄積される。これにより、メモリセルＭＣａの閾値電圧Ｖｔｈが上昇し、“１”データが書き込まれる。メモリセルＭＣａに“０”データ（例えば“Ｌ”レベルデータ）を書き込むときは、チャネル層５２のチャネルをフローティング状態とし、電子を電荷蓄積層５４に注入させないことで、“０”データが書き込まれる。
一方、図４は、実施形態にかかる積層膜３０の他方の電子捕捉層３２ｂに電子を捕捉させる様子を示す模式図である。
図４に示すように、所定の階層のメモリセルＭＣｂに書き込みをするにあたっては、かかるメモリセルＭＣｂに接続されるワード線ＷＬｂ、つまり、このメモリセルＭＣｂと同じ階層のワード線ＷＬｂを接地する。また、接地したワード線ＷＬｂと対になるワード線ＷＬａ、つまり、このメモリセルＭＣｂと同じ階層のワード線ＷＬａに、高電圧を印加する。これにより、絶縁層３１ｂがあたかもトンネル絶縁層であるかのように機能し、電子がワード線ＷＬｂ側から絶縁層３１ｂを抜けて、電子捕捉層３２ｂに注入され、捕捉される。このように、電子捕捉層３２ｂに電子が捕捉された状態で、メモリセルＭＣｂの書き込みを行う。メモリセルＭＣｂへの書き込みは、メモリセルＭＣａへの書き込みと同様に行われる。
なお、電子捕捉層３２ａ，３２ｂは例えばＳｉＮ層であるとし、絶縁層３１ａ，３１ｂは例えばＬｏｗ−Ｋ層であるとしたが、これらに限られない。絶縁層３１ａ，３１ｂが、電子捕捉層３２ａ，３２ｂよりも比誘電率の低い層であればよい。これにより、絶縁層３１ａ，３１ｂに高電圧をかけてトンネル電流を流し、電子捕捉層３２ａ，３２ｂへの電子の注入を促進することができる。したがって、電子捕捉層３２ａ，３２ｂは、例えば、ＳｉＮ層、ＨｆＯ２層、ＺｒＯ２層、またはＳｉＯ２層等であってもよい。絶縁層３１ａ，３１ｂとしては、例えば、ＳｉＯ２層、ＳｉＯＮ層、ＳｉＯＣ層等のうち、電子捕捉層３２ａ，３２ｂよりも比誘電率の低い層を選択することができる。
［半導体記憶装置の製造工程］
次に、図５〜図１４を用いて、半導体記憶装置１の製造工程例について説明する。図５〜図１４は、実施形態にかかる半導体記憶装置１の製造工程の手順の一例を示すフロー図である。各図において、上段は導体層２５と絶縁層３５との積層構造の平面図であり、下段は断面図である。ただし、図５〜図１２までの平面図において、積層構造の最上層の絶縁層３５は省かれている。また、各図において、ソース線コンタクトＬＩおよび絶縁層３６は省かれている。
図５に示すように、半導体基板１０のｐウェル１２上に、導体層２５と絶縁層３５とが交互に積層された積層構造を形成する。
次に、図６に示すように、導体層２５と絶縁層３５との積層構造を貫通する溝ＴＲを形成する。かかる溝ＴＲは、積層膜３０の形成予定領域に形成される。
次に、図７に示すように、溝ＴＲ内に絶縁材料のデポジションを行って、溝ＴＲの内壁に絶縁層３１ａ，３１ｂを形成する。また、図８に示すように、溝ＴＲ内に絶縁材料のデポジションを行って、絶縁層３１ａ，３１ｂ上に、それぞれ電子捕捉層３２ａ，３２ｂを形成する。また、図９に示すように、溝ＴＲ内が略完全に埋まるよう絶縁材料のデポジションまたは塗布を行って、電子捕捉層３２ａ，３２ｂで囲まれた領域に絶縁層３３を形成する。最後に、ＳｉＯ２等の絶縁材料を埋め込むことで、溝ＴＲ内の隙間を極力無くして溝ＴＲ内を埋め込むことが容易となる。以上により、積層膜３０が形成される。
次に、図１０に示すように、導体層２５と絶縁層３５との積層構造、および積層膜３０を貫通させ、半導体基板１０上に到達するメモリホールＭＨを形成する。メモリホールＭＨは、柱状構造５０の形成予定領域に形成される。
次に、図１１に示すように、メモリホールＭＨ内に絶縁材料のデポジションを行って、メモリホールＭＨの内壁にブロック絶縁層５５を形成する。また、メモリホールＭＨ内に絶縁材料のデポジションを行って、ブロック絶縁層５５上に電荷蓄積層５４を形成する。また、メモリホールＭＨ内に絶縁材料のデポジションを行って、電荷蓄積層５４上にトンネル絶縁層５３を形成する。また、メモリホールＭＨ内に半導体材料のデポジションを行って、トンネル絶縁層５３上にチャネル層５２を形成する。また、図１２に示すように、メモリホールＭＨ内が略完全に埋まるよう絶縁材料のデポジションまたは塗布を行って、チャネル層５２で囲まれた領域にコア部５１を形成する。以上により、柱状構造５０が形成される。
次に、図１３に示すように、導体層２５と絶縁層３５との積層構造の上面に絶縁層３４を形成する。また、絶縁層３４の、上面視で所定の柱状構造５０のチャネル層５２と重なる位置に貫通孔を設け、導体材料を埋め込む。これにより、コンタクト２８が形成される。
次に、図１４に示すように、絶縁層３４上の、所定のコンタクト２８と重なる位置に導体層２７を形成する。これにより、導体層２７は、コンタクト２８を介して所定の柱状構造５０のチャネル層５２と接続される。
以上により、実施形態の半導体記憶装置１が製造される。
なお、半導体記憶装置１の製造工程においては、半導体記憶装置１をチップに切り出した後のダイソート時に、半導体記憶装置１に対する種々の検査を行う。積層膜３０の電子捕捉層３２ａ，３２ｂへの電子の捕捉は、このダイソート時に、各層のワード線ＷＬａ，ＷＬｂを用いて行われることが望ましい。基本的には、一度の電子捕捉動作で、電子捕捉層３２ａ，３２ｂに電荷が固定され、以降、メモリセルＭＣａ，ＭＣｂに対する書き込み動作を繰り返し行うことができる。ただし、積層膜３０の電子捕捉層３２ａ，３２ｂへの電子の捕捉は、上述のように、少なくともメモリセルＭＣａ，ＭＣｂへの書き込み前になされていればよい。
［比較例］
次に、図１５を用いて、比較例の半導体記憶装置について説明する。図１５において、実施形態の半導体記憶装置１の構成と対応する構成は、実施形態の半導体記憶装置１と同様の番号に「’」をつけて示す。ワード線ＷＬａ’，ＷＬｂ’は、絶縁膜３０’により分割される。絶縁膜３０’は、例えばＳｉＯ２膜等であり、電子捕捉層を有さない。
このように構成される比較例の半導体記憶装置では、メモリセルＭＣａ’，ＭＣｂ’の書き込みにおいて寄生セルの影響を受けやすい。以下、メモリセルＭＣａ’に対して“１”データの書き込みを行う場合について説明する。
ピラーＰ’を取り囲むトンネル絶縁層５３’のうち、絶縁膜３０’に面した側のトンネル絶縁層５３’はワード線ＷＬａ’から遠く、電圧が印加されにくい。よって、電子がトンネル絶縁層５３’を抜けて電荷蓄積層５４’へと注入されにくい。絶縁膜３０’側でのこのような意図しない挙動を示す構成を寄生セルと呼ぶ。このような寄生セルでは、結局、絶縁膜３０’自体がもともと有している電圧Ｖｍｔ’と同程度までしか閾値電圧Ｖｔｈ’は上がらない。ワード線ＷＬａ’に面した側のセル（本来のメモリセルＭＣ’）は、上記寄生セルと並列の関係にあり、メモリセルＭＣ’全体の閾値電圧Ｖｔｈ’も寄生セルの閾値電圧Ｖｔｈ’と同程度の低い値になってしまう。寄生セルの影響を受けたメモリセルＭＣａ’の閾値電圧Ｖｔｈ’の推移を図１６のグラフに示す。
実施形態の半導体記憶装置１では、予め積層膜３０に電圧を印加し、積層膜３０自体の電圧Ｖｍｔを高めておく。また、効果的に電圧Ｖｍｔを高めるため、積層膜３０には電子捕捉層３２ａ，３２ｂを設けて電子を捕捉させる。これにより、上記のような寄生セルの影響を抑制し、メモリセルＭＣａ，ＭＣｂの閾値電圧Ｖｔｈを速やかに上昇させることができる。寄生セルの影響が抑制されたメモリセルＭＣａの閾値電圧Ｖｔｈの推移を図１７のグラフに示す。積層膜３０の電圧Ｖｍｔが高く保たれているので、メモリセルＭＣａの閾値電圧Ｖｔｈが、低い電圧で頭打ちとなってしまうのが抑制されている。
［変形例］
上述の実施形態において、積層膜３０は、絶縁層３１ａ，３１３ｂ、電子捕捉層３２ａ，３２ｂ、および絶縁層３３を含むものとしたが、絶縁層３３はなくともよい。かかる構成を図１８に示す。図１８において、実施形態の半導体記憶装置１と同様の構成には同様の符号を付し、その説明を省略する。
変形例の半導体記憶装置が備える積層膜３１は、ワード線ＷＬａ側からワード線ＷＬｂ側に向けて、絶縁層３１ａ、電子捕捉層３２ｃ、絶縁層３１ｂを含む。積層膜３１は、ワード線ＷＬａ，ＷＬｂを分割する分割膜ＭＴ２として機能する。また、電子捕捉層３２ｃは、層中に電子を捕捉することが可能である。
ワード線ＷＬａを接地し、ワード線ＷＬｂに高電圧を印加すると、絶縁層３１ａ近傍の電子捕捉層３２ｃに電子が捕捉され、メモリセルＭＣａにおける寄生セルの影響を抑制することができる。ワード線ＷＬｂを接地し、ワード線ＷＬａに高電圧を印加すると、絶縁層３１ｂ近傍の電子捕捉層３２ｃに電子が捕捉され、メモリセルＭＣｂにおける寄生セルの影響を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…半導体基板、２５，２６，２７…導体層、３０…積層膜、３１ａ，３１ｂ，３３，３４，３５，３６…絶縁層、３２ａ，３２ｂ，３２ｃ…電子捕捉層、５０…柱状構造、５１…コア部、５２…チャネル層、５３…トンネル絶縁層、５４…電荷蓄積層、５５…ブロック絶縁層、ＢＬ…ビット線、ＬＩ…ソース線コンタクト、ＭＣａ，ＭＣｂ…メモリセル、ＭＴ…分割膜、Ｐ…ピラー、ＳＧａ，ＳＧｂ…選択ゲート、ＳＧＬａ，ＳＧＬｂ…選択ゲート線、ＷＬａ，ＷＬｂ…ワード線。

Claims (6)

  1. 半導体基板上に前記半導体基板の主面と交わる方向に延びるピラーと、
    前記ピラーの高さ方向に沿って前記ピラーの片側の側面に配列される複数の第１のメモリセルと、
    前記ピラーの高さ方向に沿って前記ピラーのもう一方側の側面に配列される複数の第２のメモリセルと、
    前記ピラーの高さ方向に沿って配置され、個々の前記第１のメモリセルとそれぞれ接続される第１の制御ゲート層と、
    前記ピラーの高さ方向に沿って配置され、個々の前記第２のメモリセルとそれぞれ接続される第２の制御ゲート層と、
    前記ピラーの軸方向に前記第１の制御ゲート層および前記第２の制御ゲート層を分割する第１の絶縁層および第２の絶縁層を含み、前記第１の絶縁層および前記第２の絶縁層の間に、電子を捕捉することが可能な電子捕捉層を含む積層膜と、を備える、
    半導体記憶装置。
  2. 前記第１および第２のメモリセルへは、
    前記積層膜の前記電子捕捉層に電子を捕捉させた状態で書き込みを行う、
    請求項１に記載の半導体記憶装置。
  3. 前記第１のメモリセルへは、
    前記第１のメモリセルに接続される第１の制御ゲート層を接地し、接地された前記第１の制御ゲート層と対になる第２の制御ゲート層に高電圧を印加して、前記積層膜の前記電子捕捉層に電子を捕捉させた状態で書き込みを行い、
    前記第２のメモリセルへは、
    前記第２のメモリセルに接続される第２の制御ゲート層を接地し、接地された前記第２の制御ゲート層と対になる第１の制御ゲート層に高電圧を印加して、前記積層膜の前記電子捕捉層に電子を捕捉させた状態で書き込みを行う、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記第１および第２の絶縁層は、前記電子捕捉層よりも比誘電率の低い材料を主成分とする、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
  5. 前記電子捕捉層は、ＳｉＮ層、ＨｆＯ２層、ＺｒＯ２層、またはＳｉＯ２層であり、
    前記第１および第２の絶縁層は、ＳｉＯ２層またはＬｏｗ−ｋ層である、
    請求項４に記載の半導体記憶装置。
  6. 前記電子捕捉層はＳｉＮ層であり、前記電子捕捉層中にはＳｉＯ２層が介在され、
    前記第１および第２の絶縁層は、ＳｉＯ２層、ＳｉＯＮ層、またはＳｉＯＣ層である、
    請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
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