JP2022190984A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ゲート電極の空乏化を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、基板を備える。ゲート絶縁膜が、基板の表面に設けられている。第１ゲート電極層が、ゲート絶縁膜上に設けられている。第２ゲート電極層が、第１ゲート電極層上に設けられ該第１ゲート電極層と電気的に接続されている。第１コンタクトが、第２ゲート電極層を貫通して第１ゲート電極層に達する。第１および第２不純物層が、第１および第２ゲート電極層の両側に設けられている。【選択図】図３

Description

本実施形態は、半導体装置およびその製造方法に関する。
半導体記憶装置等に用いられているトランジスタのゲート電極は、ポリシリコン層および金属層の積層膜によって構成されている場合がある。この場合、金属層をポリシリコン層の上に形成した後の熱処理によって、ポリシリコン層内の不純物が金属層へ吸収されてしまう。この場合、ゲート電極の空乏化によって、ゲート抵抗が上昇しスイッチング速度が遅くなる。また、ゲート電極の空乏化によって、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness）が厚くなり、オン電流が低下する。
国際特許公開第２０２０／０５４１０９号公報
ゲート電極の空乏化を抑制することができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、基板を備える。ゲート絶縁膜が、基板の表面に設けられている。第１ゲート電極層が、ゲート絶縁膜上に設けられている。第２ゲート電極層が、第１ゲート電極層上に設けられ該第１ゲート電極層と電気的に接続されている。第１コンタクトが、第２ゲート電極層を貫通して第１ゲート電極層に達する。第１および第２不純物層が、第１および第２ゲート電極層の両側に設けられている。
第１実施形態に係る半導体記憶装置を例示する模式斜視図。 積層体を示す模式平面図。 ３次元構造のメモリセルを例示する模式断面図。 ３次元構造のメモリセルを例示する模式断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す平面図。 ゲートコンタクトの構成例を示す断面図。 第１実施形態によるトランジスタの形成方法の一例を示す断面図。 図６に続く、トランジスタの形成方法を示す断面図。 図７に続く、トランジスタの形成方法を示す断面図。 図８に続く、トランジスタの形成方法を示す断面図。 第２実施形態によるトランジスタの構成例を示す平面図。 第２実施形態によるトランジスタの構成例を示す断面図。 第２実施形態によるトランジスタの構成例を示す断面図。 上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。 メモリセルアレイの回路構成の一例を示す回路図。 半導体記憶装置の他の構成例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１Ａは、第１実施形態に係る半導体記憶装置１００ａを例示する模式斜視図である。図１Ｂは、積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。図２Ａ及び図２Ｂのそれぞれは、３次元構造のメモリセルを例示する模式断面図である。
図１Ａ～図２Ｂに示すように、第１実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。
半導体記憶装置１００ａは、基体部１と、積層体２と、深いスリットＳＴ（板状部３）と、浅いスリットＳＨＥ（板状部４）と、複数の柱状部ＣＬとを含む。
基体部１は、基板１０、層間絶縁膜１１、導電層１２及び半導体部１３を含む。第１絶縁膜としての層間絶縁膜１１は、基板１０上に設けられている。導電層１２は、層間絶縁膜１１上に設けられている。半導体部１３は、導電層１２上に設けられている。
基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離部ＳＴＩが設けられている。素子分離部ＳＴＩは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。ＣＭＯＳ回路は、埋込みソース線ＢＳＬの下方に設けられ、基板１０上に設けられている。層間絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを絶縁する。層間絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。導電層１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部１３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部１３の一部は、アンドープのシリコンを含んでいてもよい。
導電層１２および半導体部１３は、一体の第１導電膜として電気的に接続されており、メモリセルアレイ（図１Ｂの２ｍ）の共通ソース電極（埋込みソース線）として機能する。従って、導電層１２および／または半導体部１３は、埋込みソース線ＢＳＬとも呼ぶ。
積層体２は、基板１０の上方に設けられており、埋込みソース線ＢＳＬに対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の電極膜２１及び複数の絶縁層２２を交互に積層して構成されている。電極膜２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、Ｚ方向に隣接する電極膜２１同士の間を絶縁する。電極膜２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、エアギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。
電極膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さよりも、厚くてもよい。さらに、基体部１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられている（図１Ｂ）。板状部３は、例えば、少なくとも絶縁物を含む。この絶縁物は、例えば、シリコン酸化物である。板状部３は、絶縁物によって積層体２と電気的に絶縁されつつ、埋込みソース線ＢＳＬと電気的に接続された導電物を含んでいてもよい。浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥ内には、例えば、板状部４が設けられている（図１Ｂ）。板状部４は、例えば、シリコン酸化物である。
図１Ｂに示すように、積層体２は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。
図１Ｂに示す２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。板状部４は、ブロック内に設けられている。板状部３と板状部４との間の積層体２は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。
複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び埋込みソース線ＢＳＬ内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。半導体ボディ２１０は、埋込みソース線ＢＳＬと電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、メモリセルアレイ２ｍの領域に設けられている。
図２Ａ及び図２Ｂに示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。電極膜２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化膜又は金属酸化膜である。金属酸化膜の１つの例は、アルミニウム酸化膜である。電極膜２１と絶縁層２２との間、及び、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体部材としての半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。半導体ボディ２１０は、埋込みソース線ＢＳＬと電気的に接続される。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図２Ａ及び図２Ｂに示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
柱状部ＣＬ、即ち、メモリホールＭＨは、平面レイアウトにおいて、Ｙ方向に隣接する２つのスリットＳＴ間に、六方最密配置のように配置されている。浅いスリットＳＨＥは、図４に示すように、一部の柱状部ＣＬの上に重複するように設けられている。浅いスリットＳＨＥの下にある柱状部ＣＬは、メモリセルを構成しない。
図１Ａの半導体部１３は、例えば、ｎ型の半導体層１３１と、ｎ型の半導体層１３２と、ｎ型もしくはアンドープの半導体層１３３と、を含む。半導体層１３１は、導電層１２と接する。半導体層１３２は、半導体層１３１及び半導体ボディ２１０のそれぞれと接する。例えば、半導体層１３２は、メモリ膜２２０が除去された部分に延在し、半導体ボディ２１０に接する。また、半導体層１３２は、Ｘ－Ｙ平面において、半導体ボディ２１０を囲むように設けられる。半導体層１３３は、半導体層１３２と接する。
半導体記憶装置１００ａは、半導体部１４を、さらに含む。半導体部１４は、積層体２と半導体部１３との間に位置している。半導体部１４は、半導体層１３４を含む。半導体層１３４は、絶縁層２２のうち、半導体部１３に最も近い絶縁層２２ｂと、絶縁膜２ｇとの間に設けられている。半導体層１３４の導電型は、例えば、ｎ型である。半導体層１３４は、例えば、ソース側選択ゲートＳＧＳとして機能する。
図３は、トランジスタＴｒの構成例を示す断面図である。図４は、トランジスタＴｒの構成例を示す平面図である。図３は、図４の３－３線に沿った断面に対応する。
トランジスタＴｒは、不揮発性メモリの周辺回路のＣＭＯＳを構成する半導体素子である。トランジスタＴｒは、例えば、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタＴｒは、ゲート絶縁膜ＩＧと、ゲート電極層Ｇ１、Ｇ２と、ソース層Ｓ１、Ｓ２と、ドレイン層Ｄ１、Ｄ２と、ゲートコンタクトＣＧと、ソースコンタクトＣＳと、ドレインコンタクトＣＤとを備えている。
ゲート絶縁膜ＩＧは、基板１０の表面上に設けられている。ゲート絶縁膜ＩＧには、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の高い高誘電材料が用いられる。
ゲート電極層Ｇ１は、ゲート絶縁膜ＩＧ上に設けられている。ゲート電極層Ｇ１には、例えば、ボロンが不純物としてドーピングされたポリシリコン等の導電性材料が用いられる。
ゲート電極層Ｇ２は、ゲート電極層Ｇ１上に設けられている。ゲート電極層Ｇ２は、金属層Ｍ１～Ｍ３の積層構造となっている。金属層Ｍ１には、例えば、チタン等の導電性金属材料が用いられる。金属層Ｍ２には、例えば、窒化チタン等の導電性の金属酸化材料が用いられる。金属層Ｍ３には、例えば、タングステン等の導電性金属材料が用いられる。ゲート電極層Ｇ２は、ゲート電極層Ｇ１に直接接触し、電気的に接続されている。ゲート電極層Ｇ１、Ｇ２は、トランジスタＴｒのゲート電極として一体として機能する。ゲート電極層Ｇ２が金属層Ｍ１～Ｍ３で構成されることによって、トランジスタＴｒのゲート抵抗を低くすることができる。
ソース層Ｓ１、Ｓ２およびドレイン層Ｄ１、Ｄ２は、ゲート電極層Ｇ１、Ｇ２の両側に設けられた不純物層である。トランジスタＴｒがＰ型ＭＯＳＦＥＴである場合、ソース層Ｓ１、Ｓ２およびドレイン層Ｄ１、Ｄ２は、例えば、ボロンを不純物として含む不純物拡散層である。
ソース層Ｓ１、Ｓ２は、不純物濃度の異なる２層構造となっている。ソース層Ｓ１は、第１不純物濃度のボロンを含有する。ソース層Ｓ２は、第１不純物濃度よりも高い第２不純物濃度のボロンを含有する。基板１０の表面上方（Ｚ方向）から見た平面視において、ソース層Ｓ２は、ソース層Ｓ１の内側に設けられており、ソース層Ｓ１は、ソース層Ｓ２の周囲を囲むように設けられている。ソース層Ｓ２は、ソースコンタクトＣＳの直下に設けられており、ソースコンタクトＣＳと低抵抗で電気的に接触する。
ドレイン層Ｄ１、Ｄ２は、不純物濃度の異なる２層構造となっている。ドレイン層Ｄ１は、第３不純物濃度のボロンを含有する。ドレイン層Ｄ１は、第３不純物濃度よりも高い第４不純物濃度のボロンを含有する。基板１０の表面上方（Ｚ方向）から見た平面視において、ドレイン層Ｄ２は、ドレイン層Ｄ１の内側に設けられており、ドレイン層Ｄ１は、ドレイン層Ｄ２の周囲を囲むように設けられている。ドレイン層Ｄ１は、ドレインコンタクトＣＤの直下に設けられており、ドレインコンタクトＣＤと低抵抗で電気的に接触する。
ゲートコンタクトＣＧは、層間絶縁膜１１、ライナー層７３、７２、スペーサ層７１、キャップ膜７０を貫通し、さらにゲート電極層Ｇ２を貫通してゲート電極層Ｇ１に達している。即ち、ゲートコンタクトＣＧは、金属層Ｍ１～Ｍ３からなるゲート電極層Ｇ２に接触するだけでなく、ゲート電極層Ｇ２を貫通して、ポリシリコンからなるゲート電極層Ｇ１にも直接接触している。ゲートコンタクトＣＧには、例えば、タングステン等の金属材料が用いられる。
ソースコンタクトＣＳは、層間絶縁膜１１、ライナー層７３、７２、スペーサ層７１、キャップ膜７０を貫通してソース層Ｓ２に達している。ソースコンタクトＣＳには、例えば、タングステン等の金属材料が用いられる。単数または複数のソースコンタクトＣＳが１つのソース層Ｓ１、Ｓ２に対して設けられてよい。
ドレインコンタクトＣＤは、層間絶縁膜１１、ライナー層７３、７２、スペーサ層７１、キャップ膜７０を貫通してドレイン層Ｄ２に達している。ドレインコンタクトＣＤには、例えば、タングステン等の金属材料が用いられる。単数または複数のドレインコンタクトＣＤが１つのドレイン層Ｄ１、Ｄ２に対して設けられてよい。
キャップ膜７０がゲート電極層Ｇ２上に設けられている。キャップ膜７０は、ゲート電極層Ｇ２を形成する際にマスクとして用いられる。キャップ膜７０には、例えば、シリコン窒化膜等の絶縁材料が用いられる。
スペーサ層７１がゲート電極層Ｇ１、Ｇ２の側面に設けられている。スペーサ層７１には、例えば、シリコン酸化膜等の絶縁材料が用いられる。
ライナー層７２、７３は、ゲート電極層Ｇ１、Ｇ２、キャップ膜７０、スペーサ層７１、基板１０の表面を被覆するように設けられている。ライナー層７２、７３には、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁材料が用いられる。
さらに、層間絶縁膜１１がトランジスタＴｒを被覆するようにライナー層７３上に設けられている。層間絶縁膜１１には、例えば、シリコン酸化膜等の絶縁材料が用いられる。
図４に示すように、トランジスタＴｒの周囲には、素子分離部ＳＴＩ（Shallow Trench Isolation）が形成されている。素子分離部ＳＴＩは、半導体素子が形成されるアクティブエリアＡＡを基板１０の表面において規定する。ソース層Ｓ１、Ｓ２およびドレイン層Ｄ１、Ｄ２は、アクティブエリアＡＡに形成される。
ゲートコンタクトＣＧは、ゲート電極層Ｇ１に不純物を追加で導入可能な位置に配置する。単数または複数のゲートコンタクトＣＧが１つのゲート電極層Ｇ１、Ｇ２に対して設けられてもよい。
図５は、ゲートコンタクトＣＧの構成例を示す断面図である。ゲートコンタクトＣＧは、コンタクトホールＣＨＧ内の少なくとも下部に設けられたバリアメタル膜ＢＭ１、ＢＭ２と、バリアメタル膜ＢＭ１、ＢＭ２の内側にありコンタクトホールＣＨＧ内を埋め込む金属膜８０とを含む。
コンタクトホールＣＨＧは、層間絶縁膜１１、ライナー層７３、７２、スペーサ層７１、キャップ膜７０を貫通し、さらにゲート電極層Ｇ２を貫通してゲート電極層Ｇ１に達している。バリアメタル膜ＢＭ１、ＢＭ２は、コンタクトホールＣＨＧの内壁全体を被覆するように形成されるが、コンタクトホールＣＨＧの底部にのみ残置される場合がある。勿論、バリアメタル膜ＢＭ１、ＢＭ２は、コンタクトホールＣＨＧの内壁全体に残置していてもよい。バリアメタル膜ＢＭ１、ＢＭ２は、金属膜８０（例えば、タングステン）とゲート電極層Ｇ１（例えば、ポリシリコン）との間の接触抵抗を低下させるために設けられている。バリアメタル膜ＢＭ１には、例えば、チタン等の導電性金属材料が用いられる。バリアメタル膜ＢＭ２には、例えば、窒化チタン等の導電性金属酸化材料が用いられる。即ち、ゲートコンタクトＣＧの下部は、例えば、チタン、窒化チタン、タングステンの積層構造を有し、ゲート電極層Ｇ２と同じ積層構造となる。これにより、ゲートコンタクトＣＧは、ゲート電極層Ｇ１、Ｇ２の両方に低抵抗で接触することができる。
本実施形態によれば、トランジスタＴｒのゲートコンタクトＣＧが金属層Ｍ１～Ｍ３からなるゲート電極層Ｇ２を貫通して、その下のポリシリコンからなるゲート電極層Ｇ１に達している。ゲートコンタクトＣＧは、後述するように、ソースコンタクトＣＳおよびドレインコンタクトＣＤの形成工程において同時に形成される。従って、ゲートコンタクトＣＧのコンタクトホールＣＨＧは、ソースコンタクトＣＳおよびドレインコンタクトＣＤのコンタクトホールと同時に形成される。ソースコンタクトＣＳおよびドレインコンタクトＣＤのコンタクトホールを介して不純物（例えば、ボロン）をソース層Ｓ１、Ｓ２およびドレイン層Ｄ１、Ｄ２に導入する際には、コンタクトホールＣＨＧを介してゲート電極層Ｇ１にも不純物が導入される。このように、本実施形態では、ゲートコンタクトＣＧの形成工程において、ゲート電極層Ｇ１に不純物を追加的に導入することができる。
通常、Ｐ型ＭＯＳＦＥＴのＰ型不純物のボロンは、Ｎ型ＭＯＳＦＥＴのＮ型不純物リンまたはヒ素に比べて拡散しやすい。このため、周辺回路のＣＭＯＳの形成後、その上方にメモリセルアレイを形成すると、その際の熱処理によって、Ｐ型ＭＯＳＦＥＴの電気的特性（例えば、コンタクト接触抵抗等）が変化してしまう。このようなＰ型ＭＯＳＦＥＴの特性変化を抑制するために、Ｐ型ＭＯＡＦＥＴのソースコンタクトＣＳおよびドレインコンタクトＣＤの底部には、高不純物濃度のエピタキシャル層（図示せず）が設けられる場合がある。
しかし、ソースコンタクトＣＳおよびドレインコンタクトＣＤにエピタキシャル層を形成する場合、ゲートコンタクトＣＧは、ソースコンタクトＣＳおよびドレインコンタクトＣＤとは別工程において形成する必要があった。この場合、ゲートコンタクトＣＧに不純物を追加的に導入することはできなかった。
さらに、ゲート電極層Ｇ１、Ｇ２の形成後、キャップ膜７０の形成工程における熱処理、および、メモリセルアレイの形成工程における熱処理によって、ゲート電極層Ｇ１、Ｇ２内の不純物は、金属層Ｍ１（例えば、チタン）に吸収されたり、基板１０へ拡散する場合がある。この場合、ゲート電極層Ｇ１内の不純物濃度が低下し、トランジスタＴｒの駆動時に、ゲート電極層Ｇ１内において、ゲート電極層Ｇ１と金属層Ｍ１との間の界面、並びに、ゲート電極層Ｇ１とゲート絶縁膜ＩＧとの間の界面において空乏層が発生する。ゲート電極層Ｇ１と金属層Ｍ１との間の界面の空乏化は、ゲート電極層Ｇ１の電気抵抗を上昇させ、トランジスタＴｒのスイッチング速度を低下させてしまう。また、ゲート電極層Ｇ１とゲート絶縁膜ＩＧとの間の界面の空乏化は、ゲート絶縁膜ＩＧのＥＯＴを厚くしてしまい、その結果、トランジスタＴｒのオン電流を低下させてしまう。
これに対し、本実施形態による半導体装置では、ソースコンタクトＣＳおよびドレインコンタクトＣＤには、エピタキシャル層は用いられず、ソースコンタクトＣＳおよびドレインコンタクトＣＤのコンタクトホールを介して不純物を導入する。これにより、ソース層Ｓ１およびドレイン層Ｄ１の不純物濃度を高めて、熱処理による不純物の拡散に対処している。このとき、ゲートコンタクトＣＧも、ソースコンタクトＣＳおよびドレインコンタクトＣＤと同時に形成される。よって、ソース層Ｓ１およびドレイン層Ｄ１への不純物の導入と同時に、不純物（例えば、ボロン）は、コンタクトホールＣＨＧを介してゲート電極層Ｇ１にも導入される。コンタクトホールＣＨＧは、ゲート電極層Ｇ２を貫通しているので、不純物は、ゲート電極層Ｇ１に追加的に導入される。これにより、ゲート電極層Ｇ１の不純物濃度も高めることができ、キャップ膜７０の形成時における熱処理およびその他の熱処理による不純物の拡散に対処している。
このように、ゲート電極層Ｇ１の不純物を補うことによって、トランジスタＴｒの駆動時におけるゲート電極層Ｇ１内の空乏化を抑制することができる。これにより、ゲート電極層Ｇ１の電気抵抗の上昇を抑制し、ゲート絶縁膜ＩＧのＥＯＴの厚膜化を抑制する。その結果、トランジスタＴｒのスイッチング速度の低下を抑制し、かつ、トランジスタＴｒのオン電流の低下を抑制することができる。
次に、本実施形態によるトランジスタＴｒの形成方法を説明する。
図６～図９は、第１実施形態によるトランジスタＴｒの形成方法の一例を示す断面図である。まず、基板１０（例えば、シリコン基板）上に、図４に示す素子分離部ＳＴＩを形成して、アクティブエリアＡＡを規定する。アクティブエリアＡＡ上にゲート絶縁膜ＩＧ（例えば、シリコン酸化膜）を形成し、その上に、ゲート電極層Ｇ１の材料（例えば、ポリシリコン）を形成する。次に、イオン注入法等を用いて、ゲート電極層Ｇ１の材料に不純物（例えば、ボロン）を導入する。次に、ゲート電極層Ｇ１の材料の上に、金属層Ｍ１～Ｍ３をこの順に堆積する。金属層Ｍ１には、例えば、チタンが用いられる。金属層Ｍ２には、例えば、窒化チタンが用いられる。金属層Ｍ３には、例えば、タングステンが用いられる。このように、ゲート電極層Ｇ１上に、金属層Ｍ１～Ｍ３の積層膜から成るゲート電極層Ｇ２が形成される。尚、金属層Ｍ１、Ｍ２（チタン、窒化チタン）が金属層Ｍ３（タングステン）とゲート電極層Ｇ１との間に設けられることによって、金属層Ｍ３とゲート電極層Ｇ１との接触抵抗を低下させることができる。
次に、ゲート電極層Ｇ２の金属層Ｍ３上にキャップ膜７０の材料（例えば、シリコン窒化膜）が形成される。キャップ膜７０の形成工程における熱処理によって、ゲート電極層Ｇ１の不純物が或る程度、金属層Ｍ１に吸収されたり、基板１０へ拡散する。
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法等のエッチング技術を用いて、キャップ膜７０をゲート電極層Ｇ１、Ｇ２のパターンに加工する。次に、キャップ膜７０をマスクとして用いて、ＲＩＥ法等でゲート電極層Ｇ２およびＧ１を加工する。これにより、ゲート電極層Ｇ１、Ｇ２が形成される。
次に、スペーサ層７１の材料（例えば、シリコン酸化膜）を基板１０上に堆積し、スペーサ層７１の材料をエッチバックすることによって、スペーサ層７１をゲート電極層Ｇ１、Ｇ２の側面に残置させる。
次に、スペーサ層７１およびキャップ膜７０をマスクとして用いて、イオン注入法で不純物をソース層Ｓ１およびドレイン層Ｄ１の形成領域に導入する。
次に、ライナー層７２、７３を基板１０上に堆積し、さらに、その上に層間絶縁膜１１を堆積する。これにより、図６に示す構造が得られる。
次に、リソグラフィ技術およびＲＩＥ法等のエッチング技術を用いて、コンタクトホールＣＨＧ、ＣＨＳ、ＣＨＤを同時に形成する。図７に示すように、コンタクトホールＣＨＧは、層間絶縁膜１１、ライナー層７２、７３、キャップ膜７０およびゲート電極層Ｇ２を貫通して、ゲート電極層Ｇ１に達するように形成される。コンタクトホールＣＨＳは、層間絶縁膜１１およびライナー層７２、７３を貫通して、ソース層Ｓ１に達するように形成される。コンタクトホールＣＨＤは、層間絶縁膜１１およびライナー層７２、７３を貫通して、ドレイン層Ｄ１に達するように形成される。
次に、図８に示すように、リソグラフィ技術およびインプラント技術を用いて、Ｐ型ＭＯＳＦＥＴのコンタクトホールＣＨＧ、ＣＨＳ、ＣＨＤを介して、不純物（例えば、ボロンＢ）をゲート電極層Ｇ１、ソース層Ｓ１、ドレイン層Ｄ１に同時に導入する。これにより、金属層Ｍ１に吸収され、あるいは、基板１０へ拡散された不純物をゲート電極層Ｇ１に補うことができる。これは、上述のとおり、ゲート電極層Ｇ１の空乏化の抑制につながる。また、図８に示すように、ソース層Ｓ１内にソース層Ｓ２が形成され、ドレイン層Ｄ１内にドレイン層Ｄ２が形成される。ソース層Ｓ２は、ソース層Ｓ１よりも不純物濃度において高い。ドレイン層Ｄ２は、ドレイン層Ｄ１よりも不純物濃度において高い。これにより、ソースコンタクトＣＳとソース層Ｓ１、Ｓ２との接触抵抗およびドレインコンタクトＣＤとドレイン層Ｄ１、Ｄ２との接触抵抗が低下する。尚、このとき、Ｎ型ＭＯＳＦＥＴには、不純物（例えば、ボロン）は導入しない。
次に、コンタクトホールＣＨＧ、ＣＨＳ、ＣＨＤの内壁に、バリアメタル膜（ＢＭ１、ＢＭ２）を同時に形成し、さらにその内側に金属膜（８０）を同時に埋め込む（図５参照）。これにより、図９に示すように、コンタクトＣＧ、ＣＳ、ＣＤが同一の工程で形成され得る。
その後、図示しないが、層間絶縁膜、ビアコンタクト、配線層を形成することによって、トランジスタＴｒが完成する。
さらに、トランジスタＴｒの上方にメモリセルアレイを形成することによって、図１に示す半導体記憶装置１００ａが完成する。本実施形態では、このように、メモリセルアレイを制御する周辺回路（コントローラ）がメモリセルアレイの下方に設けられている。
本実施形態によれば、Ｐ型ＭＯＳＦＥＴにおいて、ソースコンタクトＣＳおよびドレインコンタクトＣＤの底部にエピタキシャル層を形成せず、イオン注入法を用いて、不純物をソース層Ｓ１およびドレイン層Ｄ１に導入している。このとき、不純物（例えば、ボロンＢ）は、ソース層Ｓ１およびドレイン層Ｄ１だけでなく、コンタクトホールＣＨＧを介して、ゲート電極層Ｇ１にも導入される。これにより、不純物をゲート電極層Ｇ１に追加的に導入することができ、ゲート電極層Ｇ１の不純物濃度を高く維持することができる。その結果、ゲート電極層Ｇ１の空乏化を抑制することができるので、ゲート電極層Ｇ１の電気抵抗の上昇を抑制し、かつ、ゲート絶縁膜ＩＧのＥＯＴの厚膜化を抑制することができる。従って、トランジスタＴｒのスイッチング速度を速くし、かつ、トランジスタＴｒのオン電流を高くすることができる。
また、本実施形態によれば、ソースコンタクトＣＳおよびドレインコンタクトＣＤの底部にエピタキシャル層を形成しないので、製造コストの削減につながる。
（第２実施形態）
図１０は、第２実施形態によるトランジスタＴｒの構成例を示す平面図である。図１１および図１２は、第２実施形態によるトランジスタＴｒの構成例を示す断面図である。図１１は、図１０の１１－１１線に沿った断面を示し、図１２は、図１０の１２－１２線に沿った断面を示す。
第２実施形態によるトランジスタＴｒは、ダミーゲートコンタクトＤＣＧをさらに備えている点で第１実施形態と異なる。ダミーゲートコンタクトＤＣＧは、ゲートコンタクトＣＧと同様に、層間絶縁膜１１、ライナー層７３、７２、ゲート電極層Ｇ２を貫通してゲート電極層Ｇ１に達している。また、ダミーゲートコンタクトＤＣＧは、ゲートコンタクトＣＧと同様に、ダミーゲートコンタクトＤＣＧのコンタクトホール内の少なくとも下部に設けられたバリアメタル膜ＢＭ１、ＢＭ２と、バリアメタル膜ＢＭ１、ＢＭ２の内側にありコンタクトホール内を埋め込む金属膜８０とを含む。従って、ダミーゲートコンタクトＤＣＧの構成自体は、ゲートコンタクトＣＧの構成と同じである。従って、ダミーゲートコンタクトＤＣＧは、ゲートコンタクトＣＧと同時に形成され得る。
一方、ゲートコンタクトＣＧは、図１１に示すように、その上にある配線層１１ａ＿１～１１ａ＿６に、ビアコンタクトＶＩＡ＿１～ＶＩＡ＿５を介して電気的に接続されている。これに対し、ダミーゲートコンタクトＤＣＧは、図１２に示すように、配線層１１ａ＿１～１１ａ＿６およびビアコンタクトＶＩＡ＿１～ＶＩＡ＿５には接続されていない。つまり、ゲートコンタクトＣＧは、ゲート電極層Ｇ１、Ｇ２に電圧を印加し、トランジスタＴｒを駆動させるために用いられるが、ダミーゲートコンタクトＤＣＧはトランジスタＴｒの駆動には用いられない。
尚、図１１および図１２に示すように、配線層１１ａ＿１～１１ａ＿６は、それぞれ層間絶縁膜１１＿１～１１＿６内に設けられている。ビアコンタクトＶＩＡ＿１～ＶＩＡ＿５は、層間絶縁膜１１＿１～１１＿５内に設けられ、配線層１１ａ＿１～１１ａ＿６間を接続している。
ダミーゲートコンタクトＤＣＧは、基板１０の表面の上方（Ｚ方向）から見た平面視において、ソース層Ｓ１、Ｓ２とドレイン層Ｄ１、Ｄ２との間のチャネル領域の上方に配置されている。ダミーゲートコンタクトＤＣＧは、ゲート電極層Ｇ１に不純物（例えば、ボロン）が略均等に導入され得るように分散して配置されている。ダミーゲートコンタクトＤＣＧは、トランジスタＴｒのチャネル領域の上方に分散してあるいは略均等に配置されてもよい。これにより、不純物（例えば、ボロン）は、チャネル領域上のゲート電極層Ｇ１に対して略均等に導入され得る。尚、ダミーゲートコンタクトＤＣＧの個数および配置は、チャネル領域上のゲート電極層Ｇ１内の不純物濃度を均一に近づけることができるように設定される。
また、第２実施形態のダミーゲートコンタクトＤＣＧは、配線層１１ａ＿１～１１ａ＿６およびビアコンタクトＶＩＡ＿１～ＶＩＡ＿５に接続されない。従って、ゲート電極層Ｇ１、Ｇ２の寄生容量の増大をさほど増加させない。従って、ダミーゲートコンタクトＤＣＧが設けられていても、トランジスタＴｒのスイッチング速度の低下を抑制することができる。
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。これにより、第２実施形態は、第１実施形態と同様の効果も得ることができる。
第２実施形態によるトランジスタＴｒの製造方法も基本的に第１実施形態の製造方法と同様でよい。
即ち、図７に示すゲートコンタクトＣＧのコンタクトホールＣＨＧの形成工程において、ダミーゲートコンタクトＤＣＧのコンタクトホールＣＨＧは、層間絶縁膜１１、ライナー層７３、７２、キャップ膜７０およびゲート電極層Ｇ２を貫通してゲート電極層Ｇ１に達するように形成される。よって、ゲートコンタクトＣＧおよびダミーゲートコンタクトＤＣＧのコンタクトホールＣＨＧは同時に形成される。
また、図８に示す不純物の導入工程において、ゲートコンタクトＣＧおよびダミーゲートコンタクトＤＣＧのコンタクトホールＣＨＧに不純物は、同時に導入される。このとき、ダミーゲートコンタクトＤＣＧは、Ｚ方向から見た平面視において、ソース層Ｓ１、Ｓ２とドレイン層Ｄ１、Ｄ２との間のチャネル領域の上方に配置されている。よって、不純物は、ゲート電極層Ｇ１に略均等に導入される。
さらに、図９に示す金属膜の形成工程において、ゲートコンタクトＣＧおよびダミーゲートコンタクトＤＣＧのコンタクトホールＣＨＧ内に、バリアメタル膜ＢＭ１、ＢＭ２、金属膜８０は、同時に形成され埋め込まれる。
このようにして、ダミーゲートコンタクトＤＣＧは、ゲートコンタクトＣＧと同時に形成することができる。その後、配線層１１ａ＿１～１１ａ＿６およびビアコンタクトＶＩＡ＿１～ＶＩＡ＿５は、ゲートコンタクトＣＧには接続されるが、ダミーゲートコンタクトＤＣＧには接続されない。よって、ゲート電極層Ｇ１、Ｇ２の寄生容量をさほど増加させない。従って、ダミーゲートコンタクトＤＣＧが設けられていても、トランジスタＴｒのスイッチング速度の低下を抑制することができる。
ダミーゲートコンタクトＤＣＧは、Ｚ方向から見た平面視において、ソース層Ｓ１、Ｓ２とドレイン層Ｄ１、Ｄ２との間のチャネル領域の上方に分散してあるいは略均等に配置されている。即ち、ダミーゲートコンタクトＤＣＧは、ゲート電極層Ｇ１に不純物（例えば、ボロン）が略均等に導入され得るように設けられている。これにより、不純物は、チャネル領域上のゲート電極層Ｇ１に対して略均等に導入され得る。
図１３は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１００ａは、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００ａとメモリコントローラ１００２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
図１３に示すように、半導体記憶装置１００ａは、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６を備えている。
メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。
コマンドレジスタ１０１１は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１０１２は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１０１３は、半導体記憶装置１００ａ全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１０１５は、複数のロウデコーダを備える。ロウデコーダは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ１００２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００２に転送する。
以上で説明した半導体記憶装置１００ａ及びメモリコントローラ１００２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
図１４は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図１４に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイＭＣＡの回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、本実施形態に係る半導体記憶装置１００ａが備えるメモリセルアレイＭＣＡは、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
（変形例）
図１５は、半導体記憶装置１００ａの他の構成例を示す断面図である。半導体記憶装置１００ａは、メモリセルアレイを有するメモリチップＣＨ２と、ＣＭＯＳ回路を有するコントローラチップＣＨ１とを備えている。メモリチップＣＨ２とコントローラチップＣＨ１とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線２４、３４を介して互いに電気的に接続されている。図１５では、コントローラチップＣＨ１上にメモリチップＣＨ２が搭載された状態を示している。
メモリチップＣＨ２のメモリセルアレイＭＣＡの構成およびＣＭＯＳ回路の構成は、上記実施形態のそれらの構成とそれぞれ同様でよい。
本実施形態では、メモリチップＣＨ２とコントローラチップＣＨ１とは個別に形成され、貼合面Ｂ１で貼合されている。
コントローラチップＣＨ１において、トランジスタＴｒの上方には、ビア３２、配線３３、３４が設けられている。配線３３、３４は、層間絶縁膜３５内において多層配線構造を構成する。配線３４は、層間絶縁膜３５内に埋め込まれ、層間絶縁膜３５の表面にほぼ面一に露出されている。配線３３、３４は、トランジスタＴｒ等に電気的に接続される。ビア３２、配線３３、３４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜３５は、トランジスタＴｒ、ビア３２、配線３３、３４を被覆し保護する。層間絶縁膜３５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
メモリチップＣＨ２において、メモリセルアレイＭＣＡの下方には、ビア２８、配線２３、２４が設けられている。配線２３、２４は、層間絶縁膜２５内において多層配線構造を構成する。配線２４は、層間絶縁膜２５内に埋め込まれ、層間絶縁膜２５の表面にほぼ面一に露出されている。配線２３、２４は、柱状部ＣＬの半導体ボディ２１０等に電気的に接続される。ビア２８、配線２３、２４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜２５は、積層体２０、ビア２８、配線２３、２４を被覆し保護する。層間絶縁膜２５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
層間絶縁膜２５と層間絶縁膜３５とは貼合面Ｂ１において貼合しており、配線２４と配線３４も貼合面Ｂ１において略面一で接合している。これにより、メモリチップＣＨ２とコントローラチップＣＨ１とは、配線２４，３４を介して電気的に接続される。
このように、本実施形態は、メモリチップＣＨ２とコントローラチップＣＨ１とを貼合した半導体装置に適用することもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ａ 半導体記憶装置、１ 基体部、２ 積層体、ＣＬ 柱状部、１０ 基板、１１ 層間絶縁膜、１２ 導電層、１３ 半導体部、Ｔｒ トランジスタ、ＩＧ ゲート絶縁膜、Ｇ１，Ｇ２ ゲート電極層、Ｓ１，Ｓ２ ソース層、Ｄ１，Ｄ２ ドレイン層、ＣＧ ゲートコンタクト、ＣＳ ソースコンタクト、ＣＤ ドレインコンタクト

Claims (8)

  1. 基板と、
    前記基板の表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられた第１ゲート電極層と、
    前記第１ゲート電極層上に設けられ該第１ゲート電極層と電気的に接続されている第２ゲート電極層と、
    前記第２ゲート電極層を貫通して前記第１ゲート電極層に達する第１コンタクトと、
    前記第１および第２ゲート電極層の両側に設けられた第１および第２不純物層とを備える、半導体装置。
  2. 基板と、
    前記基板の表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられた第１ゲート電極層と、
    前記第１ゲート電極層上に設けられ該第１ゲート電極層と電気的に接続されている第２ゲート電極層と、
    前記第２ゲート電極層を貫通して前記第１ゲート電極層に達する第１コンタクトと、
    前記第１コンタクトに電気的に接続される第１配線と、
    前記第２ゲート電極層を貫通して前記第１ゲート電極層に達し、配線と接続されていない第２コンタクトと、
    前記第１および第２ゲート電極層の両側に設けられた第１および第２不純物層とを備える、半導体装置。
  3. 前記第１不純物層に電気的に接続された第３コンタクトと、
    前記第２不純物層に電気的に接続された第４コンタクトとをさらに備え、
    前記第１不純物層は、第１不純物濃度を有する第１濃度層と、前記第３コンタクトの直下に設けられ前記第１不純物濃度よりも高い第２不純物濃度を有する第２濃度層とを含み、
    前記第２不純物層は、第３不純物濃度を有する第３濃度層と、前記第４コンタクトの直下に設けられ前記第３不純物濃度よりも高い第４不純物濃度を有する第４濃度層とを含む、請求項１または請求項２に記載の半導体装置。
  4. 前記基板の表面の上方から見たときに、前記第２コンタクトは、前記第１不純物層と前記第２不純物層との間のチャネル領域に配置されている、請求項２または請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１および第２ゲート電極層、並びに、前記第１および第２不純物層は、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成する、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記Ｐ型ＭＯＳＦＥＴの上方に設けられ、第１絶縁膜と第１導電膜とを交互に第１方向に積層した積層体と、
    前記積層体内を前記第１方向に延伸している半導体部、および、前記半導体部の外周面上に設けられた電荷捕獲膜、を含む柱状体と、を備える請求項５に記載の半導体装置。
  7. 基板上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第１ゲート電極層の材料を形成し、
    前記第１ゲート電極層上に第２ゲート電極層の材料を形成し、
    前記第１および第２ゲート電極層の材料を加工して該第１および第２ゲート電極層を形成し、
    前記第１および第２ゲート電極層の両側に第１および第２不純物層を形成し、
    前記第２ゲート電極層、前記第１および第２不純物層上に絶縁膜を形成し、
    前記絶縁膜および前記第２ゲート電極層を貫通して前記第１ゲート電極層に達する第１コンタクトホールを形成し、
    前記第１コンタクトホールを介して不純物を前記第１ゲート電極層に導入し、
    前記第１コンタクトホール内に金属膜を埋め込むことを具備する、半導体装置の製造方法。
  8. 前記第１コンタクトホールの形成工程において、前記絶縁膜および前記第２ゲート電極層を貫通して前記第１ゲート電極層に達する第２コンタクトホールを同時に形成することをさらに具備し、
    前記不純物の導入工程において、前記第１および第２コンタクトホールに前記不純物を同時に導入し、
    前記金属膜の形成工程において、前記第１および第２コンタクトホール内に金属膜を同時に埋め込む、請求項７に記載の方法。
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