TW201711138A - 改進三維反或閘快閃記憶體之閘極電容的結構與操作方法 - Google Patents

改進三維反或閘快閃記憶體之閘極電容的結構與操作方法 Download PDF

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Abstract

本發明實施例提供改進的三維記憶胞、陣列、裝置及/或類似物以及其方法。三維記憶胞包括一第一導電層與一第三導電層。第三導電層與第一導電層分離。三維記憶胞更包括一通道導電層。通道導電層連接第一導電層與第三導電層。通道導電層、第一導電層與第三導電層形成一具有內表面的開口。一介電層沿著開口之內表面設置，開口係被第一導電層、通道導電層與第三導電層所圍繞。三維記憶胞更包括一第二導電層，第二導電層插入且實質上填滿一剩餘開口部分，剩餘開口部分係由介電層所形成。第一導電層、介電層與第二導電層被配置以形成階梯結構。

Description

改進三維反或閘快閃記憶體之閘極電容的結構與操作方法
本發明實施例是有關於一種半導體元件，且特別是有關於一種具有改進閘極電容的三維記憶體。
半導體元件典型可區分為易失性半導體元件（volatile semiconductor device）或非易失性半導體元件（non-volatile semiconductor device），易失性半導體元件需要功率（power）以維持儲存資料，非易失性半導體元件即便移除功率來源仍可保留資料。非易失性半導體元件的一例子為一快閃記憶體裝置，通常包括排列於列與行的一記憶胞矩陣。矩陣中的每一記憶胞包括一電晶體結構，電晶體結構具有一閘極、一汲極以及一定義於汲極與源極之間的通道。每一記憶胞係位於一字元線與一位元線的交會（intersection），其中閘極連接至字元線，汲極連接至位元線，而源極連接至一源極線，並逐個地連接至共用接地（common ground）。傳統快閃記憶胞之閘極通常包括一雙閘極結構，雙閘極結構包括一控制閘極與一浮動閘極，其中浮動閘極係懸置（suspend）於兩層氧化層之間，以捕捉程式化記憶胞的電荷。
快閃記憶裝置可分為反或閘（NOR）或反及閘（NAND）快閃記憶裝置。在兩者之中，反或閘記憶裝置藉由將每個記憶胞的一端連接至接地，另一端連接至位元線，典型地提供較快的程式化與讀取速度。利用傳統的製造方法，反或閘與反及閘快閃記憶體係為二維型態，記憶胞係存在於一矽基板的二維陣列中。然而，二維結構已展現出其限制，例如由於製程與裝置限制所遭遇的縮放限制（scaling limitation）。因此，為提供更快程式化與抹除的三維反及閘快閃記憶體，已發展出堆疊記憶胞於彼此頂部的三維結構。因而，本領域中需要增加讀取操作的可擴展性（scalability）表現與最大化資料容量特性的三維反或閘裝置。
本發明實施例提供半導體元件，且特別是一種用於例如是三維反或閘記憶體，具有改進閘極電容的閘極結構。
根據本發明之一方面，提出一種三維記憶胞。在一實施例中，三維記憶胞包括一第一導電層與一第三導電層。第三導電層與第一導電層分離。三維記憶胞更包括一通道導電層。通道導電層連接第一導電層與第三導電層。通道導電層、第一導電層與第三導電層形成一具有內表面的開口。一介電層沿著開口之內表面設置，開口係被第一導電層、通道導電層與第三導電層所圍繞。三維記憶胞更包括一第二導電層，第二導電層插入且實質上填滿一剩餘開口部分，剩餘開口部分係由介電層所形成。第一導電層、介電層與第二導電層被配置以形成階梯結構。
根據本發明之另一方面，提出一種用以改進一非易失性記憶元件之閘極電容的裝置。在一實施例中，此裝置包括一三維記憶陣列。三維記憶陣列包括複數記憶串列。每個記憶串列包括複數記憶胞及連接一通道線的一端。每個記憶胞具有連接一位元線的一第一端、連接一源極線的一第二端及連接一字元線的一第三端。每對相鄰的記憶胞共用一位元線與一源極線的其中之一。
根據本發明之又一方面，提出一種三維記憶體之一記憶胞串列的製造方法。在一實施例中，此方法包括提供一疊層結構，疊層結構包括一蓋層，一或多個第三導電層、一或多個犧牲層、一或多個第一導電層及一絕緣層；形成一孔洞通過疊層結構的複數層；沉積一通道導電層於孔洞中；移除一或多個犧牲層的至少其中之一，以提供一或多個開口，每個開口具有複數內表面；沿著每個開口之內表面沉積一介電層，並形成一剩餘開口；沉積一第二導電層於剩餘開口中，第二導電層實質上填滿剩餘開口，其中第一導電層、第二導電層、第三導電層、介電層及絕緣層係配置以形成一階梯結構。
上面的概述僅用於總結一些實施例，以提供對本發明的基本理解。因此，應當理解上述實施例僅為示例，不應該以任何方式被解釋為限縮本發明的範圍或精神。應當理解除此處總結的實施例，本發明的範圍包括許多潛在的實施例，其中一些將在下方進一步描述。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
本發明某些實施例於後方將參照所附圖式做更全面性地描述，其中一些但並非全部的實施例將被示出。實際上，本發明的各種實施例可以許多不同形式實現，而不應被解釋為限於此處所闡述的實施例；相對地，提供這些實施例使得本揭露滿足適用的法律要求。
在本說明書與所附的申請專利範圍中，除非上下文內容中明確指出，否則單數形式的「一」、「該」係包括複數。舉例來說，「一閘極結構」包括複數個閘極結構。
儘管在本文中採用特定的術語，這些術語僅以通用且描述性的意義使用，並非用於限制的目的。除非術語已經被另外定義，否則在此使用的所有術語，包括技術和科學術語，係具有本領域技術人員對本發明所屬通常所理解之含義相同的意義。將進一步理解，例如在常用詞典中定義的術語，應解釋為具有本領域技術人員對本發明所屬通常所理解之含義相同的意義。將進一步理解，例如在常用詞典中定義的術語，應該被解釋為具有與相關領域和本發明的上下文一致的含義。除非本文的公開內容明確地如此定義，否則這種常用術語將不會以理想化或過於正式的意義解釋。
在此所用之「一記憶胞串列」指的是半導體元件的一種組成，例如一記憶裝置。記憶裝置的非限制性實例包括快閃記憶裝置（例如，一反或閘（NOR）快閃記憶裝置）。可抹除可程式化唯讀記憶體（Erasable programmable read-only memory , EPROM）和電子抹除式唯讀記憶體（electrically erasable read-only memory, EEPROM）裝置係為快閃記憶裝置的非限制性例子。本發明的記憶胞串列可為一三維記憶陣列及/或裝置的結構部分，或此三維記憶體結構部件之子組件（sub-assembly）的結構部分。
在此所用之「非易失性記憶裝置」指的是一種即便移除電力供應仍可儲存資料的半導體元件。非易失性記憶體包括，但並限制於光罩式唯讀記憶體（Mask Read-Only Memory）、可程式化唯讀記憶體（Programmable Read-Only Memory）、可抹除可程式化唯讀記憶體（Erasable Programmable Read-Only Memory）、電子式可抹除可程式化唯讀記憶體（Electrically Erasable Programmable Read-Only Memory）以及快閃記憶體，例如反及閘（NAND）與反或閘（NOR）快閃記憶體。
在此所用之「基板」可包括任一基本的材料，或裝置、電路、磊晶層（epitaxial layer）或半導體可形成於其上的材料。一般來說，基板可用於定義構成一半導體元件之基礎，或甚至形成半導體元件之基礎層的一或多層。基板可包括矽、摻雜矽、鍺、矽鍺、半導體化合物或其它半導體材料之一或任何組合。
本發明之三維記憶體的記憶胞串列與其製造方法可改善記憶胞串列的電容。因而，提供了一種改善可擴展性的記憶結構，例如為三維反或閘（NOR）快閃記憶體。反過來說，這樣的擴充性減少或消除三維記憶體產生漏電流的程度。本發明提供一種三維記憶體（例如一三維反或閘記憶體的非易失性記憶裝置）的記憶胞串列及其製造方法，提供隨機存取之可擴展的高密度三維記憶體。
第1A圖繪示依據本發明實施例之記憶胞串列100的剖面圖，記憶胞串列100包括一共用源極線、字元線與位元線。在所繪示之實施例中，記憶胞串列100包括記憶胞C1、C2與C3。記憶胞串列100包括一蓋層5、一或多個第三導電層65、一或多個介電層45、一或多個第二導電層60、一或多個第一導電層20以及絕緣層10。記憶胞串列100可更包括通道導電層40。
在各種實施例中，蓋層5及/或絕緣層10係配置以包圍（enclose）記憶胞串列於兩者之間。舉例來說，在某些實施例中，蓋層5可蓋於記憶胞串列100的一端，而絕緣層10可絕緣記憶胞串列100與三維記憶組件/陣列/裝置的金屬佈線（metal routing）。在各種實施例中，蓋層5可為及/或作為一基板。舉例來說，蓋層5可由氧、矽、摻雜矽、鍺、矽鍺、半導體化合物或其它半導體材料所製造。絕緣層10在各種實施例中可為一氧化層。
在各種實施例中，每個第一導電層20可對應於一共用源極線。在各種實施例中，每個第二導電層60可對應於一或多個字元線。第二導電層60可配置以對應（例如包括）複數字元線，最高到N條字元線的等級。每個第三導電層65可連接至位元線，而源極可連接至一源極線，並逐個地連接於共用接地（common ground）。每一第一導電層20、第二導電層60與第三導電層65可由n+多晶、多晶矽層、金屬或其他導電材料所製造。
如圖所示，介電層45包括阻障層（block layer）、儲存層（storage layer）或穿隧層（tunnel layer）至少其中之一。介電層45可包括氧/氮/氧（ONO）層，使阻障層可對應於此處所述之氧化層，儲存層可對應於此處所述之氮化層，而穿隧層可對應於此處所述之氧化層。在各種實施例中，介電層45係由置換（replacement）所形成。
如第1A圖所示，記憶胞串列包括多個記憶胞。舉例來說，在此串列中至少有兩個記憶胞（記憶胞C1與記憶胞C2）。記憶胞C1包括一第一導電層20、一介電層45、一第二導電層60及一第三導電層65。第一導電層20可被稱為共用源極線（例如CS1）。第二導電層60可被稱為一字元線。第三導電層65可被稱為一位元線。記憶胞C2包括一第三導電層65、一介電層45、一第二導電層60及一第一導電層20。第一導電層20可被稱為共用源極線（例如CS1）。第二導電層60可被稱為一字元線。第三導電層65可被稱為一位元線。記憶胞C1與記憶胞C2共用（share）相同的第三導電層65（例如具有一共用位元線）。同樣地，記憶胞C2與記憶胞C3共用一相同的共用源極線（例如CS1）20。
第1B圖繪示依據本發明實施例之記憶胞串列的階梯（staircase）面示意圖。第一導電層20、介電層45、第二導電層60與第三導電層65係構成於一記憶胞C1之一階梯中。同樣地，記憶胞C2具有如記憶胞C1類似的階梯結構，且共用一相同的位元線65。
第1C圖繪示依據本發明實施例之閘極結構的俯視圖。如圖所示，閘極結構（例如一非易失性記憶裝置）包括複數字元線（如繪示之WL1、WL2、WL3與WL4），複數字元線與複數位元線（例如BL1）交會（intersect）。記憶胞係位於每條字元線與位元線的交會點。如圖所示，閘極結構包括複數共用源極線（如繪示之CS1與CS2），複數共用源極線與複數位元線（例如BL1）交會。如上所述之各層，舉例來說，可繪示為如第1B圖所述之階梯202。
因此，複數記憶胞串列100可混合成為一三維記憶陣列。三維記憶陣列可為一非易失性記憶裝置的一部分，以改善閘極電容（gate capacity）。每個記憶胞串列包括複數記憶胞（例如C1、C2、C3）。每個記憶胞串列係如第2A至2H圖所示，透過通道導電層40有效地連接至（attach to）通道線150。每個記憶胞串列具有一第一端/終端（terminal）/電極有效地連接至一位元線。舉例來說，記憶胞C1可透過一位元線端/終端/電極連接至一位元線130，位元線端/終端/電極包括至少一部分第三導電層65。每個記憶胞串列具有一第二端/終端/電極有效地連接至一源極線。舉例來說，記憶胞C1可透過一源極線端/終端/電極連接至一共用源極線140、142，源極線端/終端/電極包括至少一部分第二導電層60。此外，每個記憶胞串列具有一第三端/終端/電極有效地連接至一字元線。舉例來說，記憶胞C1可透過一字元線端/終端/電極連接至一字元線WL1，字元線端/終端/電極包括至少一部分第二導電層60。在各種實施例中，每對相鄰的記憶胞共用一位元線與一源極線其中之一。舉例來說，記憶胞C1與記憶胞C2共用相同的第三導電層65，由於它們共用的位元線端/終端/電極，因而共用一位元線130。在另一例中，記憶胞C2與記憶胞C3共用相同的第一導電層20，由於它們共用的源極線端/終端/電極，因而共用一源極線140、142。
第2A圖繪示依據本發明一實施例之電路示意圖。如第2A圖所示，一多維（multi-dimensional）記憶陣列1000包括複數記憶胞串列110。在一實施例中，每個記憶胞串列110係以如第1A至1C圖所示之記憶胞串列100相同的方式構成。然而，每個記憶胞串列110相較於記憶胞串列100可具有更多或更少的記憶胞（例如每個記憶胞串列110可包括多於或少於三個記憶胞關聯於其中）。每個記憶胞串列110包括一第一端120與一第二端115，在一預定方向（例如一垂直方向）中，第一端120係構成以連接至一通道線150，第二端115係構成以連接至至一位元線130。通道線150可連接至每個記憶胞串列的通道導電層40。通道線150可提供一操作電壓至記憶胞串列之每個記憶胞的通道導電層40，記憶胞串列包括記憶胞串列110。
第2B圖繪示依據本發明一實施例之電路示意圖。多維記憶陣列2000包括複數記憶胞串列110。此記憶胞串列110包括一第一端120與一第二端115，在一預定方向中，第一端120係構成以連接至一通道線150，第二端115係構成以連接至至一位元線130。每個記憶胞串列110包括至少一記憶胞。此至少一記憶胞的一第一終端160係配置以連接至位元線130。
在某些實施例中，此至少一記憶胞的第二終端170係配置以連接至一共用源極線140、142。如圖所示，複數記憶胞係構成於一平面，此平面包括x平面、y平面或z平面至少其中之一。
第2C至2H圖繪示依據本發明實施例之各種電路示意圖，例如本發明實施例之程式化、讀取與抹除電路示意圖。如圖所示之多維記憶胞陣列可選擇地包括複數記憶胞串列、一第一端與一第二端，如第2A、2B圖所述在一預定方向中，第一端係構成以連接至一通道線，第二端係構成以連接至一位元線。
參照第2C圖，係繪示本發明一實施例之程式化電路示意圖。如圖下方之圖例所示，記憶胞210包括一程式化記憶胞（program cell），而記憶胞212包括一抑制記憶胞（inhibited cell）。在某些實施例中，非易失性記憶裝置可操作以執行基於至少部分通道熱電子注入（channel hot electron injection）的一程式化操作，使得一載子（carrier）可自通道被注入至介電層。在一實施例中，供應一共用源極電壓（例如VCS1 = 0 V，V為量測單位伏特）至記憶胞210（例如程式化記憶胞），而未供應一電壓偏壓（voltage bias）（Vb），程式化操作可於一預定字元線電壓（例如VWL2 = 9.5 V）及/或一預定位元線電壓（例如VBL1 = 4.5 V）下發生。可選擇地，非易失性記憶裝置可配置透過一抑制操作（inhibition operation）抑制熱電子注入，以回應在某些記憶胞中施加一不同的電壓偏壓。抑制操作可防止漏電流（current leakage）以及載子衝擊介電結構對介電（例如介電層45）所造成的傷害。舉例來說，施加一共用源極電壓（例如VCS1 = 0 V）於記憶胞212（例如抑制記憶胞）以及施加一電壓偏壓（例如Vb = 0、Vb = 3），抑制操作可於一預定之例如VWL1 = 0~Vt-1、VWL2 = 9.5 V的字元線電壓及/或例如VBL1 = 4.5 V的位元線電壓下發生。
第2D圖繪示本發明一實施例之程式化電路示意圖。在某些實施例中，非易失性記憶裝置可操作以執行基於至少部分FN注入（例如Fowler-Nordheim電子注入或穿隧注入）的一程式化操作，使得電荷載子例如透過一絕緣層注入至一電導體。在一實施例中，供應一共用源極電壓（例如VCS1 = 0 V）至程式化記憶胞，而未供應一電壓偏壓，程式化操作可於一預定字元線電壓（例如VWL2 = 15 V）及/或一預定位元線電壓（例如VBL1 = 0 V）下發生。可選擇地，非易失性記憶裝置可配置透過一抑制操作（inhibition operation）抑制FN注入，以回應在此所述在某些記憶胞中施加一不同的電壓偏壓。抑制操作可弱化對應於穿隧層的電場。舉例來說，施加一共用源極電壓（例如分別施加VCS2 = 5 V、VCS1 = 0 V、VCS1 = 0 V）於記憶胞（例如抑制記憶胞）以及施加一電壓偏壓（例如Vb = 0、Vb = 0、Vb = 8），抑制操作可於一預定之例如VWL2 = 15 V、VWL1 = 0 V、VWL2 = 15 V的字元線電壓及/或例如VBL2 = 5 V、VBL1 = 0 V、VBL1 = 0 V的位元線電壓下發生。
第2E、2F圖繪示本發明一實施例之讀取電路示意圖。在某些實施例中，非易失性記憶裝置可操作以執行一讀取操作，使得當一預定電壓施加於對應此非易失性記憶裝置之閘極時，電流可流經通道至位元線。在此，位元線電壓降低（例如下拉）。在一實施例中，供應一共用源極電壓（例如VCS1 = 0 V）至讀取記憶胞，而未供應一電壓偏壓，讀取操作可於一預定字元線電壓（例如VWL2 = 5~7 V）及/或一預定位元線電壓（例如VBL1 = 1 V）下發生。可選擇地，非易失性記憶裝置可配置透過一抑制操作減少電流，以回應在某些記憶胞中施加一不同的電壓偏壓。舉例來說，施加一共用源極電壓（例如分別施加VCS2 = 1 V、VCS1 = 0 V、VCS1 = 0 V）於記憶胞（例如抑制記憶胞）以及施加一電壓偏壓（例如Vb = 0、Vb = 0、Vb = -1），抑制操作可於一預定之字元線電壓（例如VWL2 = 5~7 V、VWL1 = 0 V、VWL2 = 5~7 V）及/或位元線電壓（例如VBL1 = 1 V、VBL1 = 1 V、VBL1 = 1 V）下發生。
第2G至2H圖繪示本發明一實施例之抹除電路示意圖。在某些實施例中，非易失性記憶裝置可被配置以執行基於至少部分FN注入的一抹除操作。在此，非易失性記憶裝置可被配置以設定偏壓至一預定值（例如0）以透過一抑制操作抑制FN注入。舉例來說，供應一共用源極電壓（例如VCS = 0 V）至記憶胞（例如抑制區塊（inhibited block））以及一電壓偏　壓（例如Vb = 8），抑制操作可於一預定字元線電壓（例如VWL = 0 V）及/或一預定位元線電壓（例如VBL = 0 V）下發生。
第3A至3F圖繪示依據本發明實施例形成一三維記憶體之記憶胞串列100的某些步驟的剖面圖。第4圖提供第3A至3F圖所繪示描述之步驟的流程圖。始於步驟310，如第3A圖所示，提供一疊層結構（layered structure）300。疊層結構300包括蓋層5、一或多個第三導電層65、一或多個犧牲層15、一或多個第一導電層20及絕緣層10。犧牲層15可由氮化矽（SiN）或其他合適的材料製造。舉例來說，疊層結構300包括一蓋層5。相鄰於蓋層5為一第三導電層65。相鄰於第三導電層65，但與蓋層5位於第三導電層65之相反側係為一犧牲層15。相鄰於犧牲層15之側且相對於第三導電層65為一第一導電層20。疊層結構以一犧牲層15、一第三導電層65、一犧牲層15及一第一導電層20接續下去。疊層結構300可以此方式接續直到終止於一相鄰於第一導電層20的絕緣層10中。
參照第4圖，在步驟320中，如第3B圖所示形成通道。舉例來說，可蝕刻一孔洞30通過疊層結構300，使孔洞30穿過絕緣層10、一或多個第一導電層20、一或多個犧牲層15、及一或多個第三導電層65。在某些實施例中，蝕刻製程造成了孔洞30，使孔洞30在之後被填滿導電材料，以作為每個記憶胞的垂直通道。在某些實施例中，孔洞30可垂直於疊層結構300之多層中的至少一層的邊界線（boundary line）。
如第4圖所示，步驟330包括插入或沉積通道導電層40於孔洞30中。舉例來說，如第3C圖所示，通道導電層40可實質上填滿孔洞30。在至少一實施例中，通道導電層40包括多晶矽。在某些實施例中，通道導電層40可為金屬、矽、或其他合適的材料。
回到第4圖，在步驟340中，移除一或多個犧牲層15的至少其中之一。第3D圖繪示移除犧牲層15後的疊層結構300。犧牲層15，例如一氮化矽層可藉由一蝕刻製程移除。移除犧牲層15造成了複數個開口101。每個開口係由一第一導電層20、一第三導電層65與通道導電層40沿著一邊緣圍繞。
參照第4圖，在步驟350中，設置一或多個介電層45。舉例來說，如第3E圖所示，介電層45可沉積於開口101中。舉例來說，介電層45可沿著開口101之內表面沉積。舉例來說，介電層45可沿著開口101沉積於開口101中，使一部分介電層45與第一導電層20有共同邊界，另一部分介電層45與第三導電層65有共同邊界，而又一部分介電層45與通道導電層40有共同邊界。可沉積介電層45產生一剩餘開口50。如圖所示，介電層45包括一ONO層（例如氧/氮/氧層或替代物）。介電層45類似於一層疊結構，具有包括一下氧化膜46、一氮化膜47與一上氧化膜48之多層。
回到第4圖，在步驟360中，第二導電層60插入或沉積於剩餘開口50中。步驟360形成之記憶胞串列的剖面圖係如第3F圖所繪示。第二導電層60可插入剩餘開口50中，以實質上填滿剩餘開口50。
在本發明一實施例中，第二導電層60可做為例如一字元線或一閘極電極。字元線或閘極電極可配置以進行讀取、抹除或其他程式化功能。
本領域所熟知任何額外的步驟接續這些步驟及/或散佈期間，用於完成製造記憶胞串列。此些步驟可包括形成一第二導電層或一控制閘極層，且可依照閘極結構之設計與期望的屬性包括其他額外的步驟。
本發明之一方面提供一記憶胞串列、一三維記憶陣列及/或裝置，其係依照本發明之方法所製造。
熟習本發明所屬領域之技藝者將想到，於此提出之本發明之多數修改及其他實施例，係具有上述說明及相關圖式中所提供之教導的益處。因此，應理解本發明並非受限於所揭露的具體實施例，且修改及其他實施例係包括於以下的申請專利範圍之範疇內。此外，雖然上述說明及相關圖式描述在元件及/或功能之某些例示組合之上下文中的實施例，但應可理解到元件及/或功能之不同組合，可在不違背以下的申請專利範圍之範疇下由替代實施例所提供。於此，舉例而言，不同於上面詳述的元件及/或功能的組合，亦被考慮為可在某些以下的申請專利範圍中提出。雖然於此採用特定之用語，但它們僅以一通用且描述性的意義使用，不具有限制之目的。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、110‧‧‧記憶胞串列
5‧‧‧蓋層
10‧‧‧絕緣層
20‧‧‧第一導電層
40‧‧‧通道導電層
45‧‧‧介電層
46‧‧‧下氧化膜
47‧‧‧氮化膜
48‧‧‧上氧化膜
50‧‧‧剩餘開口
60‧‧‧第二導電層
65‧‧‧第三導電層
202‧‧‧階梯
101‧‧‧開口
115‧‧‧第二端
120‧‧‧第一端
130、BL1‧‧‧位元線
140、142、CS1、CS2‧‧‧共用源極線
150‧‧‧通道線
160‧‧‧第一終端
170‧‧‧第二終端
310~360‧‧‧流程步驟
2000‧‧‧多維記憶陣列
210、212、C1、C2、C3‧‧‧記憶胞
WL1、WL2、WL3、WL4‧‧‧字元線
VBL1‧‧‧位元線偏壓
VCS1、VCS2‧‧‧共用源極電壓
Vb‧‧‧電壓偏壓
VWL1、VWL2‧‧‧字元線電壓
由於已經以一般用語描述本揭露的某些實施例，現在將參考圖式，圖式不一定按比例繪製。 第1A圖繪示依據本發明實施例之一三維記憶體之記憶胞串列的剖面圖。 第1B圖繪示依據本發明實施例之記憶胞串列的階梯面示意圖。 第1C圖繪示依據本發明實施例之閘極結構的俯視圖。 第2A圖繪示依據本發明一實施例之電路示意圖。 第2B圖繪示依據本發明一實施例之電路示意圖。 第2C、2D圖繪示依據本發明一實施例之程式化電路示意圖。 第2E、2F圖繪示依據本發明一實施例之讀取電路示意圖。 第2G、2H圖繪示依據本發明一實施例之抹除電路示意圖。 第3A至3F圖繪示依據本發明實施例形成一三維記憶體之記憶胞串列的某些步驟的剖面圖。 第4圖為依據本發明實施例製造記憶胞串列之步驟的流程圖。
100‧‧‧記憶胞串列
5‧‧‧蓋層
10‧‧‧絕緣層
20‧‧‧第一導電層
40‧‧‧通道導電層
45‧‧‧介電層
60‧‧‧第二導電層
65‧‧‧第三導電層
C1、C2、C3‧‧‧記憶胞

Claims (17)

  1. 一種三維記憶胞，包括： 一第一導電層； 一第三導電層，與該第一導電層分離； 一通道導電層，連接該第一導電層與該第三導電層，以形成具有複數內表面的一開口； 一介電層，沿著該開口之該些內表面設置，該開口被該第一導電層、該通道導電層與該第三導電層所圍繞；以及 一第二導電層，插入且實質上填滿一剩餘開口部分，該剩餘開口部分係由該介電層所形成， 其中該第一導電層、該介電層與該第二導電層係配置以形成一階梯結構。
  2. 如申請專利範圍第1項所述之三維記憶胞，其中該第一導電層對應於至少一共用源極線。
  3. 如申請專利範圍第1項所述之三維記憶胞，其中該第三導電層對應於至少一位元線。
  4. 如申請專利範圍第1項所述之三維記憶胞，其中該第二導電層對應於至少一字元線，
  5. 如申請專利範圍第1項所述之三維記憶胞，其中該介電層包括至少一阻障層、一儲存層或一穿隧層。
  6. 如申請專利範圍第1項所述之三維記憶胞，其中該第一導電層、該介電層與該第三導電層係構成階梯形，以連接該通道導電層。
  7. 一種用以改進一非易失性記憶元件之閘極電容的裝置，該裝置包括： 一包括複數記憶串列的三維記憶陣列，其中每該複數記憶串列包括複數記憶胞及連接一通道線的一端，每該記憶胞具有連接一位元線的一第一端、連接一源極線的一第二端及連接一字元線的一第三端，且每對相鄰的記憶胞共用一位元線與一源極線的其中之一。
  8. 如申請專利範圍第7項所述之裝置，其中對應於該複數記憶串列的每個記憶串列包括至少一記憶胞。
  9. 如申請專利範圍第8項所述之裝置，其中該至少一記憶胞的一第一終端係配置以連接該位元線。
  10. 如申請專利範圍第8項所述之裝置，其中該至少一記憶胞的一第二終端係配置以連接一共用源極線。
  11. 如申請專利範圍第7項所述之裝置，其中該複數記憶串列係構成於一平面，該平面係包括x平面、y平面或z平面至少其中之一。
  12. 如申請專利範圍第7項所述之裝置，其中該非易失性記憶元件係配置以執行一或多個操作，該一或多個操作係選自由一程式化操作、一讀取操作及一抹除操作所組成的群組。
  13. 如申請專利範圍第7項所述之裝置，其中該非易失性記憶元件係可操作的，以執行一或多個操作，該一或多個操作係選自由一程式化操作及一讀取操作所組成的群組，該程式化操作與 該讀取操作係至少部分基於通道熱電子注入。
  14. 如申請專利範圍第13項所述之裝置，其中該非易失性記憶元件係配置以藉由一抑制操作，抑制該熱電子注入操作，回應一不同的電壓偏壓。
  15. 如申請專利範圍第7項所述之裝置，其中該非易失性記憶元件係可操作的，以執行一或多個操作，該一或多個操作係選自由一程式化操作、一讀取操作及一抹除操作所組成的群組，該程式化操作、該讀取操作及該抹除操作係至少部分基於FN注入。
  16. 一種三維記憶體之一記憶胞串列的製造方法，包括： 提供一疊層結構，該疊層結構包括一蓋層，一或多個第三導電層、一或多個犧牲層、一或多個第一導電層及一絕緣層； 形成一孔洞通過該疊層結構的複數層； 沉積一通道導電層於該孔洞中； 移除該一或多個犧牲層的至少其中之一，以提供一或多個開口，每個開口具有複數內表面； 沿著每個開口之內表面沉積一介電層，並形成一剩餘開口；以及 沉積一第二導電層於該剩餘開口中，該第二導電層實質上填滿該剩餘開口， 其中該第一導電層、該第二導電層、該第三導電層、該介電層及該絕緣層係配置以形成一階梯結構。
  17. 如申請專利範圍第16項所述之方法，更包括： 有效地連接該通道導電層至一三維記憶陣列的一通道線； 有效地連接該第一導電層至該三維記憶陣列的一共用源極； 有效地連接該第二導電層至該三維記憶陣列的一字元線；及 有效地連接該第三導電層至該三維記憶陣列的一位元線。
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