CN109545793A - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的多个栅极导体与多个层间绝缘层；多个沟道柱，贯穿栅叠层结构；隔离结构，贯穿栅叠层结构，用于分隔至少部分沟道柱；以及多个导电柱，贯穿隔离结构，并且沿第一方向设置在隔离结构中，每个导电柱用于通过半导体衬底向沟道柱供电，其中，第一方向包括隔离结构的长度方向。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，阵列结构包括栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。然而，若要使晶片的翘曲度与阻值同时满足要求，需要采用多种材料按比例形成导电通道，工艺复杂，且成本较高。

期望进一步改进3D存储器件的结构及其制造方法，实现在储单元串的互连的同时，降低工艺难度，而且进一步提高良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，在隔离结构中形成多个导电柱，通过多个导电柱实现多个沟道柱的源极或漏极与外部电路相连。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体与多个层间绝缘层；多个沟道柱，贯穿所述栅叠层结构；隔离结构，贯穿所述栅叠层结构，用于分隔至少部分所述沟道柱；以及多个导电柱，贯穿所述隔离结构，并且沿第一方向设置在所述隔离结构中，每个所述导电柱用于通过所述半导体衬底向所述沟道柱供电，其中，所述第一方向包括所述隔离结构的长度方向。

优选地，在与所述半导体衬底表面垂直的方向上，所述隔离结构的侧表面与所述交替堆叠的多个栅极导体与多个层间绝缘层对齐。

优选地，所述导电柱包括芯部以及围绕所述芯部的黏合层。

优选地，所述芯部的材料选自多晶硅和/或钨。

优选地，所述黏合层的材料包括氧化铝和/或氮化钛。

优选地，所述多个导电柱均匀分布在所述隔离结构中。

优选地，所述隔离结构的材料包括氧化物。

根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在所述半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体与多个层间绝缘层；以及贯穿所述栅叠层结构形成多个沟道柱，所述方法还包括：贯穿所述栅叠层结构形成隔离结构，用于分隔至少部分所述沟道柱；以及沿第一方向在所述隔离结构中设置贯穿所述隔离结构的多个导电柱，每个所述导电柱用于通过所述半导体衬底向所述沟道柱供电，其中，所述第一方向包括所述隔离结构的长度方向。

优选地，在与所述半导体衬底表面垂直的方向上，隔离结构的侧表面与所述交替堆叠的多个栅极导体与多个层间绝缘层对齐。

优选地，形成所述多个导电柱的步骤包括：贯穿所述隔离结构形成多个通孔；覆盖所述通孔的底部与侧壁形成黏合层；以及在所述通孔中形成芯部。

优选地，所述芯部的材料选自多晶硅和/或钨。

优选地，所述黏合层的材料包括氧化铝和/或氮化钛。

优选地，所述多个导电柱均匀分布在所述隔离结构中。

优选地，形成所述隔离结构的步骤包括：贯穿所述述栅叠层结构形成栅线隔槽；以及在所述栅线隔槽中填充氧化物。

优选地，形成所述栅叠层的步骤包括：在所述半导体衬底上形成绝缘叠层结构，包括交替堆叠的多个牺牲层与所述多个层间绝缘层；以及经由所述栅线隔槽将所述多个牺牲层置换为所述多个栅极导体。

优选地，将所述多个牺牲层置换为所述多个栅极导体的步骤包括：经由所述栅线隔槽去除所述牺牲层形成空腔；以及经由所述栅线隔槽在所述空腔中形成所述多个栅极导体。

根据本发明实施例的3D存储器件及其制造方法，通过形成贯穿栅叠层结构的隔离结构，从而将至少部分沟道柱分隔，并通过贯穿隔离结构的多个导电柱，实现沟道柱的源极或漏极与外部电路相连，与现有技术相比，本发明实施例的3D存储器件及其制造方法采用导电柱代替了现有技术中的导电通道，降低了形成3D存储器件的工艺难度，达到了降低成本的目的。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2a示出根据本发明实施例的3D存储器件的立体图。

图2b示图2a的顶视图。

图2c示出沿图2a、图2b的A-A线的截面图。

图3至图6、图7b、图8b示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

图7a与图8a示出根据本发明实施例的3D存储器件制造方法的各个阶段的顶视图。

图9a和图9b示出了效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2a示出根据本发明实施例的3D存储器件的立体图，图2b示图2a的顶视图，图2c示出沿图2a、图2b的A-A线的截面图。为了清楚起见，在图2a中未示出3D存储器件中的各个绝缘层。

如图2a至图2c所示，本实施例中示出的3D存储器件包括：半导体衬底101、位于半导体衬底101上方栅叠层结构120、贯穿栅叠层结构120的多个沟道柱110、贯穿栅叠层结构120的隔离结构150、以及贯穿隔离结构150的多个导电柱130，其中，每个导电柱130用于通过半导体衬底101向沟道柱110供电，隔离结构150的材料包括氧化物，用于分隔至少部分沟道柱110。

在一些优选实施例中，在半导体衬底101中还形成有掺杂区103作为多个沟道柱110的共源极连接的接触区，用于降低导电柱130与衬底101之间的接触电阻。

在本实施例中，沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

多个沟道柱110排列成阵列，每列沟道柱110与相邻列的沟道柱110错位排列，同一列的多个沟道柱110的第一端共同连接至同一条位线，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

栅叠层结构120包括交替堆叠的多个栅极导体121、122、123和多个层间绝缘层141。存储单元串分别包括各自的沟道柱110所对应的部分以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层141隔开，从而形成栅叠层结构120。

多个导电柱130沿第一方向X均匀分布在隔离结构150中(第一方向X为隔离结构150的长度方向，第二方向Y为隔离结构150的宽度方向)，每个导电柱130包括芯部132以及围绕芯部132的黏合层131，黏合层131分别与半导体衬底101、隔离结构150以及芯部132接触，进一步地，黏合层131与掺杂区103接触。其中，芯部132的材料选自多晶硅或者钨等金属材料，黏合层131的材料包括氧化铝和/或氮化钛。

在与半导体衬底101表面垂直的方向上，隔离结构150的侧表面与交替堆叠的多个栅极导体121、122和123与多个层间绝缘层141对齐。

在本实施例中，隔离结构150的宽度约为200nm，导电柱130的尺寸约为160nm，在此范围内，既不会因尺寸太大导致栅极导体层121、122和123与导电柱130之间的漏电，也不会因尺寸太小会导致导电柱130的电阻偏大。而每个导电柱130的间隔要根据实际情况来确定，以保证不会因间隔太大会导致ACS电阻较大，也不会因间隔太小会而浪费有效导电柱110面积，还可以降低X-Y stress bias效果不佳等缺点。

在一些优选的实施例中，衬底半导体衬底101中例如包括CMOS电路。采用导电柱130提供CMOS电路与外部电路之间的电连接。

在一些另优选的实施例中，本实施例的3D存储器件还包括假沟道柱，用于提供机械支撑作用。

图3至图6、图7b、图8b示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，图7a、图8a、图9示出根据本发明实施例的3D存储器件制造方法的各个阶段的顶视图。所述截面图沿着A-A线截取，下面将结合图3至图9对发明存储器结构的制造方法进行详细的说明。

本发明实施例的方法开始于半导体衬底101，在半导体衬底101上形成交替堆叠的多个层间绝缘层141与多个牺牲层142，从而形成绝缘叠层结构140，并且贯穿绝缘叠层结构140形成多个沟道柱110，如图3所示。

在该步骤中，例如采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)、物理气相沉积工艺(Physical Vapor Deposition,PVD)依次在半导体衬底101上形成多个层间绝缘层141与多个牺牲层142，其中，多个层间绝缘层141的材料包括氧化物，例如氧化硅，多个牺牲层142的材料包括氮化物，例如氮化硅。接着例如采用刻蚀工艺将绝缘叠层结构140图案化从而形成多个沟道孔，并在沟道孔形成如图2b所示的沟道柱110。

进一步的，贯穿绝缘叠层结构140形成栅线隔槽102，如图4所示。

在该步骤中，例如采用刻蚀工艺将绝缘叠层结构140图案化从而形成栅线隔槽102，部分半导体衬底101通过栅线隔槽102暴露。

进一步的，利用栅线隔槽102作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构140中的牺牲层142从而形成空腔104，如图5所示。

在该步骤中，各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，并将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，并将半导体结构暴露于蚀刻气体中。在叠层结构140中的层间绝缘层141和牺牲层142分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种作为蚀刻气体。在蚀刻步骤中，蚀刻剂充满栅线隔槽102。叠层结构140中的牺牲层142的端部暴露于栅线隔槽102的开口中，因此，牺牲层142接触到蚀刻剂。蚀刻剂由栅线隔槽102的开口逐渐向绝缘叠层结构140的内部蚀刻牺牲层142。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构140中的层间绝缘层141去除牺牲层142。

进一步地，利用栅线隔槽102作为沉积物通道，采用原子层沉积(ALD)，在空腔104中填充金属层形成栅极导体121、122、123，从而形成栅叠层结构120，如图6a所示。

在该步骤中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程，由于栅线隔槽102也会被金属层填充，因此，需要在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etch back)，重新形成栅线隔槽102。

在一些优选的实施例中，每个栅极导体均包括：第一栅导体层120a、黏合层120b以及第二栅导体层120c，如图6b所示。

其中，第一栅导体层120a、黏合层120b以及第二栅导体层120c的材料选自氧化铝、钛、氮化钛、钨中的一种或多种。

进一步地，在半导体衬底101中形成掺杂区103并在栅线隔槽102中填充氧化物，从而形成贯穿栅叠层结构120的隔离结构150，如图7a、7b所示。

在该步骤中，例如采用离子注入工艺，经由栅线隔槽102对半导体衬底101进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区103。掺杂区103作为共源极连接的接触区，用于降低随后形成的电通柱与半导体衬底101之间的接触电阻。接着例如采用化学气相沉积工艺，在栅线隔槽102中填充氧化物，其中，氧化物需要充满栅线隔槽102，既在与半导体衬底101表面垂直的方向上，隔离结构150的侧表面与交替堆叠的多个栅极导体121、122和123与多个层间绝缘层141对齐。

进一步地，在隔离结构150中形成多个通孔105，如图8a、8b所示。

在该步骤中，例如采用刻蚀工艺将隔离结构150图案化从而形成多个通孔105，部分掺杂区103通过多个通孔105暴露。

进一步地，覆盖通孔105的底部与侧壁形成黏合层131，并在通孔105中形成芯部132，最终形成如图2a至2c所示的器件结构。

其中，芯部132的材料选自多晶硅，黏合层131的材料包括氧化铝和/或氮化钛。

图9a和图9b示出了效果分析示意图，其中，图9a为现有技术中的3D存储器件的顶视图，图9b为图9a沿B-B线的截面图。

如图9a、图9b所示，在现有技术中，形成栅叠层结构120之后，需要先对栅叠层120中的栅极导体121’进行回蚀刻，去掉预定长度L的栅极导体121’，以避免栅极导体与导电通道短接，接着，覆盖栅极导体121’与层间绝缘层141’在栅线隔槽的侧壁形成隔离墙150’，其材料包括氧化物，之后，在栅线隔槽中形成充满栅线隔槽的导电通道130’，其中，导电通道130’包括：覆盖栅线隔槽侧壁与底部的黏合层131’、位于栅线隔槽下部的第一导电层132’、以及位于栅线隔槽上部的第二导电层133’，第一导电层132’的材料为多晶硅，第二导电层133’的材料为钨，为了满足翘曲度与阻值的要求，需要控制栅极导体121’进行回蚀刻的预定长度L，还要控制第一导电层132’与第二导电层133’的比例，从而平衡电阻与内应力的要求，工艺较为复杂，成本较高，此外，由于导电通道130’充满整个栅线隔槽，需要耗费较多的导电材料，进一步增加了成本。

而本发明实施例提供的3D存储器件及其制造方法，通过形成贯穿栅叠层结构的隔离结构，利用隔离结构将栅线隔槽填满，从而将至少部分沟道柱分隔，并通过贯穿隔离结构的多个导电柱，实现沟道柱的源极或漏极与外部电路相连，其中，导电柱包括芯部以及围绕芯部的黏合层。本发明实施例的3D存储器件及其制造方法采用导电柱代替了导电通道130’，既用芯部代替了第一导电层132’与第二导电层133’，不需要控制比例，也不需要进行回蚀刻步骤，降低了形成3D存储器件的工艺难度，达到了降低成本的目的。

此外，导电柱代替了充满栅线隔槽的导电通道130’，减少了导电材料的损耗，进一步降低了成本。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (16)

1.一种3D存储器件，包括:

半导体衬底；

栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体与多个层间绝缘层；

多个沟道柱，贯穿所述栅叠层结构；

隔离结构，贯穿所述栅叠层结构，用于分隔至少部分所述沟道柱；以及

多个导电柱，贯穿所述隔离结构，并且沿第一方向设置在所述隔离结构中，每个所述导电柱用于通过所述半导体衬底向所述沟道柱供电，

其中，所述第一方向包括所述隔离结构的长度方向。

2.根据权利要求1所述的3D存储器件，其中，在与所述半导体衬底表面垂直的方向上，所述隔离结构的侧表面与所述交替堆叠的多个栅极导体与多个层间绝缘层对齐。

3.根据权利要求1所述的3D存储器件，其中，所述导电柱包括芯部以及围绕所述芯部的黏合层。

4.根据权利要求3所述的3D存储器件，其中，所述芯部的材料选自多晶硅和/或钨。

5.根据权利要求3所述的3D存储器件，其中，所述黏合层的材料包括氧化铝和/或氮化钛。

6.根据权利要求1-5任一所述的3D存储器件，其中，所述多个导电柱均匀分布在所述隔离结构中。

7.根据权利要求1-5任一所述的3D存储器件，其中，所述隔离结构的材料包括氧化物。

8.一种制造3D存储器件的方法，包括：

在所述半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体与多个层间绝缘层；以及

贯穿所述栅叠层结构形成多个沟道柱，所述方法还包括：

贯穿所述栅叠层结构形成隔离结构，用于分隔至少部分所述沟道柱；以及

沿第一方向在所述隔离结构中设置贯穿所述隔离结构的多个导电柱，每个所述导电柱用于通过所述半导体衬底向所述沟道柱供电，

其中，所述第一方向包括所述隔离结构的长度方向。

9.根据权利要求8所述的方法，其中，在与所述半导体衬底表面垂直的方向上，隔离结构的侧表面与所述交替堆叠的多个栅极导体与多个层间绝缘层对齐。

10.根据权利要求8所述的方法，其中，形成所述多个导电柱的步骤包括：

贯穿所述隔离结构形成多个通孔；

覆盖所述通孔的底部与侧壁形成黏合层；以及

在所述通孔中形成芯部。

11.根据权利要求10所述的方法，其中，所述芯部的材料选自多晶硅和/或钨。

12.根据权利要求10所述的方法，其中，所述黏合层的材料包括氧化铝和/或氮化钛。

13.根据权利要求8所述的方法，其中，所述多个导电柱均匀分布在所述隔离结构中。

14.根据权利要求8所述的方法，其中，形成所述隔离结构的步骤包括：

贯穿所述述栅叠层结构形成栅线隔槽；以及

在所述栅线隔槽中填充氧化物。

15.根据权利要求14所述的方法，其中，形成所述栅叠层的步骤包括：

在所述半导体衬底上形成绝缘叠层结构，包括交替堆叠的多个牺牲层与所述多个层间绝缘层；以及

经由所述栅线隔槽将所述多个牺牲层置换为所述多个栅极导体。

16.根据权利要求15所述的方法，其中，将所述多个牺牲层置换为所述多个栅极导体的步骤包括：

经由所述栅线隔槽去除所述牺牲层形成空腔；以及

经由所述栅线隔槽在所述空腔中形成所述多个栅极导体。