JPS61287260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61287260A JPS61287260A JP60129253A JP12925385A JPS61287260A JP S61287260 A JPS61287260 A JP S61287260A JP 60129253 A JP60129253 A JP 60129253A JP 12925385 A JP12925385 A JP 12925385A JP S61287260 A JPS61287260 A JP S61287260A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/10—ROM devices comprising bipolar components
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
第１の絶縁膜上に半導体層を設け、該半導体層に該半導
体層上の第２の絶縁膜の電極コンタクト窓から不純物を
導入して該半導体層の該電極コンタクト窓直下部を局部
的に導体に変質させることにより、第１の絶縁膜を傷め
ずに、該第１の絶縁膜上に実効的な導体パターンを形成
する方法。
体層上の第２の絶縁膜の電極コンタクト窓から不純物を
導入して該半導体層の該電極コンタクト窓直下部を局部
的に導体に変質させることにより、第１の絶縁膜を傷め
ずに、該第１の絶縁膜上に実効的な導体パターンを形成
する方法。
本発明は半導体装置の製造方法に係り、特にＰＲＯＭ
（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ）の情報記録や、冗長回路の接続等に用いら
れる絶縁膜破壊型の半厚体接続素子の形成方法に関する
。
（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ）の情報記録や、冗長回路の接続等に用いら
れる絶縁膜破壊型の半厚体接続素子の形成方法に関する
。
セル面積が小さく形成出来るので高集積化が図れ、且つ
書込みがパルス電圧で、電流を殆ど流さずに行われるの
で書込み電力が減少出来る等により、大規模なＦＲＯＭ
等の形成に有利な絶縁膜破壊型の半導体接続素子が提供
されている。
書込みがパルス電圧で、電流を殆ど流さずに行われるの
で書込み電力が減少出来る等により、大規模なＦＲＯＭ
等の形成に有利な絶縁膜破壊型の半導体接続素子が提供
されている。
第３図は、上記絶縁膜破壊型半導体接続素子をセルに用
いたＰＲＯＭの等価回路図を示したもので、図中、ＢＣ
Ｉ〜ＢＣ９は絶縁膜破壊型セル、Ｄｉはダイオード、Ｉ
ＮＳは静電破壊用絶縁膜、Ｒは導通部、 ＢＬＩ〜ＢＬ
３はビット線、畦１〜會Ｌ３はワード線を示す。
いたＰＲＯＭの等価回路図を示したもので、図中、ＢＣ
Ｉ〜ＢＣ９は絶縁膜破壊型セル、Ｄｉはダイオード、Ｉ
ＮＳは静電破壊用絶縁膜、Ｒは導通部、 ＢＬＩ〜ＢＬ
３はビット線、畦１〜會Ｌ３はワード線を示す。
なお、ＢＣ２とＢＣ６は情報が書込まれ（絶縁膜が静電
破壊され）で導通しているセルを示す。
破壊され）で導通しているセルを示す。
かかるＦＲＯＭにおいて、該半導体接続素子の絶縁膜破
壊電圧のばらつきを抑えて、情報書込みの信頼度を高め
、且つ書込み用電源の電圧余裕を低減して該電源回路の
専有面積を縮小させることが、大規模集積回路（ＩＣ）
にとっては重要な課題であり、かかる見地から、静電破
壊用絶縁膜の破壊電圧即ち書込み電圧のばらつきの少な
い絶縁膜破壊型半導体接続素子が要望されている。
壊電圧のばらつきを抑えて、情報書込みの信頼度を高め
、且つ書込み用電源の電圧余裕を低減して該電源回路の
専有面積を縮小させることが、大規模集積回路（ＩＣ）
にとっては重要な課題であり、かかる見地から、静電破
壊用絶縁膜の破壊電圧即ち書込み電圧のばらつきの少な
い絶縁膜破壊型半導体接続素子が要望されている。
〔従来の技術〕
当初の絶縁膜破壊型半導体接続素子は、第４図（ａｌに
示すように、例えばｐ型シリコン（Ｓｉ）基板１１の所
定領域に形成したｎ゛型領領域１２上不純物ブロック用
二酸化シリコン（ＳｉＯ□）膜１３を含む燐珪酸ガラス
（ＰＳＧ）層間絶縁膜１４に電極コンタクト窓１５を形
成し、この電極コンタクト窓１５上に導電性を有する多
結晶シリコン（ポリＳｔ） ・パターン１６を形成し
、このポリＳｉ・パターン１６の表面に熱酸化法により
厚さ３００〜３５０人程度の静電破壊用５ｉ０２膜１７
を形成し、その上を情報書込みの際に一方の電極となる
アルミニウム（Ａり配、％’ｉ１８で覆った構造を有し
ていた。
示すように、例えばｐ型シリコン（Ｓｉ）基板１１の所
定領域に形成したｎ゛型領領域１２上不純物ブロック用
二酸化シリコン（ＳｉＯ□）膜１３を含む燐珪酸ガラス
（ＰＳＧ）層間絶縁膜１４に電極コンタクト窓１５を形
成し、この電極コンタクト窓１５上に導電性を有する多
結晶シリコン（ポリＳｔ） ・パターン１６を形成し
、このポリＳｉ・パターン１６の表面に熱酸化法により
厚さ３００〜３５０人程度の静電破壊用５ｉ０２膜１７
を形成し、その上を情報書込みの際に一方の電極となる
アルミニウム（Ａり配、％’ｉ１８で覆った構造を有し
ていた。
然し上記当初の構造においては、静電破壊用ＳｔＯ□膜
１７が電極コンタクト窓１５の段差をトレースして表面
に凹凸部を有するポリＳｉ・パターン１６の表面に沿っ
て形成されるので、情報の書込みに際し、静電破壊用５
ｉＯｚ膜１７のシャープな湾曲部■、■。
１７が電極コンタクト窓１５の段差をトレースして表面
に凹凸部を有するポリＳｉ・パターン１６の表面に沿っ
て形成されるので、情報の書込みに際し、静電破壊用５
ｉＯｚ膜１７のシャープな湾曲部■、■。
■等に電界が集中し、その部分の破壊耐圧が低下するの
で書込み電圧が大きくばらつくという問題があった。
で書込み電圧が大きくばらつくという問題があった。
そこで第４図（ｂ）に示す第２の構造も従来提供された
。
。
この構造においては、基板１１上に直に静電破壊用Ｓｉ
Ｏ□膜１７が形成されるので該静電破壊用Ｓｉ０ｇ膜１
７が平坦化され、該静電破壊用ＳｉＯ□膜１７内での電
界の分布が一様になるので、この点では情報書込み電圧
は略一定する。
Ｏ□膜１７が形成されるので該静電破壊用Ｓｉ０ｇ膜１
７が平坦化され、該静電破壊用ＳｉＯ□膜１７内での電
界の分布が一様になるので、この点では情報書込み電圧
は略一定する。
然しなから、この構造では静電破壊用５ｉＯｚ膜１７上
に直に電極となるＡβ配線１８が形成されるので、静電
破壊用５ｉ０２膜１７に／ｌが反応してその膜質を低下
せしめ、この点から書込み電圧にばらつきが生ずるとい
う問題があった。
に直に電極となるＡβ配線１８が形成されるので、静電
破壊用５ｉ０２膜１７に／ｌが反応してその膜質を低下
せしめ、この点から書込み電圧にばらつきが生ずるとい
う問題があった。
上記の点を改善して従来量も多く用いられているのが第
４図（Ｃ１に示す構造である。
４図（Ｃ１に示す構造である。
即ら該構造においては、基板１１上に直に静電破壊用Ｓ
ｉＯ□膜１７を形成して静電破壊用ＳｉＯ□膜１７内で
の電界の集中をなくし、且つ静電破壊用ＳｉＯ□膜１７
主１７上接する導電性ポリＳｉ・パターン１９を設け、
該ポリＳｉ・パターン１９をＡ６配線１８との間に介在
せしめることによってＡ！配線１８と静電破壊用ＳｔＯ
□膜１７が直に接するのを回避して、該静電破壊用Ｓｉ
Ｏ□膜１７の品質劣化を防止している。
ｉＯ□膜１７を形成して静電破壊用ＳｉＯ□膜１７内で
の電界の集中をなくし、且つ静電破壊用ＳｉＯ□膜１７
主１７上接する導電性ポリＳｉ・パターン１９を設け、
該ポリＳｉ・パターン１９をＡ６配線１８との間に介在
せしめることによってＡ！配線１８と静電破壊用ＳｔＯ
□膜１７が直に接するのを回避して、該静電破壊用Ｓｉ
Ｏ□膜１７の品質劣化を防止している。
然しなからこの代表的な従来構造においても、ポリＳｔ
・パターン１９を形成する際の選択エツチング工程にお
いて、ポリＳｔ層のパターニングが完了した時点でプラ
ズマ中に曝されるポリＳｉ・パターン１９下部の静電破
壊用Ｓｉｎ□膜１７の端部Ｅがダメージを受けるために
、該静電破壊用ＳｉＯ２膜１７の破壊電圧のばらつきを
、実用に充分支障のない程度にまで減少せしめることは
困難であるという問題があった。
・パターン１９を形成する際の選択エツチング工程にお
いて、ポリＳｔ層のパターニングが完了した時点でプラ
ズマ中に曝されるポリＳｉ・パターン１９下部の静電破
壊用Ｓｉｎ□膜１７の端部Ｅがダメージを受けるために
、該静電破壊用ＳｉＯ２膜１７の破壊電圧のばらつきを
、実用に充分支障のない程度にまで減少せしめることは
困難であるという問題があった。
第１図は、本発明の原理を示す模式側断面図である。
上記問題点は同図に示すように、導電性を有する基体１
上に第１の絶縁膜２を形成し、該第１の絶縁膜２上に半
導体層３を形成し、該半導体層３上に第２の絶縁膜４を
形成し、該第２の絶縁膜４に電極コンタクト窓５を形成
し、該電極コンタクト窓５を介し該半導体層３に不純物
Ｉｍｐを導入して該半導体層３の該電極コンタクト窓５
の直下部に局部的に、該半導体層３の底面に達する高導
電性領域６を形成する工程を含む本発明による半導体装
置の製造方法によって解決される。
上に第１の絶縁膜２を形成し、該第１の絶縁膜２上に半
導体層３を形成し、該半導体層３上に第２の絶縁膜４を
形成し、該第２の絶縁膜４に電極コンタクト窓５を形成
し、該電極コンタクト窓５を介し該半導体層３に不純物
Ｉｍｐを導入して該半導体層３の該電極コンタクト窓５
の直下部に局部的に、該半導体層３の底面に達する高導
電性領域６を形成する工程を含む本発明による半導体装
置の製造方法によって解決される。
即ち本発明は、静電破壊用の第１の絶縁膜２の全面上に
上部電極が構成される半導体層３を設ける。そして、該
半導体層３に該半導体層３上の第２の絶縁膜４の電極コ
ンタクト窓５から不純物１ｍｐを導入して、該半導体層
の該電極コンタクト窓５直下部を局部的に該半導体層３
の下面に達する導体６に変質させることにより、該第１
の絶縁膜２上に該第１の絶縁膜２を静電破壊させるため
の上部電極パターンに相当する導体領域６を形成する方
法である。
上部電極が構成される半導体層３を設ける。そして、該
半導体層３に該半導体層３上の第２の絶縁膜４の電極コ
ンタクト窓５から不純物１ｍｐを導入して、該半導体層
の該電極コンタクト窓５直下部を局部的に該半導体層３
の下面に達する導体６に変質させることにより、該第１
の絶縁膜２上に該第１の絶縁膜２を静電破壊させるため
の上部電極パターンに相当する導体領域６を形成する方
法である。
かくて静電破壊用の第１の絶縁膜２とＡ！配線との間に
介在せしめて該第１の絶縁膜２の変質を防止する機能の
上部電極を、該第１の絶縁膜２にダメージを与えずに形
成することが出来、該半導体接続素子を記憶セルとして
用いるＦＲＯＭにおける書込み読出しの信頼性及び集積
度の向上が図れる。
介在せしめて該第１の絶縁膜２の変質を防止する機能の
上部電極を、該第１の絶縁膜２にダメージを与えずに形
成することが出来、該半導体接続素子を記憶セルとして
用いるＦＲＯＭにおける書込み読出しの信頼性及び集積
度の向上が図れる。
以下本発明を実施例について、第２図（ａ）乃至（ｅｌ
に示す工程断面図を参照して具体的に説明する。
に示す工程断面図を参照して具体的に説明する。
第２図（ａ）参照
本発明の方法により例えばＦＲＯＭにおける絶縁膜破壊
型半導体接続素子部ぢ絶縁膜破壊型メモリ・セルを形成
するに際しては、 例えば１００ｃｍ程度の比抵抗を有するｐ型シリコン（
Ｓｉ）基板１１の所定領域に、イオン注入等の通常用い
られる方法で表面濃度１０２０ｃｍ−３，深さ３０００
人程度ＯＲ゛型領領域１２形成し、 熱酸化法によりｎ゛型領領域１２上含む上記基板１１上
に例えば厚さ１００〜２５０人程度の静電破壊用ＳｉＯ
□膜１７を形成する。
型半導体接続素子部ぢ絶縁膜破壊型メモリ・セルを形成
するに際しては、 例えば１００ｃｍ程度の比抵抗を有するｐ型シリコン（
Ｓｉ）基板１１の所定領域に、イオン注入等の通常用い
られる方法で表面濃度１０２０ｃｍ−３，深さ３０００
人程度ＯＲ゛型領領域１２形成し、 熱酸化法によりｎ゛型領領域１２上含む上記基板１１上
に例えば厚さ１００〜２５０人程度の静電破壊用ＳｉＯ
□膜１７を形成する。
第２図ｆｂ）参照
次いで通常のＣＶＤ法により、上記静電破壊用Ｓｉ０□
１１９１ ”を上に厚さ例えば２０００人程度０ノンド
ープの多結晶シリコン（ポリＳｉ）層２１を形成し、次
いで該ポリＳｉ層２１上に熱酸化により厚さ５００〜１
０００人程度の不純物ブロック用ＳｉＯ２膜１３を形成
し、 次いでＣＶＤ法により上記不純物ブロック用ＳｔＯ□膜
１３を有するポリＳｉ層２１上に厚さ０．５〜１μｍ程
度のｐｓｃ層間絶縁膜１４を形成する。
１１９１ ”を上に厚さ例えば２０００人程度０ノンド
ープの多結晶シリコン（ポリＳｉ）層２１を形成し、次
いで該ポリＳｉ層２１上に熱酸化により厚さ５００〜１
０００人程度の不純物ブロック用ＳｉＯ２膜１３を形成
し、 次いでＣＶＤ法により上記不純物ブロック用ＳｔＯ□膜
１３を有するポリＳｉ層２１上に厚さ０．５〜１μｍ程
度のｐｓｃ層間絶縁膜１４を形成する。
第２図ｆｃｌ参照
次いで上記ＰＳＧＮ間絶縁膜１４及び不純物ブロック用
ＳｉＯ□膜１３におけるｎ゛型領領域１２上部領域に通
常のフォトリソグラフィ技術を用いて電極コンタクト窓
１５を形成しく図には通常のりフロー処理を施して側面
を斜面上になだらかに整形した状態で示す）、 次いでノンドープ・ポリＳｉ層２１に、上記電極コンタ
クト窓１５を介し選択的に例えば注入エネルギー ３５
〜４０ＫｅＶ 、ドーズｆｆｌ Ｉ Ｘ １０１５ｃｍ
−２程度の条件で砒素（Ａｓ” ）をイオン注入する。
ＳｉＯ□膜１３におけるｎ゛型領領域１２上部領域に通
常のフォトリソグラフィ技術を用いて電極コンタクト窓
１５を形成しく図には通常のりフロー処理を施して側面
を斜面上になだらかに整形した状態で示す）、 次いでノンドープ・ポリＳｉ層２１に、上記電極コンタ
クト窓１５を介し選択的に例えば注入エネルギー ３５
〜４０ＫｅＶ 、ドーズｆｆｌ Ｉ Ｘ １０１５ｃｍ
−２程度の条件で砒素（Ａｓ” ）をイオン注入する。
１２２はＡｓ注入領域を示す。
第２図（ｄｌ参照
次いで、例えば９５０℃、 ３０分程度のアニール処理
を施して上記注入ΔＳを活性化再分布させて、電極コン
タクト窓１５の直下部に、ポリ５Ｌ１２１の底面即ち静
電破壊用５ｉ０２膜１７の上面に達するＳｉ高電導領域
即ちＳｉ導体領域２２を形成する。
を施して上記注入ΔＳを活性化再分布させて、電極コン
タクト窓１５の直下部に、ポリ５Ｌ１２１の底面即ち静
電破壊用５ｉ０２膜１７の上面に達するＳｉ高電導領域
即ちＳｉ導体領域２２を形成する。
第２図（ｅ）参照
次いで、通常の薄着或いはスパンタリング法により上記
基板上に１μｍ程度の厚さのＡｆｆ層を形成し、 通常のフォトリソグラフィ技術により該Ａ１層のパター
ニングを行って電極コンタクト窓１５上にＡＡ配′！ｖ
Ａ１８ヲ形成スル。
基板上に１μｍ程度の厚さのＡｆｆ層を形成し、 通常のフォトリソグラフィ技術により該Ａ１層のパター
ニングを行って電極コンタクト窓１５上にＡＡ配′！ｖ
Ａ１８ヲ形成スル。
上記実施例に示したように、本発明の方法によれば、静
電破壊用ＳｉＯ□膜１７と該静電破壊用５ｉＯｚ膜１７
に破壊電圧を印加する／ｌ配線１８との間に、Ａβと５
ｉｎ２との反応を阻止するＳｉ導体領域２２が介在せし
められ、且つ該ｓｉＲ体領域２２がエツチング手段によ
るパターニングで形成されるのではなく、第２図ｆｄｌ
に示すように、静電破壊用５ｉＯｚ膜】７の全面上に設
けられたノンドープ・ポリＳｔ層２１内の一部に選択的
に作り込まれるので、静電破壊されるＳｉ導体領域２２
直下領域の静電破壊用ＳｉＯ□膜１７が、何等変質及び
損傷を受けることがない。
電破壊用ＳｉＯ□膜１７と該静電破壊用５ｉＯｚ膜１７
に破壊電圧を印加する／ｌ配線１８との間に、Ａβと５
ｉｎ２との反応を阻止するＳｉ導体領域２２が介在せし
められ、且つ該ｓｉＲ体領域２２がエツチング手段によ
るパターニングで形成されるのではなく、第２図ｆｄｌ
に示すように、静電破壊用５ｉＯｚ膜】７の全面上に設
けられたノンドープ・ポリＳｔ層２１内の一部に選択的
に作り込まれるので、静電破壊されるＳｉ導体領域２２
直下領域の静電破壊用ＳｉＯ□膜１７が、何等変質及び
損傷を受けることがない。
従って該ＳｉＯ２膜１７の破壊電圧はＳｔ、２膜の厚さ
に対応する絶縁破壊電圧に一定し、上記実施例による半
導体接続素子を記憶セルに用いるＦＲＯＭにおいては安
定した情報の書込みがなされる。
に対応する絶縁破壊電圧に一定し、上記実施例による半
導体接続素子を記憶セルに用いるＦＲＯＭにおいては安
定した情報の書込みがなされる。
なお本発明の方法は上記ＦＲＯＭに限らず、冗長回路を
具備する【Ｃにおいて、該冗長回路とメイン回路とを必
要に応じて接続するための半導体接続素子を形成する際
にも適用される。
具備する【Ｃにおいて、該冗長回路とメイン回路とを必
要に応じて接続するための半導体接続素子を形成する際
にも適用される。
以上説明のように本発明によれば、絶縁膜の静電破壊に
よって回路間の接続を行う半導体接続素子を、一定した
絶縁破壊電圧に形成することが出来る。
よって回路間の接続を行う半導体接続素子を、一定した
絶縁破壊電圧に形成することが出来る。
従って本発明は、特に該半導体接続素子を記憶セルとし
て多数用いるＦＲＯＭの書込み電圧を安定させ、記憶情
報の信頼度を向上せしめる効果を生ずる。
て多数用いるＦＲＯＭの書込み電圧を安定させ、記憶情
報の信頼度を向上せしめる効果を生ずる。
第１図は本発明の原理を示す模式側断面図、第２図（ａ
ｌ乃至（ｅ）は本発明の一実施例を示す工程断面図、 第３図は上記絶縁膜破壊型半導体接続素子をセルに用い
たＦＲＯＭの等価回路図、 第４図（ａｌ、（ｂｌ及び（Ｃ１は従来の異なる半導体
接続素子の模式側断面図である。 図において、 １は導電性基体、 ２は第１の絶縁膜、 ３は半導体層、 ４は第２の絶縁膜、 ５は電極コンタクト窓、 ６は高導電性領域、 １１はｐ型シリコン基板、 １２はｎ゛型領領域 １３は不純物ブロック用ＳｉＯ□膜、 １４はＰＳＧ層間絶縁膜、 １５は電極コンタクト窓、 １７は静電破壊用ＳｉＯ□膜、 １８はアルミニウム配線、 ２１はノンドープ多結晶シリコン層、 ２２はシリコン導体領域、 １２２はへＳ注入領域、 Ｉｍｐは不純物、 八Ｓ°は砒素イオン を示す。 本斃ｇｌｎ、凭錫イ示Ｔ右１氏１則断面図第 １ 図 ３３ 凹 レイー変日Ｗ−フー突施イ夛りとワエ１娯昭二断面１１
ｆｆ１１．？
ｌ乃至（ｅ）は本発明の一実施例を示す工程断面図、 第３図は上記絶縁膜破壊型半導体接続素子をセルに用い
たＦＲＯＭの等価回路図、 第４図（ａｌ、（ｂｌ及び（Ｃ１は従来の異なる半導体
接続素子の模式側断面図である。 図において、 １は導電性基体、 ２は第１の絶縁膜、 ３は半導体層、 ４は第２の絶縁膜、 ５は電極コンタクト窓、 ６は高導電性領域、 １１はｐ型シリコン基板、 １２はｎ゛型領領域 １３は不純物ブロック用ＳｉＯ□膜、 １４はＰＳＧ層間絶縁膜、 １５は電極コンタクト窓、 １７は静電破壊用ＳｉＯ□膜、 １８はアルミニウム配線、 ２１はノンドープ多結晶シリコン層、 ２２はシリコン導体領域、 １２２はへＳ注入領域、 Ｉｍｐは不純物、 八Ｓ°は砒素イオン を示す。 本斃ｇｌｎ、凭錫イ示Ｔ右１氏１則断面図第 １ 図 ３３ 凹 レイー変日Ｗ−フー突施イ夛りとワエ１娯昭二断面１１
ｆｆ１１．？
Claims (1)
- 【特許請求の範囲】 １、導電性を有する基体（１）上に第１の絶縁膜（２）
を形成し、 該第１の絶縁膜（２）上に半導体層（３）を形成し、該
半導体層（３）上に第２の絶縁膜（４）を形成し、該第
２の絶縁膜（４）に電極コンタクト窓（５）を形成し、 該電極コンタクト窓（５）を介し該半導体層（３）に不
純物（Ｉｍｐ）を導入して、該半導体層（３）の該電極
コンタクト窓（５）の直下部に、局部的に、該半導体層
（３）の底面に達する高導電性領域（６）を形成する工
程を含むことを特徴とする半導体装置の製造方法。 ２、該第１の絶縁膜（２）が、該導電性基体（１）と該
高導電性領域（６）との間に印加される電圧によって静
電破壊される静電破壊用の絶縁膜よりなることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129253A JPS61287260A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129253A JPS61287260A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287260A true JPS61287260A (ja) | 1986-12-17 |
Family
ID=15004993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129253A Pending JPS61287260A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415966A (en) * | 1987-07-10 | 1989-01-19 | Toshiba Corp | Storage device |
| JPH023278A (ja) * | 1987-12-28 | 1990-01-08 | Actel Corp | 電気的にプログラム可能な低インピーダンス非ヒューズ素子 |
-
1985
- 1985-06-14 JP JP60129253A patent/JPS61287260A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415966A (en) * | 1987-07-10 | 1989-01-19 | Toshiba Corp | Storage device |
| JPH023278A (ja) * | 1987-12-28 | 1990-01-08 | Actel Corp | 電気的にプログラム可能な低インピーダンス非ヒューズ素子 |
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