JPS62162354A - 半導体装置 - Google Patents

半導体装置

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JPS62162354A
JPS62162354A JP61278513A JP27851386A JPS62162354A JP S62162354 A JPS62162354 A JP S62162354A JP 61278513 A JP61278513 A JP 61278513A JP 27851386 A JP27851386 A JP 27851386A JP S62162354 A JPS62162354 A JP S62162354A
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silicon
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ω　産業上の利用分野 本発明は半導体装置に関し、特に半導体ＲＡＭメモリ装
置に関する。
（ハ）従来の技術 １トランジスタ型の半導体メモリセルは、１９７５年９
月３０日に公告されたＮ・キタガワによるテギ１ナス・
インストルメンツ社の米国特許第３９０９６３１号およ
び１９７３年９　Ｊ”１１３日発行のＥｌｅｃｔｒｏｎ
ｉｃｓ第１１６頁に示されているＮチャネル・シリコン
・ゲート・ＭＯＳ　　ＲＡＭに用いられる。この型で最
も多（製造されている半導体メモリ装置は４０９６ピツ
トすなわち２１２ビツトを含み、産業界では４Ｋ　　Ｒ
ＡＭと呼ばれている。
半導体装置の製造コストは、実際の回路に含まれる小さ
なシリコン・チップのコストよりもむしろボンディング
、パッケージング、試験、ハンドリング等の費用が主た
るものである。従って、与えられたチップ・サイズ、例
えば７５００００μｒｒＬ２内に収容することができる
回路はどのようなものであっても全てほぼ同一のコスト
になる。
チップにおいて“’１６Ｋ”ずなわち１６３８４（２”
）メモリ・セル寸なわちビットの形成によって、適正な
歩留りが１ｕられるならば、１ビット当りのコス１−は
大幅に低減させることができる。
チップの寸法が大きくなるに従い、歩留りが低減するた
め、−辺が約４５００μ７ｎ以上の寸法では歩留りの減
少で評価が行なわれる。従って、ＲＡＭにおいては、各
ビットまたはセルによって占有される面積を低少させる
ことが望ましい。
２重の多結晶シリコン層を用いたＮチャネル間Ｏ８１ト
ランジスタ・メモリにおける一つの型は、１９７６年１
月１２日に同じく出願された本発明者によるテキサス・
インストルメンツ社の米国特許出願第６４８５９４号に
示されている。本発明は本発明者による前記出願のセル
を改良するものである。
ＭＯＳ　　Ｉｃにおける１トランジスタ・セルは、１９
６７年１１月７日に公告されたテキサス・インストルメ
ンツ社の米国特許第３３５０７６０号に示された酸化シ
リコン誘導体を有する型の蓄積コンデンサを用いる。こ
れらはいわゆるゲート型すなわら電圧依存型のものであ
ってもよく、１９７５年１２月２９日に同じく出願され
たジエラルド・Ｄ・ロージャーズによるテキサス・イン
ストルメンツ社の米国特許出願第６４５１７１号に示さ
れているイオン打ち込み領域を有するものであってもよ
い。
従来の１トランジスタ・セルにおいて、集積度を高める
ため、いわゆる多層ポリ構造が知られている。
ぐ９　発明が解決しようとする問題点 従来の多層ポリ構造にあっては、配線の断線や短絡を生
じ易いという問題点を有していた。
（→　問題点を解決するための手段及びその作用上記問
題点に鑑み、本願発明によれば、半導体基板上に絶縁層
を介して形成された屈曲パターン形状の下部側導電層と
、この下部側導電層の上部側に絶縁層を介して形成され
た上部側導ＴＬ層と、を備えた半導体装置において、前
記下部導電層の屈曲部分の内角角度を直角よりも大きな
角度にすることにより、表面凹凸の増加に伴う配線の断
線や短絡の発生を抑制することができる。
θ）　実施例 本発明の明確な特性による新規な特徴は特許請求の範囲
に記載されているが、本発明そのものは、その他の特徴
および効果と同じように、付図を参照して特定の実施例
による次の詳細な説明からＪ：く理解される。
第１図を参照すると、本発明によるＭＯ８ＲＡＭセルの
物理的な配列が示されている。各セルは第２図の電気的
概要図にも示されているように、一つのＭＯＳトランジ
スタと一つの蓄積コンデンサを備えている。センス線１
２はＮ　拡散領域によって与えられる。すなわち、これ
らのセンス線１２は、一つの列における多数のセルに接
続されたＹアドレス線である。例えば、セルのそれぞれ
がセンス線１２に接続されたＭＯＳアクセス・トランジ
スタ１０とコンデンサ１１を右し、一つの列に１２８個
のセルがあってもにい。この型のセンス増幅冴は、ホワ
イトおよびキタガワによるテキサス・インストメンツ社
の１９７６年６月１日、米国特許出願、第６９１７３４
号に示され、各列またはセンス線の中央に位置してもよ
い。金属ストリップはＸアドレスすなわち行選択線１３
であり、行選択線１３は一つの行における全てのトラン
ジスタ、例えば１６Ｋ　　ＲＡＭｋ：Ｊハノる１２８腸
のトランジスタの各ゲー１〜に接続さ礼る。
第１図の二つのセルによって占有された面積は約２５μ
ＴｒＬ２以上すなわち１セル当り１２．５μＴｒＬ２以
上である。
第１図と共に第３ａ図〜第３ｄ図に詳しく示されるよう
に、各ＭＯＳトランジスタ１０はソース（またはドレイ
ン）を形成するＮ＋拡散領域１４を含む。Ｎ＋拡＠、領
域１４は細長い連続的／：ＫＮ＋領域であるセンス線１
２の一部である。更にＭＯＳアクセス・トランジスタ１
０は、後で説明されるように第２レベルの多結晶シリコ
ン層１５によって形成されたゲートを含む。ＭＯＳトラ
ンジスタのドイレン１６はコンデンサ１１の下のイオン
打ち込み反転領［１７の端部により生成される。イオン
打ち込み領域１７により、この領域を反転するに必要な
電圧が従来必要した＝ものよりも大幅に低いという本発
明の第１の１４徴が得られる。
薄いシリコン酸化物層１８はＭＯＳアクセス・トランジ
スタ１０に対するゲート絶縁体として動き、分離された
薄いシリコン酸化物層１９はコンデンサ１１の誘電体と
なる。本発明の特徴の一つによれば、シリコン酸化物層
１８および１９は厚さを異にすることができる。コンデ
ンサ１１の」一部ブル −トは、本発明の一特徴によれば、電圧が約７Ｖｄｄと
することができる電源電圧ＶＣに接続された延長ストリ
ップである第１のレベルの多結晶シリコン層２０によっ
て与えられる。この第ルベル多結晶シリコン層２０は、
第１図に示されるように、屈曲パターン形状に形成され
、且つ、屈曲部の内角角度は直角よりも大ぎな角度とな
っている。第ルベル多結晶シリコン層２０をこのように
禍成することにより、第１及び第２のレベル多結晶シリ
コン層１５及び２０間の短絡現象の発生率を低下させ、
絶縁破壊電圧を向上させるとともに、主として第２レベ
ル多結晶シリコン層１５のＩｇｉ線の発生率を低下させ
ることが出来る。イオン打ち込み領域１７が第１の多結
晶シリコン層２０の縁を越えて延在し、ドレイン１６に
おける高い抵抗のギャップを防ぐということは重要であ
る。
このことは製造方法の説明で明らかにされる。シリコン
酸化物層２１は第ルベルの多結晶シリコン！２０および
第２の多結晶シリコン層１５を分離させ、厚い層２２は
多結晶シリコンの両層と共にチップ仝体を覆う。第３ｂ
図に示すように行選択￥Ａ１３を形成する金属ストリッ
プは、シリコン酸化物層２２を覆い、コンタクト領域２
３で第２の多結晶シリコン層１５と接触するように下に
広がる。
ここで第１図のセルの一製造方法を第４ａ図〜第４ｇ図
を参照して説明しにう。出発物質は単結晶の半導体シリ
コン・スライスであり、直径約７６．２ｒＮＲ，厚さ約
１２５０μｍである。ただし、第４ａ図ではシリコン・
スライスの非常に小さな基板３０のみが示されており、
この基板３ｏの寸法は非常に誇張されている。第４ａ図
〜第４ｅ図に示されている基板３ｏの小さな領域は、１
個のセル（すなわち第１図において隣接した２個のセル
）を含み、この領域は２５μ面以下の幅をイ■する。セ
ンス増幅器を含む１６Ｋｔルすなわち１６３８４セル、
デコード回路、人出力バツファ・ポンデンディング・パ
ッド等によって占有される面積は７５００００Ｌｔｍ２
以下が好ましい。この場合、セル当りの面積は２５μｍ
２以下であるべきで、約１２．５μＴｒＬ２が好適であ
る。実際の寸法では、第４ａ図〜第４ｅ図における種々
の層および領域は幅に比較して非常に薄いものといえる
。
シリコン・スライスは、厚さ約ｉ　ｏｏｏ人の薄いシリ
コン酸化物層３１を生成するのに十分な時間、約１００
０℃の酸化雰囲気の炉に置かれて最初の酸化が行なわれ
る。次に、シリコン・スライスをｒｆプラズマ放電によ
ってシランとアンモニヤの雰囲気へさらし、酸化物の上
に窒化シリコン（Ｓ　ｉ　３　Ｎ４　）層３２を形成す
る。窒化シリコン層３２も約１０００人の厚さとなる。
フオトレジスｌ−ｇ！　３３は窒化シリコン層３２の上
に形成される。ただしフォトレジストはＫＭＥＲすなわ
らにｏｄａｋ　Ｍｅｔａｌ　Ｅｔｃｈ　Ｒｅ５ｉｓｔが
代表的なものである。
フォトレジスト膜３３はマスクを通して紫外線に露光さ
れるがこのマスクは、以下で述べるが、゛凹部”　（ｍ
ｏａｔｓ　）寸なわちフィールド酸化物領域の所望パタ
ーンを定めるように順備される。フォトレジスト膜３３
は第４ｂ図に示すような部分でフォトレジスト膜領域３
４を残して現像される。
シリコン・スライスは、例えばプラズマ・エツチング技
術のような選択的なエツチング液に接触させるが、この
エツチング液は窒化シリコンを取り除くが、フォトレジ
スト領域３４またはシリコン酸化物層３１には作用しな
い。次にこのスライスに対してイオン打ち込みステップ
を実施する。このステップではホウ素原子が約１×１０
１２原子／ｃｍ２の打ち込み率で、約１００　ＫｅＶの
ビームによって打ら込まれ、フォトレジスト領域３４の
島および窒化シリコン層３２によってマスクされていな
い領域に浅いＰ＋領域３５を形成する。更にシリコン・
スライスは９００℃の蒸気にて数時間の長い酸化工程に
置かれ、これによって第４Ｃに示すように厚いフィール
ド酸化物領ＩＩ！３６が形成される。窒化シリコン層３
２はその位置で酸化工程をブロックするが、露出された
領域でのシリコン面は低下し、深さが約５０００人にな
り、フィールド酸化物領Ｉｊ！３Ｑは成長して約１００
００人になる。もとのＰ４−領域３５は低下するが、ホ
ウ素が酸化処理の市に拡散されて全てのフィールド酸化
領域３６の下にＰ＋領域３７が形成される。このＰ＋領
域３７はチャネル・ストップとして働き、奇生トランジ
スタが形成されるのを防ぐ。次に窒化シリコン層３２は
高温のリン酸によるエツチングににって取り除かれ、シ
リコン酸化物層３１はフッ化水素のエツチングによって
取り除かれる。
薄い誘電体のシリコン酸化物層１９はマスクなしでシリ
コン・スライスの全露出面上に約５００人の厚さへ熱的
に成長する。第４ｄ図を参照すると、シリコン・スライ
スはフ第１・レジスト膜３８で覆われ、フォトレジスト
膜３８はイオン打ち込み領域１７となるべき領域の上の
領１ｉ！３９を阻止するマスクを介して紫外線に露光さ
れる。次に、マスクとしてフォトレジスト膜を用いて約
１５０にｅＶ、１×１０１２／ｃＩＩ２の打ち込み率で
リンが打ち込まれ、デプレッション型負荷トランジスタ
として用いられるのと同じ形式のイオン打ち込み領１ｉ
！！１７が形成される。次に露光されたフォトレジスト
は取り除かれ、炉におけるシランの分ｌＩＩ？工程を利
用して、約０．５μｍの厚さに多結晶シリコン層が全ス
ライス上に被着される。この多結晶シリコン層は、リン
拡散によってその抵抗値が下げられ、次いで第４ｅ図に
示すように、フオトレジス１〜・マスクを用いてパター
ン化され、第ルベルの多結晶シリコン層２０を定めるよ
うにエツチングされる。この工程で用いられるマスクは
、第１図の第１の多結晶シリコン層のＶＣ線を定めるよ
うに形成される。第３図の蓄積セルにおけるＭＯＳトラ
ンジスタのドレイン１６を定めるのは、イオン打ち込み
領域１７の左端であって、多結晶シリコンの左端ではな
い。イオン打ち込み領ｂｉｔ！１７のドレイン１６は第
ルベルの多結晶シリコン層２０の左端を越えて延在して
いることが重要である。
次に第４ｆ図を参照すると、ゲー１−のシリコン酸化物
層１８は、シリコン酸化物層１９の露出された部分に境
界を定めるか、または別の熱酸化物を形成するかして形
成され、厚さが約１０００人であるゲート酸化物を得る
が、容量誘電体のシリコン酸化物層１９と比較して厚さ
が約２倍である。
別の熱酸化物の成長中に、酸化物被覆２１が第ルベルの
多結晶シリコン層２０の露出した頂部表面上に形成され
る。この熱酸化物はパターン化される必要がないため、
マスク・アライメントの問題を生じない。
次のステップは、第２レベルの多結晶シリコン層１５の
被着である。このため、スライス全体が約１００００人
の多結晶シリコンで被覆される。
そして再びフオ］・レジストで覆われ、第２の多結晶シ
リコン層のパターンすなわちＭＯＳトランジスタのゲー
トおよびコンタクト２２に対する接続を決めるマスクを
通して露光される。次いで不必要な第２の多結晶シリコ
ン層１５は、シリコンを侵すがシリコン酸化物は侵さな
いエツチング液に対するマスクとしての現像されたフォ
トレジストを用いてエツチングされる。次にシリコン・
スライスは、シリコン表面の露出領域上のゲート・シリ
コン酸化物層１８の残りを取り除くため、短かいエツチ
ング工程に首かれる。この露出領域は拡散されたＮ＋領
領域形成されるべきところである。
次にシリコン・スライスは通常の技術を用いたリン拡散
工程に置かれ、これによって第４ｑ図に示されるように
Ｎ＋領域１２および１４が形成される。また露出された
第２の多結晶シリコン層１５はこの拡散工程によって高
濃度にドープされる。
この拡散の深さは約８０００人である。ゲート・シリコ
ン酸化物層１８はＭＯＳトランジスタのチャネル端を定
める。Ｎ＋拡散処理の後、シリコンスライス全域は、低
い温度の被着工程によって厚いシリコン酸化物層２２で
覆われ、従ってセンス＋ 線領域１２、Ｎ　拡散領域１４およびＰ“領域３７の各
領域に対する不純物の拡散はこれ以上行なわれない。厚
いシリコン酸化物層２２はフォトレジストを用いてパタ
ーン化され、コンタクト領域２３に対する間口を作り、
次いでアルミニュウムのλりい層がスライス全域上に被
着され、金属ストリップの行選択線の金属ストリップ１
３を残すようにフォトレジストを用いてパターン化され
る。
基本的な製造はこれれによって終了するが、製造上の通
常的な手段に従い、シリコン・スライスが保護層で覆わ
れ、スクライブされ、個々のチップに分割されることに
なるのはいうまでもない。コンタクト領１ｉｉ！２３が
Ｖｃ線すなわち第１の多結晶シリコン１２０の上に横た
わるということによって、セル面積は単一レベルの多結
晶シリコン層セルで可能とするものよりも小さい。また
コンデンサ領域をコンタクト領域２３の下にすることが
できるため、セルの寸法も小さくすることができる更に
、開示したセルの配列によって、いくつかの層に対する
マスクの位置決めは厳密性を必要としなくなる。第ルベ
ルの多結晶シリコン層２０を定めるマスクがいずれかの
方向にコンデンサ１１を定める凹部の縁を外れたとして
も問題となることはない。第２レベルの多結晶シリコン
層を定めるマスクはＮ　拡散領域１４の第ルベル層に破
損を生ずることナク、重ねることができる。コンタクト
領域２３の間口についての位置決めは、金属ストリップ
の行選択線金属ス１−リップ１３を決めるマスクのよう
に厳密性を必要としない。
第５図を参照すると、本発明の一実施例はＲＡＭセルに
おいて単一の多結晶シリコン層を用いた本発明の一実例
が示されている。セルはＭＯＳ　ｔ−ランジスタ４０、
ｉｎコンデンサ４１、データ線寸なわらビット線４２ｄ
３よびアドレス線すなわちワード線４３を備え、これら
は全て第７図の電気回路図にも示されている。ＭＯ８ｌ
〜ランジスタ４０はピッ１−線４２を形成ＪるＮ　拡散
領。　域の一部であるソース４４および多結晶シリコン
の一領域であるゲート４５を右する。ドレイン領域４６
はゲート４５と蓄積コンデンサ４１との間のＮ＋ｆｆｉ
域によって与えられる。本発明によれば、イオン打ち込
み領域４７は第６図ａ図の断面図に詳しく示されている
ようにコンデンサの下部プレートとなる。シリコン酸化
物層４８はＭＯＳ　ｌ−ランジスタ４ｏのゲート絶縁体
となり、またシリコン酸化物層４８と同時に形成された
同一厚さのシリコン酸化物層４９はコンデンサの誘電体
となる。
多結晶シリコンの延長ストリップ５ｏは蓄積コンデンサ
４１の上部プレートを形成し、電源電圧に比較して約５
〜６ｖでよい。第６ｂ図に示すように、ゲート４５を形
成する多結晶シリコン層はフィールド酸化物５１を越え
て領域５２まで延在し、この領域５２において、その多
結晶シリコン層上の酸化膜５３の開口は、ワード線４３
となるアルミニュウム・ストリップのためのコンタクト
５４を与える。第５図から第７図の装置の製造工程は、
単一レベルの多結晶シリコン層を採用している点を除け
ば、第１図から第４図のものと同一である。イオン打ら
込み領域４７を形成するイオンＨら込みステップは前に
述べたにうにフォト・レジスト・マスクを用いる。すな
わら、イオン打ち込みは、フィールド酸化物領域５１を
成長させた後、かつゲー１−４５およびＶｄ線５ｏを形
成Ｊる多結晶シリコン層を被着する前に実行される。
従来の１トランジスタ・セルにおいて、Ｖｄ線５０に対
応した電極は、電圧Ｖｄｄ以下で、電圧Ｖｔまでの論理
レベル゛１′°の蓄積電圧を印加し得るシリコン表面の
反転層を形成するため、電圧Ｖｄｄ（通常１２■）へ接
続しなければならない。
本発明のセルにおいて、蓄積コンデンサはディプ、　シ
リコン・モード特性を示すように、例えばＮチャネル・
プロセスにおいてはリンのような適当なドーパントで打
ち込まれる。かくして、電圧Ｖｄｄよりも低い電圧が蓄
積コンデンサの多結晶シリコン電極に印加され、同一の
論理レベル“１″の蓄積電圧を受（プ入れる。ＭＯ３蓄
槓コンデンサに必要とされるビンヂ・オフ電圧又は打ち
込み仏は、任意に選択された電圧ＶＸにおいてチャネル
が任意の蓄積電圧ＶＳでピンチオフとならないように十
分なレベルになければならない。電圧ＶＸはコンデンサ
である多結晶シリコン層のＶｄ線５ｏまたは第１の多結
晶シリコン層２０におりる電圧である。
蓄積コンデン丈の薄い酸化物における電界強度の減少を
電圧を例示して説明することができる。
イマ、Ｖｄｄ＝＋１２Ｖ、Ｖｃ　＝＋５、蓄積される論
理“Ｉ　１１！　、ＪなわちＶ（１）の゛電圧がト１０
Ｖ、そして蓄積される論理“０″すなわちＶ（０）の電
圧がＯＶとすると、この揚台、従来のセルでの蓄積コン
デンサ酸化物における最大電圧は、論理１１０１＋が蓄
積されたときは１２Ｖである。本発明のセルにおける最
大電圧は、論理゛１″または論理“Ｏ″のいずれが蓄積
されたとしても、５Ｖに過ぎず、第８ａ図および第８ｂ
図に示すように、電圧すなわち電界強度で５８％の低減
が得られる。
ただし△ｖ１は、′８積されたデータが論理゛１″のと
き、蓄積コンデンサ酸化物両端における電圧、またΔｖ
ｏは蓄積されたデータが論理１１０　Ｔｌのとぎの電圧
である。
セルの寸法を小さくすることが最も重要なときは、本発
明のセルによって電界強度の低減が得られ、セル面積を
低減することが可能である。これは同一の電界強度を保
持しながら、酸化物の厚さを５８％（前記の実施例に対
して）も低減することができるためである。このことは
、単位面積当りの蓄積容量が５８％多いかまたは蓄積コ
ンデン丈領域が同一の蓄積容量および電界強度に対して
５８％小さくなるかを意味する。−例として、単位セル
面積を１８１２５μＴｒＬ２から１３１２５μＴｒＬ２
へ低減しすることが可能となる。
前記の実施例において、電圧Ｖｘは便宜上電圧Ｖｃｃに
等しいとした。しかし、デプレション・スレショルドが
最大′重荷蓄積能力を実現するために、イオン打ち込み
によって適当に調整される限り、電圧Ｖｘは電圧ＶＳＳ
すなわち電圧０■から電圧Ｖｄｄまでの任意のレベルに
設定することができる。
通常のダナミツクＲＡＭの適用において、電源電圧Ｖｃ
ｃは低電力スタンドバイ・モード動作中オフにされるこ
とが望ましい。この要件を満すため、電圧Ｖｘは、第９
図に示すように、メモリ・アレイとして用いられる同一
チップ内のＭＯ８回路で電圧Ｖｄｄから発生させること
ができる。この回路は、メタル・マスク切換器によって
いくつかの電圧Ｖｘに対してプログラムすることが可能
であり、？１ｆ圧Ｖｄｄ、　Ｖｃｃ、　ＶＳ３＋ｔ３ヨ
ヒＶｄｄカラＪｉ生すｈり電圧Ｖｘを含むいくつかの可
能な電圧から一つを選択することができる。電圧Ｖｄｄ
から発生された電圧ＶＸは、電源線で偶発的に発生する
かも知れない高いトランジェント電圧をコンテン＋１誘
電体から絶縁させる点でも有利である。また電圧スパ　
４イクはコンデンサ誘電体を破壊して記憶装置を破壊す
ることになろう。
本発明は特定の実施例を参照して説明されたが、この説
明は限定的な意味で解釈されるべきでない。
例えば、前記実１１ｆｉ例では、第ルベル多結晶シリコ
ン層２０が屈曲パターン形状の下部側尋電層であり、第
２レベル多結晶シリコン層１５が上部側１！！Ｐ電層で
あるとしたが、導電層の数は２つである場合に限られず
、また、導電層は多結晶シリコン層にも限られず、シリ
サイドやポリサイド等であってもよい。当業者において
は、本発明の他の実施例と同じく、開示された実施例の
秤々の変更は、本発明の説明を参照することによって明
らかとなるであろう。従って特許請求の範囲は本発明の
真の範囲に含まれるこのような全ての変更または実施例
を包含するものである。
（へ）　発明の効果 配線の断線や短絡の発生を抑制することができるという
効果がある。
【図面の簡単な説明】
第１図は本発明に従って製造された二つのＲＡＭセルを
示す半導体チップの非常に狭い領域を大きく拡大した平
面図、第２図は第１図に示すセルの電気的概要図、第３
ａ図、第３ｂ図、第３Ｃ図および第３ｄ図は第１図にお
いてそれぞれ線ａ−ａ、ｂ−ｂ、ｃ−ｃおよびｄ−ｄに
沿って切断された第１図の半導体装置の断面図、第４ａ
図から第４ｇ図は第１図のセルの線ａ−ａに沿って切断
された製造における種々の段階における断面図、第５図
は本発明の他の実施例によるメモリ・セルを示し、半導
体チップの非常に小さな部分を大きく拡大した平面図、
第６ａ図および第６ｂ図は第５図においてそれぞれ１ａ
−ａおにびｂ−ｂに沿って切断された第５図のセル部分
における平面図、第７図は第５図のメモリ・セルの電気
的概要図、第８ａ図および第８ｂ図は本発明のメモリ・
セルでなく、従来のメモリ・セルにおける各種動作条件
に対する電圧のグラフ図、第９図は本発明のセルにおけ
るオン・チップ電源の電気回路図である。 １０・・・・・・ＭＯＳアクセス・トランジスタ、１１
・・・・・・コンデンサ、１２・・・・・・センス線、
１３・・・・・・行選択線、１４・・・・・・Ｎ＋拡散
領域、１５．２０・・・・・・多結晶シリコン層、１６
・・・・・・ドレイン、１７・・・・・・打ら込み領域
、１８，１９，２１，２２．３１゜４８．４９・・・・
・・シリコン酸化物層、２３・・・・・・コンタクト領
域、３ｏ・・・・・・基板、３２・・・・・・窒化シリ
コン層、３３．３８・・・・・・フォトレジスト膜、３
４・・・・・・フォトレジスト領域、３５．３７・・・
・・・Ｐ＋領域、３６．５１・・・・・・フィールド酸
化物領域、３９．５２・・・・・・領域、４０・・・・
・・ＭＯＳトランジスタ、４１・・・・・・蓄積コンデ
ンサ、４２・・・・・・ビット線、４３・・・・・・ワ
ード線、４４・・・・・・ソース、４５・・・・・・ゲ
ート、４６・・・・・・ドレイン領域、４７・・・・・
・イオン打ち込み領域、５０・・・・・・ストリップ（
Ｖｄ線）、５３・・・・・・酸化膜、５４・・・・・・
コンタクト。

Claims (1)

    【特許請求の範囲】
  1. （１）半導体基板上に絶縁層を介して形成された屈曲パ
    ターン形状のＦ部側導電層と、この下部側導電層の上部
    側に絶縁層を介して形成された上部側導電層と、を備え
    た半導体装置において、前記下部導電層の屈曲部分の内
    角角度が直角よりも大きな角度であることを特徴とする
    半導体装置。
JP61278513A 1976-09-13 1986-11-21 半導体装置 Granted JPS62162354A (ja)

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