JPH0318350B2 - - Google Patents
Info
- Publication number
- JPH0318350B2 JPH0318350B2 JP12690180A JP12690180A JPH0318350B2 JP H0318350 B2 JPH0318350 B2 JP H0318350B2 JP 12690180 A JP12690180 A JP 12690180A JP 12690180 A JP12690180 A JP 12690180A JP H0318350 B2 JPH0318350 B2 JP H0318350B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- conductivity type
- layer
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 29
- 239000011159 matrix material Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 230000006378 damage Effects 0.000 description 10
- 239000013078 crystal Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関する。詳しくは、
ダイオードマトリツクス回路よりなるダイオード
破壊形半導体記憶装置を構成するメモリセルの改
良に関する。更に詳しくは、ダイオード破壊形半
導体記憶装置の各記憶（メモリ）セルへの書き込
み方式が簡略化されており、集積度が向上してい
る半導体記憶装置に関する。
ダイオードマトリツクス回路よりなるダイオード
破壊形半導体記憶装置を構成するメモリセルの改
良に関する。更に詳しくは、ダイオード破壊形半
導体記憶装置の各記憶（メモリ）セルへの書き込
み方式が簡略化されており、集積度が向上してい
る半導体記憶装置に関する。
半導体記憶装置が、一般に、MIS形、ダイオー
ドマトリツクスアレー形、アモルフアス半導体形
に大別されることは周知である。そのうち、ダイ
オードマトリツクスアレー形は、更に、固定マス
ク形、フユーズ切断形、ダイオード破壊形に細分
されるが、ダイオードマトリツクスアレー形はい
ずれも書込まれた情報の消去が不可能である。
たヾ、情報の書き込み方式は、固定マスク形にあ
つては半導体記憶装置の製造工程において使用す
るマスクのパターンにより固定するに反し、フユ
ーズ切断形、ダイオード破壊形にあつては、半導
体記憶装置の製造工程中又は完成後に、所望の記
憶（メモリ）セルに選択的に大電流を流してフユ
ーズを熔断し、又は、接合ダイオードを破壊して
これをなす点が異なる。従来技術におけるダイオ
ード破壊形半導体記憶装置の記憶（メモリ）セル
の断面図を第１図に示す。図において、１はＰ形
半導体基板であり、２はN+の導電形を有する埋
め込み層でありダイオードマトリツクスアレーの
行又は列の一部をなす。３は第１のPN接合であ
り、４は第２のPN接合であり、５は絶縁層であ
り、６は他方の電極でありダイオードマトリツク
スアレーの列又は行の一部をなす。情報の書き込
みにあたつては、整流性導通を必要とするマトリ
ツクス交点に電極６から埋め込み層２に向つて大
電流を流し、第２のPN接合４を破壊して第１の
PN接合３のみを有する記憶（メモリ）セルを構
成する。一方、導通を必要としないマトリツクス
交点には第１のPN接合３と第２のPN接合４と
を存置して絶縁性を保持する。フユーズ切断形に
あつては、情報の書込みを要するマトリツクス交
点に大電流を流してかかる交点に挿入されたフユ
ーズを熔断する点が異なる。
ドマトリツクスアレー形、アモルフアス半導体形
に大別されることは周知である。そのうち、ダイ
オードマトリツクスアレー形は、更に、固定マス
ク形、フユーズ切断形、ダイオード破壊形に細分
されるが、ダイオードマトリツクスアレー形はい
ずれも書込まれた情報の消去が不可能である。
たヾ、情報の書き込み方式は、固定マスク形にあ
つては半導体記憶装置の製造工程において使用す
るマスクのパターンにより固定するに反し、フユ
ーズ切断形、ダイオード破壊形にあつては、半導
体記憶装置の製造工程中又は完成後に、所望の記
憶（メモリ）セルに選択的に大電流を流してフユ
ーズを熔断し、又は、接合ダイオードを破壊して
これをなす点が異なる。従来技術におけるダイオ
ード破壊形半導体記憶装置の記憶（メモリ）セル
の断面図を第１図に示す。図において、１はＰ形
半導体基板であり、２はN+の導電形を有する埋
め込み層でありダイオードマトリツクスアレーの
行又は列の一部をなす。３は第１のPN接合であ
り、４は第２のPN接合であり、５は絶縁層であ
り、６は他方の電極でありダイオードマトリツク
スアレーの列又は行の一部をなす。情報の書き込
みにあたつては、整流性導通を必要とするマトリ
ツクス交点に電極６から埋め込み層２に向つて大
電流を流し、第２のPN接合４を破壊して第１の
PN接合３のみを有する記憶（メモリ）セルを構
成する。一方、導通を必要としないマトリツクス
交点には第１のPN接合３と第２のPN接合４と
を存置して絶縁性を保持する。フユーズ切断形に
あつては、情報の書込みを要するマトリツクス交
点に大電流を流してかかる交点に挿入されたフユ
ーズを熔断する点が異なる。
以上に述べたとおり、ダイオードマトリツクス
アレー形の半導体記憶装置は、固定マスク形にあ
つては特定の用途に対し専用のマスクを必要と
し、その製作のために少なからざる時間と費用と
を必要とする欠点を有し、フユーズ切断形、ダイ
オード破壊形にあつては大量流容量を有するドラ
イバー回路を必要とし半導体記憶装置の少なから
ざる面積をこのドライバー回路のために占有さ
れ、集積度が低下する欠点を有する。
アレー形の半導体記憶装置は、固定マスク形にあ
つては特定の用途に対し専用のマスクを必要と
し、その製作のために少なからざる時間と費用と
を必要とする欠点を有し、フユーズ切断形、ダイ
オード破壊形にあつては大量流容量を有するドラ
イバー回路を必要とし半導体記憶装置の少なから
ざる面積をこのドライバー回路のために占有さ
れ、集積度が低下する欠点を有する。
本発明の目的は、ダイオードマトリツクスアレ
ー形の半導体記憶装置におけるこれらの欠点を解
決することにあり、情報の書き込みレーザ、電子
ビーム、イオンビーム等エネルギー線を特定の領
域に照射することによつて可能となる如き構造の
記憶（メモリ）セルを提供することを要旨とし、
固定マスク形にあつては専用のマスクを不要とし
て半導体記憶装置製作の時間の短縮及び費用の減
少を可能とし、ダイオード破壊形にあつてはドラ
イバー回路を不要とし集積度の向上を可能にする
ことを特有の効果とする。
ー形の半導体記憶装置におけるこれらの欠点を解
決することにあり、情報の書き込みレーザ、電子
ビーム、イオンビーム等エネルギー線を特定の領
域に照射することによつて可能となる如き構造の
記憶（メモリ）セルを提供することを要旨とし、
固定マスク形にあつては専用のマスクを不要とし
て半導体記憶装置製作の時間の短縮及び費用の減
少を可能とし、ダイオード破壊形にあつてはドラ
イバー回路を不要とし集積度の向上を可能にする
ことを特有の効果とする。
以下、図面を参照しつヽ、本発明に係る一実施
例につき、その製造工程を追つてその構造を説明
し、本発明の構成と特有の効果とを更に明らかに
する。一例として、Ｐ形のシリコン（Si）基板１
１上にＮ形の埋込み層がマトリツクスの行又は列
として形成されており、その上層に夫々相互に絶
縁された記憶（メモリ）セルとしてＰ−Ｎ−Ｐ形
の三重層が形成されており、更にその上にマトリ
ツクスの列又は行をなす他方の電極が配設されて
おり、電通を必要とするマトリツクス交点に存在
する記憶（メモリ）セルには上記のＰ−Ｎ−Ｐ形
の三重拡散層のＮ形領域を含む領域にレーザ、電
子ビーム、イオンビーム等のエネルギー線が選択
的に照射されたこの領域がＰ形に転換され、この
記憶（メモリ）セルが選択的に整流性導通を与え
られる構造の複数の記憶（メモリ）セルを含むダ
イオード破壊形半導体記憶装置を挙げる。
例につき、その製造工程を追つてその構造を説明
し、本発明の構成と特有の効果とを更に明らかに
する。一例として、Ｐ形のシリコン（Si）基板１
１上にＮ形の埋込み層がマトリツクスの行又は列
として形成されており、その上層に夫々相互に絶
縁された記憶（メモリ）セルとしてＰ−Ｎ−Ｐ形
の三重層が形成されており、更にその上にマトリ
ツクスの列又は行をなす他方の電極が配設されて
おり、電通を必要とするマトリツクス交点に存在
する記憶（メモリ）セルには上記のＰ−Ｎ−Ｐ形
の三重拡散層のＮ形領域を含む領域にレーザ、電
子ビーム、イオンビーム等のエネルギー線が選択
的に照射されたこの領域がＰ形に転換され、この
記憶（メモリ）セルが選択的に整流性導通を与え
られる構造の複数の記憶（メモリ）セルを含むダ
イオード破壊形半導体記憶装置を挙げる。
第２図参照
第１の工程は、Ｐ形シリコン（Si）基板上に形
成された酸化膜等１３をマスクとしてマトリツク
スの行又は列をなす領域にN+層１２を選択的に
拡散して埋め込み層を形成する工程である。この
埋め込み層１２は所望の方向に延在して、特定の
行又は列に属するすべての記憶（メモリ）セルの
一方の電極を構成することは云うまでもない。こ
の工程完成後のウエーハ断面図を単一の記憶（メ
モリ）セル領域について第２図に示す。図におい
て、１１がＰ形基板であり、１２が埋め込み層を
構成するN+形層であり、１３がマスクとして使
用された酸化膜であり、１３′がN+層内に新たに
成長した酸化膜である。
成された酸化膜等１３をマスクとしてマトリツク
スの行又は列をなす領域にN+層１２を選択的に
拡散して埋め込み層を形成する工程である。この
埋め込み層１２は所望の方向に延在して、特定の
行又は列に属するすべての記憶（メモリ）セルの
一方の電極を構成することは云うまでもない。こ
の工程完成後のウエーハ断面図を単一の記憶（メ
モリ）セル領域について第２図に示す。図におい
て、１１がＰ形基板であり、１２が埋め込み層を
構成するN+形層であり、１３がマスクとして使
用された酸化膜であり、１３′がN+層内に新たに
成長した酸化膜である。
第３図参照
第２の工程は、酸化膜１３，１３′を除去し、
ウエーハ全面にＮ形のシリコン（Si）単結晶層１
４をエピタキシヤル成長する工程である。この工
程完了後の第２図に対応する領域におけるウエー
ハ断面図を第３図に示す。図において、１４がこ
の工程で形成されたＮ形のシリコン（Si）単結晶
層であり、１５は新たに形成された酸化膜であ
る。このＮ形のシリコン（Si）単結晶層１４に次
工程においてＰ−Ｎ−Ｐ形の三重拡散層が形成さ
れるのであるから、Ｎ形でなくＰ形のシリコン
（Si）単結晶層を成長させてもさしつかえないの
であるが、同一チツプ上の他の領域にデコーダ回
路等通常のトランジスタを形成する必要があるの
で、その通常のトランジスタとの共存を容易にす
るためにＮ形のシリコン（Si）単結晶層としてあ
る。
ウエーハ全面にＮ形のシリコン（Si）単結晶層１
４をエピタキシヤル成長する工程である。この工
程完了後の第２図に対応する領域におけるウエー
ハ断面図を第３図に示す。図において、１４がこ
の工程で形成されたＮ形のシリコン（Si）単結晶
層であり、１５は新たに形成された酸化膜であ
る。このＮ形のシリコン（Si）単結晶層１４に次
工程においてＰ−Ｎ−Ｐ形の三重拡散層が形成さ
れるのであるから、Ｎ形でなくＰ形のシリコン
（Si）単結晶層を成長させてもさしつかえないの
であるが、同一チツプ上の他の領域にデコーダ回
路等通常のトランジスタを形成する必要があるの
で、その通常のトランジスタとの共存を容易にす
るためにＮ形のシリコン（Si）単結晶層としてあ
る。
第４図参照
第３の工程は、上記のＮ形のシリコン（Si）単
結晶層１４に、下層から上層に向つてＰ−Ｎ−Ｐ
形の三重拡散層を形成する工程である。かかる三
重拡散層はＮ形シリコン（Si）単結晶層１４の表
面から選択的にアクセプタ不純物例えば硼素(B)並
びにドナー不純物例えば燐（Ｐ）を拡散導入して
形成する。この工程完了後の第２，３図に対応す
る領域におけるウエーハ断面図を第４図に示す。
図において、１６，１７，１８はこの工程におい
て形成されたＰ形、Ｎ形、Ｐ形拡散層であり、１
９は新たに形成されたシリコン（Si）酸化膜であ
る。かかる構造において三重拡散最下層のＰ形領
域１６とN+形埋込層１２との間に、Ｎ形シリコ
（Si）単結晶層１４が残されてもよい。
結晶層１４に、下層から上層に向つてＰ−Ｎ−Ｐ
形の三重拡散層を形成する工程である。かかる三
重拡散層はＮ形シリコン（Si）単結晶層１４の表
面から選択的にアクセプタ不純物例えば硼素(B)並
びにドナー不純物例えば燐（Ｐ）を拡散導入して
形成する。この工程完了後の第２，３図に対応す
る領域におけるウエーハ断面図を第４図に示す。
図において、１６，１７，１８はこの工程におい
て形成されたＰ形、Ｎ形、Ｐ形拡散層であり、１
９は新たに形成されたシリコン（Si）酸化膜であ
る。かかる構造において三重拡散最下層のＰ形領
域１６とN+形埋込層１２との間に、Ｎ形シリコ
（Si）単結晶層１４が残されてもよい。
第５図参照
第４の工程は、外側のＰ形拡散層１６を囲む領
域１４（図においてＮ形のまま残留している領
域）を溝状に除去し、その溝状開口（図示せず）
の表面に酸化膜等絶縁層２０を形成した後、所望
によつては絶縁層で囲まれた溝状開内（図示せ
ず）を多結晶シリコン（Si）等の充填材２１で閉
塞し、三重拡散層よりなる夫々の記憶（メモリ）
セルを絶縁する工程である。この溝は選択エツチ
ングにより形成され、絶縁層は熱酸化あるいは化
学気相成長法により形成することができる。この
工程完了後の第２，３，４図に対応する領域にお
けるウエーハ断面図を第５図に示す。図におい
て、２０が夫々の記憶（メモリ）セルを絶縁する
ための二酸化シリコン（SiO2）等からなる絶縁
層であり、２１が同一目的のための溝状開口又は
それを充填した多結晶シリコン（Si）領域であ
る。かかる多結晶シリコン（Si）も化学気相成長
法により形成することができる。尚、同一構造の
記憶（メモリ）セルが前後左右に配列されている
ことは云うまでもない。又、第１図に示す如き二
重拡散層であれば基板１と同一の導電形の拡散層
でアイソレーシヨンを形成しうるが、本発明にあ
つては第４，５図に示す如く三重拡散層であるの
で、基板１１と同一の導電形の拡散層でアイソレ
ーシヨンを形成することは不可能で、上記のとお
り溝状開口２１を設けて夫々の記憶（メモリ）セ
ルを絶縁せざるを得ない。
域１４（図においてＮ形のまま残留している領
域）を溝状に除去し、その溝状開口（図示せず）
の表面に酸化膜等絶縁層２０を形成した後、所望
によつては絶縁層で囲まれた溝状開内（図示せ
ず）を多結晶シリコン（Si）等の充填材２１で閉
塞し、三重拡散層よりなる夫々の記憶（メモリ）
セルを絶縁する工程である。この溝は選択エツチ
ングにより形成され、絶縁層は熱酸化あるいは化
学気相成長法により形成することができる。この
工程完了後の第２，３，４図に対応する領域にお
けるウエーハ断面図を第５図に示す。図におい
て、２０が夫々の記憶（メモリ）セルを絶縁する
ための二酸化シリコン（SiO2）等からなる絶縁
層であり、２１が同一目的のための溝状開口又は
それを充填した多結晶シリコン（Si）領域であ
る。かかる多結晶シリコン（Si）も化学気相成長
法により形成することができる。尚、同一構造の
記憶（メモリ）セルが前後左右に配列されている
ことは云うまでもない。又、第１図に示す如き二
重拡散層であれば基板１と同一の導電形の拡散層
でアイソレーシヨンを形成しうるが、本発明にあ
つては第４，５図に示す如く三重拡散層であるの
で、基板１１と同一の導電形の拡散層でアイソレ
ーシヨンを形成することは不可能で、上記のとお
り溝状開口２１を設けて夫々の記憶（メモリ）セ
ルを絶縁せざるを得ない。
第６図参照
第５の工程は、内側のＰ形拡散層１８領域上の
酸化膜１９の一部に開口を形成し、ここに他方の
オーミツク電極を形成する工程である。この工程
完了後の第２，３，４，５図に対応する領域にお
けるウエーハ断面図を第６図に示す。図におい
て、２２がこの工程で形成された他方の電極であ
り、埋め込み層１２と直角に交叉する方向に延在
して特定の列又は行に属するすべてのメモリセル
の他方の電極を構成する。電極２２は内側のＰ形
拡散層１８領域とオーミツクにコンタクトされ
る。
酸化膜１９の一部に開口を形成し、ここに他方の
オーミツク電極を形成する工程である。この工程
完了後の第２，３，４，５図に対応する領域にお
けるウエーハ断面図を第６図に示す。図におい
て、２２がこの工程で形成された他方の電極であ
り、埋め込み層１２と直角に交叉する方向に延在
して特定の列又は行に属するすべてのメモリセル
の他方の電極を構成する。電極２２は内側のＰ形
拡散層１８領域とオーミツクにコンタクトされ
る。
以上の説明にあつては、本発明の要旨である記
憶（メモリ）セルの形成工程のみについて述べて
あるが、ダイオードマトリツクスアレー形半導体
記憶装置に当然必要な読み出し用のドライバー回
路、マルチプレクサー回路、出力回路等も併行的
に形成されることは云うまでもない。
憶（メモリ）セルの形成工程のみについて述べて
あるが、ダイオードマトリツクスアレー形半導体
記憶装置に当然必要な読み出し用のドライバー回
路、マルチプレクサー回路、出力回路等も併行的
に形成されることは云うまでもない。
次に情報の書込み動作を説明する。第６図に示
すとおり、夫々の記憶（メモリ）セルは二つの電
極１２，２２の間にＮ−Ｐ−Ｎ−Ｐ接合が存在す
るので、いずれの方向に対しても導通はない。そ
こで、情報の書込みすなわち整流性導通を必要と
するマトリツクス交点に存在する記憶（メモリ）
セルに対しては、三重拡散層１６，１７，１８の
中間のＮ形層１７領域を含む領域上に選択的にレ
ーザ、電子ビーム、イオンビーム等のエネルギー
線を照射して、加熱し、この領域１７のＮ形不純
物と領域１６及び１８のＰ形不純物とを再分布さ
せ、絶対量で勝るＰ形不純物によつて領域１７の
表面及び領域１６，１８を等質のＰ形層に転換す
る。その結果、一方の電極を構成するN+形埋め
込み層１２と他方の電極２２とオーミツクに接続
しているＰ形層１６，１７，１８との間に唯１個
のＰ−Ｎ接合１６，１２が残ることになり、電極
２２からN+形埋め込み層１２に向つて整流性導
通を有する記憶（メモリ）セルとなり、情報の書
き込みがなされる。
すとおり、夫々の記憶（メモリ）セルは二つの電
極１２，２２の間にＮ−Ｐ−Ｎ−Ｐ接合が存在す
るので、いずれの方向に対しても導通はない。そ
こで、情報の書込みすなわち整流性導通を必要と
するマトリツクス交点に存在する記憶（メモリ）
セルに対しては、三重拡散層１６，１７，１８の
中間のＮ形層１７領域を含む領域上に選択的にレ
ーザ、電子ビーム、イオンビーム等のエネルギー
線を照射して、加熱し、この領域１７のＮ形不純
物と領域１６及び１８のＰ形不純物とを再分布さ
せ、絶対量で勝るＰ形不純物によつて領域１７の
表面及び領域１６，１８を等質のＰ形層に転換す
る。その結果、一方の電極を構成するN+形埋め
込み層１２と他方の電極２２とオーミツクに接続
しているＰ形層１６，１７，１８との間に唯１個
のＰ−Ｎ接合１６，１２が残ることになり、電極
２２からN+形埋め込み層１２に向つて整流性導
通を有する記憶（メモリ）セルとなり、情報の書
き込みがなされる。
以上に説明せるとおり、情報の書き込みはエネ
ルギー線の選択的照射によつてなされるので、固
定マスク形にあつては、情報の書き込みのための
専用のマスクを製作する必要がなく、半導体記憶
装置製作の時間の短縮及び費用の減少が可能とな
り、Ｐ−ROMを含むダイオード破壊形にあつて
は、情報の書き込みのためのドライバー回路の必
要がなく、集積度を向上することができる。もつ
とも、第１図と第６図とを比較すれば明らかなよ
うに本発明に係る記憶（メモリ）セルの占有面積
が多少大きくなる傾向は否めないが、エネルギー
線照射によつて消滅させられるＮ形層１７の幅は
僅少であるから、この点は欠点として取り上げる
には及ばない。
ルギー線の選択的照射によつてなされるので、固
定マスク形にあつては、情報の書き込みのための
専用のマスクを製作する必要がなく、半導体記憶
装置製作の時間の短縮及び費用の減少が可能とな
り、Ｐ−ROMを含むダイオード破壊形にあつて
は、情報の書き込みのためのドライバー回路の必
要がなく、集積度を向上することができる。もつ
とも、第１図と第６図とを比較すれば明らかなよ
うに本発明に係る記憶（メモリ）セルの占有面積
が多少大きくなる傾向は否めないが、エネルギー
線照射によつて消滅させられるＮ形層１７の幅は
僅少であるから、この点は欠点として取り上げる
には及ばない。
以上説明せるとおり、本発明によれば、固定マ
スク形、ダイオード破壊形を問わず、ダイオード
マトリツクスアレー形の半導体記憶装置におい
て、情報の書き込みがエネルギー線の選択的照射
によつて可能であるから、かかる情報の書き込み
方式が簡略化されており、固定マスク形において
はマスクが不要であり、ダイオード破壊形にあつ
ては集積度の向上した半導体記憶装置を提供する
ことができる。
スク形、ダイオード破壊形を問わず、ダイオード
マトリツクスアレー形の半導体記憶装置におい
て、情報の書き込みがエネルギー線の選択的照射
によつて可能であるから、かかる情報の書き込み
方式が簡略化されており、固定マスク形において
はマスクが不要であり、ダイオード破壊形にあつ
ては集積度の向上した半導体記憶装置を提供する
ことができる。
上記の説明にあつてはＰ形のシリコン（Si）基
板を用いて半導体記憶装置を製作する例を挙げて
あるが、これが一例であり、Ｐ形の基板に限るこ
とはなく、又、シリコン（Si）以外の半導体をも
つて製作することが可能なことは云うまでもな
い。
板を用いて半導体記憶装置を製作する例を挙げて
あるが、これが一例であり、Ｐ形の基板に限るこ
とはなく、又、シリコン（Si）以外の半導体をも
つて製作することが可能なことは云うまでもな
い。
第１図は従来技術におけるダイオード破壊形半
導体記憶装置の記憶（メモリ）セルの断面図であ
る。第２，３，４，５，６図は、夫々、本発明に
係るダイオード破壊形半導体記憶装置の製造方法
の第１の工程、第２の工程、第３の工程、第４の
工程、第５の工程完了後の記憶（メモリ）セル領
域のウエーハ断面図である。 １１……基板、１２……埋め込み層、１６……
外側のＰ形拡散層、１７……Ｎ形拡散層、１８…
…内側のＰ形拡散層、１９，２０……絶縁層、２
１……各記憶（メモリ）セル間絶縁、２２……電
極。
導体記憶装置の記憶（メモリ）セルの断面図であ
る。第２，３，４，５，６図は、夫々、本発明に
係るダイオード破壊形半導体記憶装置の製造方法
の第１の工程、第２の工程、第３の工程、第４の
工程、第５の工程完了後の記憶（メモリ）セル領
域のウエーハ断面図である。 １１……基板、１２……埋め込み層、１６……
外側のＰ形拡散層、１７……Ｎ形拡散層、１８…
…内側のＰ形拡散層、１９，２０……絶縁層、２
１……各記憶（メモリ）セル間絶縁、２２……電
極。
Claims (1)
- 【特許請求の範囲】 １ 一導電形半導体基板上に形成されたダイオー
ドマトリツクス回路よりなるダイオード破壊形半
導体記憶装置において、 記憶セルは前記一導電型半導体基板１１上に形
成された反対導電形埋込み層１２と、 前記埋込層１２上にあつて前記基板１１上の半
導体層に形成された第１の一導電形領域１６と、 前記一導電形領域１６内に形成された反対導電
形領域１７と、 前記反対導電形領域１７内に形成された第２の
一導電形領域１８とを有し、 前記記憶セルを構成する前記第１の一導電形領
域１６は、埋め込み絶縁層２０をもつて囲まれて
素子分離されてなり、 前記反対導電形領域１７に照射されるエネルギ
ー線により情報の書込みがなされる ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12690180A JPS5750467A (en) | 1980-09-12 | 1980-09-12 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12690180A JPS5750467A (en) | 1980-09-12 | 1980-09-12 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750467A JPS5750467A (en) | 1982-03-24 |
| JPH0318350B2 true JPH0318350B2 (ja) | 1991-03-12 |
Family
ID=14946682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12690180A Granted JPS5750467A (en) | 1980-09-12 | 1980-09-12 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750467A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247962A (ja) * | 1984-05-23 | 1985-12-07 | Seiko Epson Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593254A (en) * | 1979-01-05 | 1980-07-15 | Univ Leland Stanford Junior | Readdonly memory and method of programming same |
-
1980
- 1980-09-12 JP JP12690180A patent/JPS5750467A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593254A (en) * | 1979-01-05 | 1980-07-15 | Univ Leland Stanford Junior | Readdonly memory and method of programming same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750467A (en) | 1982-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6383860B2 (en) | Semiconductor device and method of manufacturing the same | |
| EP0599388B1 (en) | Semiconductor device provided with a programmable element | |
| KR890004470B1 (ko) | 독출전용 기억장치와 그 제조방법 | |
| EP0453998B1 (en) | Semiconductor memory device having a bit line constituted by a semiconductor layer | |
| GB1594957A (en) | Process for fabricating an mos semiconductor circuit | |
| US5276343A (en) | Semiconductor memory device having a bit line constituted by a semiconductor layer | |
| US5340762A (en) | Method of making small contactless RAM cell | |
| JPH08227981A (ja) | Ｄｒａｍユニットセルおよびｄｒａｍユニットセルのアレー、またはサブストレート内のｄｒａｍユニットの製造方法 | |
| US4139786A (en) | Static MOS memory cell using inverted N-channel field-effect transistor | |
| JPH05198666A (ja) | 半導体装置およびその製造方法 | |
| KR100500261B1 (ko) | Dram-셀장치및그제조방법 | |
| US4376984A (en) | Programmable read-only memory device | |
| US4352997A (en) | Static MOS memory cell using inverted N-channel field-effect transistor | |
| JP2670744B2 (ja) | プログラム可能な素子を備えた半導体装置 | |
| US6150700A (en) | Advanced nor-type mask ROM | |
| KR950012744B1 (ko) | 반도체 기억장치의 제조방법 | |
| JP2623122B2 (ja) | 三次元構造の半導体メモリ装置 | |
| JPS587860A (ja) | 半導体記憶装置 | |
| JPH0318350B2 (ja) | ||
| JPH0629493A (ja) | 半導体固定記憶装置 | |
| US20020050606A1 (en) | Semi-monolithic memory with high-density cell configurations | |
| US5100824A (en) | Method of making small contactless RAM cell | |
| JPS6379373A (ja) | 半導体装置およびその製造方法 | |
| JPS6248389B2 (ja) | ||
| JPH0318351B2 (ja) |