JPH0629493A - 半導体固定記憶装置 - Google Patents
半導体固定記憶装置Info
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- JPH0629493A JPH0629493A JP4184826A JP18482692A JPH0629493A JP H0629493 A JPH0629493 A JP H0629493A JP 4184826 A JP4184826 A JP 4184826A JP 18482692 A JP18482692 A JP 18482692A JP H0629493 A JPH0629493 A JP H0629493A
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- type semiconductor
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Abstract
(57)【要約】
【目的】本発明はＭＯＳトランジスタによって構成され
るメモリセルを用いる半導体固定記憶装置において、メ
モリセルの高密度化を実現することを目的とする。 【構成】半導体基板の所定領域に形成されたＭＯＳトラ
ンジスタと、そのドレイン電極上に形成されたＰｎ接合
ダイオードを有し、Ｐｎ接合ダイオードがビット線とＭ
ＯＳトランジスタのドレイン電極間に接続された構成と
する。
るメモリセルを用いる半導体固定記憶装置において、メ
モリセルの高密度化を実現することを目的とする。 【構成】半導体基板の所定領域に形成されたＭＯＳトラ
ンジスタと、そのドレイン電極上に形成されたＰｎ接合
ダイオードを有し、Ｐｎ接合ダイオードがビット線とＭ
ＯＳトランジスタのドレイン電極間に接続された構成と
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭ（読みだし専用
メモリ）に係わり、とくに、ワード線の信号によってビ
ット線を駆動するトランジスタから成る複数のメモリセ
ルから構成されている半導体固定記憶装置に関する。
メモリ）に係わり、とくに、ワード線の信号によってビ
ット線を駆動するトランジスタから成る複数のメモリセ
ルから構成されている半導体固定記憶装置に関する。
【０００２】
【従来の技術】一般に半導体固定記憶装置には、図４お
よび図５に示すように、たとえばｐ型半導体基板１と、
ｐ型半導体基板１に形成されたｎ＋拡散層２、７とｐ型
半導体基板１の表面の薄い絶縁膜１４の上に形成された
ポリシリコンのゲート電極６と、ｐ型半導体基板１の表
面に形成された分離用絶縁層８とから成るＭＯＳトラン
ジスタで構成されるメモリセル１２を用いるものがあ
る。なお、図中の４はドレイン電極、５はソース電極、
１３は絶縁層、１６、１７は開口である。
よび図５に示すように、たとえばｐ型半導体基板１と、
ｐ型半導体基板１に形成されたｎ＋拡散層２、７とｐ型
半導体基板１の表面の薄い絶縁膜１４の上に形成された
ポリシリコンのゲート電極６と、ｐ型半導体基板１の表
面に形成された分離用絶縁層８とから成るＭＯＳトラン
ジスタで構成されるメモリセル１２を用いるものがあ
る。なお、図中の４はドレイン電極、５はソース電極、
１３は絶縁層、１６、１７は開口である。
【０００３】このような１つのＭＯＳトランジスタから
成るメモリセル１２は、図６に示すようにマトリックス
状に配列し、たとえば、ドレイン電極４を対応する１つ
のビット線１０に、一方、ゲート電極６を対応する１つ
のワード線１１にそれぞれ接続する。また電極ドレイン
電極４のもう一方のソース電極５は、まとめてグランド
電位に接続し、このようにしてＲＯＭが構成される。そ
してＲＯＭの書き込みは、ｎ＋拡散層２とドレイン電極
４を接続する開口１７を開けるか開けないかで行なうこ
とができる。
成るメモリセル１２は、図６に示すようにマトリックス
状に配列し、たとえば、ドレイン電極４を対応する１つ
のビット線１０に、一方、ゲート電極６を対応する１つ
のワード線１１にそれぞれ接続する。また電極ドレイン
電極４のもう一方のソース電極５は、まとめてグランド
電位に接続し、このようにしてＲＯＭが構成される。そ
してＲＯＭの書き込みは、ｎ＋拡散層２とドレイン電極
４を接続する開口１７を開けるか開けないかで行なうこ
とができる。
【０００４】
【発明が解決しようとする課題】ところで図５に示すよ
うにメモリセルの配置は、セル間の電気的絶縁を得るた
めに厚い絶縁層１３が必要であった。このためｎ＋拡散
層２を密着して配置できない問題がある。
うにメモリセルの配置は、セル間の電気的絶縁を得るた
めに厚い絶縁層１３が必要であった。このためｎ＋拡散
層２を密着して配置できない問題がある。
【０００５】本発明は、厚い絶縁層を不要にしてメモリ
セルの高密度化ができる半導体固定記憶装置を提供する
ことを目的とする。
セルの高密度化ができる半導体固定記憶装置を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板上の所定の領域に形成された
ＭＯＳトランジスタと、そのドレイン電極上に形成され
たｐｎ接合ダイオードを有する半導体固定記憶装置の構
成としている。
め、本発明は、半導体基板上の所定の領域に形成された
ＭＯＳトランジスタと、そのドレイン電極上に形成され
たｐｎ接合ダイオードを有する半導体固定記憶装置の構
成としている。
【０００７】
【作用】上記構成において、ｐｎ接合ダイオードはビッ
ト線とＭＯＳトランジスタのドレイン電極の間に接続さ
れ、ビット線間の干渉を防ぎ、したがって厚い絶縁層に
よる分離を不要とし、メモリセルの高密度化を実現でき
ることとなる。
ト線とＭＯＳトランジスタのドレイン電極の間に接続さ
れ、ビット線間の干渉を防ぎ、したがって厚い絶縁層に
よる分離を不要とし、メモリセルの高密度化を実現でき
ることとなる。
【０００８】
【実施例】図１および図２は、本発明に係わるマスクＲ
ＯＭの部分断面図を示す模式図であって、既掲の図面に
おけると同じ部分に同一符号を付してある。たとえばｐ
型半導体基板１の表面には、所定位置に設けられた開口
１６および１７を有する分離用絶縁層８が形成されてい
る。開口１７におけるｐ型半導体基板１にはｎ＋拡散層
７が形成されており、たとえば、アルミニウム（Ａｌ）
から成るソース電極５とオーミックコンタクトが形成さ
れている。一方開口１６におけるｐ型半導体基板１に
は、深いｎ＋拡散層２とその内側にｐ＋拡散層３が形成
されており、たとえば、Ａｌからなるドレイン電極４と
オーミックコンタクトが形成されている。またｎ＋拡散
層２と３の間でｐｎ接合ダイオードが形成されている。
さらにｎ＋拡散層２および７の間のｐ型半導体基板１の
表面には、薄い絶縁膜１４の上に形成された、たとえ
ば、ポリシリコンからなるゲート電極６が形成されてい
る。上記の構成になるメモリセルがマトリックス状に配
列され、それぞれが、たとえばドレイン電極４をビット
線に、一方、ゲート電極６がワード線に、またソース電
極５がグランド電位に接続されている。
ＯＭの部分断面図を示す模式図であって、既掲の図面に
おけると同じ部分に同一符号を付してある。たとえばｐ
型半導体基板１の表面には、所定位置に設けられた開口
１６および１７を有する分離用絶縁層８が形成されてい
る。開口１７におけるｐ型半導体基板１にはｎ＋拡散層
７が形成されており、たとえば、アルミニウム（Ａｌ）
から成るソース電極５とオーミックコンタクトが形成さ
れている。一方開口１６におけるｐ型半導体基板１に
は、深いｎ＋拡散層２とその内側にｐ＋拡散層３が形成
されており、たとえば、Ａｌからなるドレイン電極４と
オーミックコンタクトが形成されている。またｎ＋拡散
層２と３の間でｐｎ接合ダイオードが形成されている。
さらにｎ＋拡散層２および７の間のｐ型半導体基板１の
表面には、薄い絶縁膜１４の上に形成された、たとえ
ば、ポリシリコンからなるゲート電極６が形成されてい
る。上記の構成になるメモリセルがマトリックス状に配
列され、それぞれが、たとえばドレイン電極４をビット
線に、一方、ゲート電極６がワード線に、またソース電
極５がグランド電位に接続されている。
【０００９】上記、本実施例に係る半導体固体記憶装置
の書き込みは、開口１６または１７をエッチング等によ
り開けるか開けないかで行なうことができる。読みだし
は、ソース電極５を基準としてビット線に正の電位を与
え、しかるのち、任意のワード線の１つを正の電位にす
ることでビット線の電位が変化するかもしれないかを検
出することにより行なわれる。このとき、図２に示すよ
うに各ビット線のドレイン電極４は、ｎ＋拡散層３およ
び２から成るｐｎ接合ダイオードにより分離されビット
線間の干渉は発生しない。
の書き込みは、開口１６または１７をエッチング等によ
り開けるか開けないかで行なうことができる。読みだし
は、ソース電極５を基準としてビット線に正の電位を与
え、しかるのち、任意のワード線の１つを正の電位にす
ることでビット線の電位が変化するかもしれないかを検
出することにより行なわれる。このとき、図２に示すよ
うに各ビット線のドレイン電極４は、ｎ＋拡散層３およ
び２から成るｐｎ接合ダイオードにより分離されビット
線間の干渉は発生しない。
【００１０】図３は、本発明の別の実施例のメモリセル
の部分断面を示す模式図である。本実施例のメモリセル
においてｐ型半導体基板１およびｐ型半導体基板１上に
形成される分離用絶縁層８、電極５および６は、前記実
施例と同じである。前記実施例と異なるのは、ドレイン
電極４内にｐｎ接合ダイオードを形成するのではなく開
口部にｐｎ接合ダイオードを形成する。開口９は、通常
より微細な、たとえば１ミクロンメータ以下の開口と
し、電極４のアルミニウムとＮ＋拡散層の間に熱処理に
よりアルミドープのシリコンをエピタキシャル成長させ
ることで電極４と拡散層の間にショットキーバリアダイ
オードを形成することにより行なう。この実施例は、前
記のものよりさらに高密度化を可能とする。
の部分断面を示す模式図である。本実施例のメモリセル
においてｐ型半導体基板１およびｐ型半導体基板１上に
形成される分離用絶縁層８、電極５および６は、前記実
施例と同じである。前記実施例と異なるのは、ドレイン
電極４内にｐｎ接合ダイオードを形成するのではなく開
口部にｐｎ接合ダイオードを形成する。開口９は、通常
より微細な、たとえば１ミクロンメータ以下の開口と
し、電極４のアルミニウムとＮ＋拡散層の間に熱処理に
よりアルミドープのシリコンをエピタキシャル成長させ
ることで電極４と拡散層の間にショットキーバリアダイ
オードを形成することにより行なう。この実施例は、前
記のものよりさらに高密度化を可能とする。
【００１１】
【発明の効果】前記実施例の説明より明らかなように本
発明によれは、ＭＯＳトランジスタによって構成される
メモリセルを用いる半導体固定状態装置において、その
メモリセルにｐｎ接合ダイオードを形成したことによ
り、前記ｐｎ接合ダイオードがビット線間の干渉を防
ぎ、厚い絶縁層分離を不要とし、したがって半導体固定
記憶装置のメモリセルの高密度化を実現するものであ
る。
発明によれは、ＭＯＳトランジスタによって構成される
メモリセルを用いる半導体固定状態装置において、その
メモリセルにｐｎ接合ダイオードを形成したことによ
り、前記ｐｎ接合ダイオードがビット線間の干渉を防
ぎ、厚い絶縁層分離を不要とし、したがって半導体固定
記憶装置のメモリセルの高密度化を実現するものであ
る。
【図１】本発明の一実施例の半導体固定記憶装置におけ
るメモリセルの部分断面を示す模式図
るメモリセルの部分断面を示す模式図
【図２】同メモリセルのビット方向の部分断面を示す模
式図
式図
【図３】本発明の他の実施例の半導体固定記憶装置にお
けるメモリセルの部分断面を示す模式図
けるメモリセルの部分断面を示す模式図
【図４】従来の半導体固定記憶装置におけるメモリセル
の部分断面を示す模式図
の部分断面を示す模式図
【図５】同メモリセルのビット方向の部分断面を示す模
式図
式図
【図６】同メモリセルのマトリックス配列を示す図
１ ｐ型半導体基板 ２、７ ｎ＋拡散層 ３ ｐ＋拡散層 ４、５、６ 電極 ８ 分離用絶縁層 １３ 素子分離用の厚い絶縁層 １６、１７ 開口
Claims (2)
- 【請求項１】 半導体基板の所定領域に形成されたＭＯ
Ｓトランジスタと、そのドレイン電極上に形成されたｐ
ｎ接合ダイオードとを有し、前記ｐｎ接合ダイオードが
ビット線とＭＯＳトランジスタのドレイン電極間に接続
された半導体固定記憶装置。 - 【請求項２】 半導体基板の所定領域に形成されたＭＯ
Ｓトランジスタと、そのドレイン電極内に形成されたｐ
ｎ接合ダイオードとを有し、前記ｐｎ接合ダイオードが
ビット線とＭＯＳトランジスタのドレイン電極間に接続
された半導体固定記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184826A JP2690242B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体固定記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184826A JP2690242B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体固定記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629493A true JPH0629493A (ja) | 1994-02-04 |
| JP2690242B2 JP2690242B2 (ja) | 1997-12-10 |
Family
ID=16159976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4184826A Expired - Lifetime JP2690242B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体固定記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690242B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19505293A1 (de) * | 1995-02-16 | 1996-08-22 | Siemens Ag | Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand |
| US5629546A (en) * | 1995-06-21 | 1997-05-13 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US5757051A (en) * | 1996-11-12 | 1998-05-26 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
| JP2006024911A (ja) * | 2004-06-09 | 2006-01-26 | Sanyo Electric Co Ltd | メモリ |
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
| JP2007035724A (ja) * | 2005-07-22 | 2007-02-08 | Sanyo Electric Co Ltd | メモリ |
| US7476945B2 (en) | 2004-03-17 | 2009-01-13 | Sanyo Electric Co., Ltd. | Memory having reduced memory cell size |
-
1992
- 1992-07-13 JP JP4184826A patent/JP2690242B2/ja not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19505293A1 (de) * | 1995-02-16 | 1996-08-22 | Siemens Ag | Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand |
| US6140685A (en) * | 1995-06-21 | 2000-10-31 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US5629546A (en) * | 1995-06-21 | 1997-05-13 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US5672536A (en) * | 1995-06-21 | 1997-09-30 | Micron Technology, Inc. | Method of manufacturing a novel static memory cell having a tunnel diode |
| US6404018B1 (en) | 1995-06-21 | 2002-06-11 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US5770497A (en) * | 1995-06-21 | 1998-06-23 | Micron Technology, Inc. | Method of manufacturing a novel static memory cell having a tunnel diode |
| US5780906A (en) * | 1995-06-21 | 1998-07-14 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US6184539B1 (en) | 1996-11-12 | 2001-02-06 | Micron Technology, Inc. | Static memory cell and method of forming static memory cell |
| US5976926A (en) * | 1996-11-12 | 1999-11-02 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US5757051A (en) * | 1996-11-12 | 1998-05-26 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
| US7476945B2 (en) | 2004-03-17 | 2009-01-13 | Sanyo Electric Co., Ltd. | Memory having reduced memory cell size |
| US7704825B2 (en) | 2004-03-17 | 2010-04-27 | Sanyo Electric Co., Ltd. | Method of fabricating memory including diode |
| JP2006024911A (ja) * | 2004-06-09 | 2006-01-26 | Sanyo Electric Co Ltd | メモリ |
| JP4632869B2 (ja) * | 2004-06-09 | 2011-02-16 | 三洋電機株式会社 | メモリ |
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
| JP2007035724A (ja) * | 2005-07-22 | 2007-02-08 | Sanyo Electric Co Ltd | メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690242B2 (ja) | 1997-12-10 |
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