JP2005268370A - メモリおよびその製造方法 - Google Patents
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Abstract
【解決手段】このメモリは、p型シリコン基板13の上面のメモリセルアレイ領域に形成され、メモリセル9に含まれるダイオード10のカソードとして機能するn型不純物領域14と、n型不純物領域14の表面に所定の間隔を隔てて複数形成され、ダイオード10のアノードとして機能するp型不純物領域15とを備えている。
【選択図】図3
Description
(第1実施形態)
図1は、本発明の第1実施形態によるマスクROMの構成を示した回路図である。図2は、図1に示した第1実施形態によるマスクROMのメモリセルアレイの構成を示した平面レイアウト図である。図3は、図2に示した第1実施形態によるマスクROMのメモリセルアレイの100−100線に沿った断面図である。図4は、図2に示した第1実施形態によるマスクROMの破線領域Aを拡大して示した拡大平面図である。図1〜図4を参照して、本発明の第1実施形態によるマスクROMの構成について説明する。
図22は、本発明の第2実施形態によるMRAM(Magnetic Random Access Memory)の構成を示した回路図である。図23および図24は、図22に示した第2実施形態によるMRAMに用いるTMR(Tunneling Magneto Resistance)素子の構成を説明するための模式図である。図25は、図22に示した第2実施形態によるMRAMのメモリセルアレイの構成を示した断面図である。図26は、図25に示した第2実施形態によるMRAMのメモリセルアレイの150−150線に沿った断面図であり、図27は、図25に示した第2実施形態によるMRAMのメモリセルアレイの200−200線に沿った断面図である。図22〜図27を参照して、本発明の第2実施形態によるMRAMの構成について説明する。この第2実施形態では、クロスポイント型のMRAMにおいて、選択トランジスタのドレイン領域と、メモリセルに含まれるダイオードのカソードとを共通の不純物領域で形成した例について説明する。
9、59 メモリセル
10、60 ダイオード
11、41、61 選択トランジスタ
13 p型シリコン基板(半導体基板)
14、64 n型不純物領域(第1不純物領域)
14a 不純物領域(第4不純物領域)
14b 不純物領域(第5不純物領域)
15、65 p型不純物領域(第2不純物領域)
17、41a、67 ソース領域
17a n型低濃度不純物領域(第3不純物領域)
17b n型高濃度不純物領域
21 層間絶縁膜
22 コンタクトホール(開口部)
42 低耐圧nチャネルトランジスタ
42a n型ソース/ドレイン領域
42b n型低濃度不純物領域(第6不純物領域)
42c n型高濃度不純物領域
43 高耐圧トランジスタ
43a n型ソース/ドレイン領域
43b n型低濃度不純物領域(第6不純物領域)
43c n型高濃度不純物領域
44 低耐圧pチャネルトランジスタ
44a p型ソース/ドレイン領域
44c p型コンタクト領域(コンタクト領域)
62、92 TMR素子(素子)
Claims (11)
- 半導体基板の主表面のメモリセルアレイ領域に形成され、メモリセルに含まれるダイオードの一方電極として機能する第1導電型の第1不純物領域と、
前記第1不純物領域の表面に所定の間隔を隔てて複数形成され、前記ダイオードの他方電極として機能する第2導電型の第2不純物領域とを備えた、メモリ。 - 前記第1不純物領域上に形成されるとともに、前記第2不純物領域に対応する領域に設けられた開口部を含む層間絶縁膜と、
前記開口部を介して前記第2不純物領域に接続される配線とをさらに備え、
前記開口部は、前記第2不純物領域の形成時に前記第1不純物領域に第2導電型の不純物を導入する際にも用いられる、請求項1に記載のメモリ。 - 複数の前記メモリセルに対して1つ設けられ、一対のソース/ドレイン領域を有する選択トランジスタをさらに備え、
前記第1不純物領域は、前記ダイオードの一方電極のみならず、前記選択トランジスタのソース/ドレイン領域の一方としても機能する、請求項1または2に記載のメモリ。 - 前記第1不純物領域は、前記選択トランジスタに対応する領域で分割されている、請求項3に記載のメモリ。
- 前記選択トランジスタのソース/ドレイン領域の他方は、少なくとも第3不純物領域を含み、
前記第1不純物領域は、少なくとも、前記第3不純物領域の不純物濃度と実質的に同じ不純物濃度を有する第4不純物領域を含む、請求項3または4に記載のメモリ。 - 前記第1不純物領域は、前記第4不純物領域よりも深く注入された第5不純物領域をさらに含み、
前記半導体基板の主表面の周辺回路領域に形成され、前記第4不純物領域および第5不純物領域のいずれか一方と実質的に同じ不純物濃度の第6不純物領域を有する一対のソース/ドレイン領域を含むトランジスタをさらに備える、請求項5に記載のメモリ。 - 前記メモリセルは、前記ダイオード上に設けられた抵抗変化を伴う素子をさらに含む、請求項1〜6のいずれか1項に記載のメモリ。
- 前記ダイオードを含むメモリセルは、マトリックス状に配置されている、請求項1〜7のいずれか1項に記載のメモリ。
- 半導体基板の主表面のメモリセルアレイ領域に、第1導電型の不純物を導入することにより、メモリセルに含まれるダイオードの一方電極として機能する第1導電型の第1不純物領域を形成する工程と、
前記第1不純物領域の表面の所定領域に第2導電型の不純物を導入することにより、前記ダイオードの他方電極として機能する複数の第2導電型の第2不純物領域を形成する工程とを備えた、メモリの製造方法。 - 前記第1不純物領域上に開口部を有する層間絶縁膜を形成する工程と、
前記開口部を介して前記第2不純物領域に接続される配線を形成する工程とをさらに備え、
前記第2不純物領域を形成する工程は、前記第1不純物領域に前記開口部を介して第2導電型の不純物をイオン注入する工程を含む、請求項9に記載のメモリの製造方法。 - 前記半導体基板の主表面の周辺回路領域に、第2導電型の不純物を導入することにより、前記周辺回路に含まれるトランジスタのソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域の表面の所定領域に第2導電型の不純物をイオン注入することにより、前記ソース/ドレイン領域に対して配線を接続する際の接触抵抗を低減するためのコンタクト領域を形成する工程とをさらに備え、
前記コンタクト領域を形成する工程は、前記第1不純物領域に第2導電型の不純物をイオン注入する工程と実質的に同じ工程で行われる、請求項10に記載のメモリの製造方法。
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