JP2002170379A

JP2002170379A - メモリセルアレイ、不揮発性記憶ユニットおよび不揮発性半導体記憶装置

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Publication number: JP2002170379A
Application number: JP2001276873A
Authority: JP
Inventors: Takeshi Okazawa; 武岡澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-09-19
Filing date: 2001-09-12
Publication date: 2002-06-14
Anticipated expiration: 2021-09-12
Also published as: JP3737403B2

Abstract

(57)【要約】【課題】ワード線、ビット線の容量を実質的に低減して
ＭＲＡＭメモリセルアレイの規模の限界を広げる。【解決手段】メモリセルアレイのアレイ構成を、ワード
線、ビット線を主／副構成にし、切り換え用に選択トラ
ンジスタを設ける。具体的には、主ワード線ＭＷ１〜Ｍ
Ｗ（２ｍ）、主ビット線ＭＢ１〜ＭＢ（２ｎ）をメモリ
セルアレイ１の全体に共通して設け、ワード選択トラン
ジスタＷＴ１１〜ＷＴ４ｍおよびビット選択トランジス
タＢＴ１１〜ＢＴ４ｎを介して副ワード線ＳＷ１１〜Ｓ
Ｗ１ｍ、ＳＷ２１〜ＳＷ２ｍ、ＳＷ３１〜ＳＷ３ｍ、Ｓ
Ｗ４１〜ＳＷ４ｍおよび副ビット線ＳＢ１１〜ＳＢ１
ｎ、ＳＢ２１〜ＳＢ２ｎ、ＳＢ３１〜ＳＢ３ｎ、ＳＢ４
１〜ＳＢ４ｎに接続する。ワード選択線ＷＳＬ１，ＷＳ
Ｌ２およびビット選択線ＢＳＬ１，ＢＳＬ２によりメモ
リセルブロックを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書換え可
能な複数のメモリセルを含むメモリセルアレイ、デコー
ダと書き込み／読み出し回路を含む不揮発性記憶ユニッ
トおよび入出力回路等を含む不揮発性半導体記憶装置に
関し、特に、強磁性薄膜よりなる磁気抵抗素子のメモリ
セルを複数個含むメモリセルアレイおよびこれを備えて
構成される不揮発性記憶ユニット並びに不揮発性半導体
記憶装置に関する。

【０００２】

【従来の技術】電気的に書換え可能な不揮発性半導体記
憶装置において、強磁性薄膜よりなる磁気抵抗素子を用
いてメモリ素子を構成されているものを高密度磁気メモ
リ（Magnetic Random Access Memorｙ：以下ＭＲＡＭと
略す）と称する。

【０００３】図９は、ＭＲＡＭのメモリ素子の一例の模
式図である。図９（ａ）は、メモリ素子構造の模式図で
あり、（ｂ）は、読み出し動作を示す模式図であり、
（ｃ）は、磁化状態と記憶データとの対応を示す模式図
である。

【０００４】図９（ａ）に示すように、下層配線層１１
上の所定の表面に厚さ約２０ｎｍの強磁性膜よりなり磁
化の方向が固定された固定層１２と、厚さ約１．５ｎｍ
の絶縁層１３と、厚さ約２０ｎｍの強磁性膜よりなり記
憶データに対応して磁化の方向が変化するデータ記憶層
１４とが下層配線１１から上方に順次積層して形成さ
れ、データ記憶層１４上には下層配線１１と直交する方
向に伸びた上層配線１５が形成されている。

【０００５】図９（ｃ）に示すように、メモリ素子にお
けるデータの記憶は、磁化の方向が固定された固定層１
２の磁化の方向と、外部磁場によって磁化の方向が変化
するデータ記憶層１４の磁化の方向とが、互いに平行
（データ “０” にあたる）であるか、または反平行
（データ “１” にあたる）であるかにより２値の記憶
を行う。

【０００６】固定層とデータ記憶層の磁化の方向が互い
に平行であるときと反平行であるときでは、トンネル磁
気抵抗（ＴＭＲ）効果により絶縁層１３の電気抵抗値が
１０〜４０％程度変化するので、図９（ｂ）に示すよう
に、下層配線１１と上層配線１５との間に所定の電位差
を与えて絶縁層１３を流れるトンネル電流の変化すなわ
ち読み出し電流１６の変化を検出することにより、メモ
リ素子に記憶されたデータを外部に取り出すことができ
る。

【０００７】このように、図９のＴＭＲ効果を利用した
メモリ素子は、従来の巨大磁気抵抗（ＧＭＲ）効果を用
いたメモリ素子よりも記憶データの外部への引き出し電
極の構成を簡単化できるので、高密度のＭＲＡＭを形成
する方法として有利である。

【０００８】図１０（ａ）は、図９に示したメモリ素子
を含むメモリセルをアレイ状に配置したＭＲＡＭの模式
図であり、図１０（ｂ）は、書き込み動作の模式図であ
る。

【０００９】図１０（ａ）で、複数のワード線と呼ばれ
る下層配線１１が配置され、ワード線とは直交する方向
に複数のビット線と呼ばれる上層配線１５が配置され、
両者の交差部がマトリクス状に形成されている。下層配
線１１と上層配線１５との交差部には、前述のメモリセ
ルＣが設置されている。所定のワード線とビット線を選
択することにより、任意のメモリセルを選択することが
でき、選択されたメモリセルに対してデータの書き込み
および読み出しが可能となる。

【００１０】従来のこの種のメモリの例として特開２０
００−８２７９１号公報に開示されたＭＲＡＭがある。
このＭＲＡＭにおいても下層配線と上層配線との間に形
成された磁気トンネル接合（ＭＴＪ）素子のトンネル電
流の変化を記憶情報として検出する。

【００１１】このように、ＴＭＲ効果を利用したＭＲＡ
Ｍは、通常上下２層の強磁性薄膜とこれらの強磁性薄膜
によって挟まれた絶縁層との、少なくとも３層の薄膜を
有する磁気抵抗素子のメモリセルにより構成される。こ
のメモリセルは、外部磁場の大きさを制御して２つの強
磁性薄膜の磁化の方向を平行または反平行に変化させる
ことにより、絶縁層中に流れるトンネル電流に対する電
気抵抗を変化させてデータ “０”およびデータ “１”
の２値の記憶を行うことができる。

【００１２】データの書き込みにおいては、図１０
（ｂ）に示すように、ワード線（下層配線）のうちの一
つと、ビット線（上層配線）の一つとを選択する。選択
されたワード線１１ｓおよび選択されたビット線１５ｓ
のそれぞれに所定の電流値と電流方向の書き込み電流Ｉ
ｓｗおよびＩｓｂを流すことにより、選択されたワード
線１１ｓの周囲に磁場Ｍｓｗが発生し、選択されたビッ
ト線１５ｓの周囲に磁場Ｍｓｂが発生する。磁場Ｍｓｗ
と磁場Ｍｓｂとの合成磁場により、選択されたワード線
１１ｓと選択されたビット線１５ｓとの交差部に設置さ
れた選択されたメモリセルＣｓのデータ記憶層の磁区を
第１の方向に揃えることにより例えば固定層と平行な磁
化の方向を実現し、データ“０”を記録する。

【００１３】一方、反対のデータ“１”を記憶させると
きには、例えば選択されたビット線１５ｓの電流方向を
データ“０”の書き込みのときの反対方向とすることに
より、磁場Ｍｓｂの方向を１８０度変更する。その結
果、合成磁場は９０度変化するので、選択されたメモリ
セルＣｓのデータ記憶層の磁区を第１の方向とは反対方
向の第２の方向にそろえることにより固定層と反平行な
磁化方向を実現する。選択されたビット線１５ｓの電流
方向を反対方向とする代わりに、選択されたワード線１
１ｓの電流方向を反対方向としてもよい。

【００１４】データの読み出しにおいては、ワード線
（下層配線）のうちの一つと、ビット線（上層配線）の
一つとを選択し、両者に所定の電位差を与えて電流値を
計測してこれらの交差部にある選択されたメモリセルの
トンネル電流に対する抵抗値の大小を検出することによ
り、記憶されたデータを外部へ取り出す。

【００１５】図１１は、従来のＭＲＡＭにおけるメモリ
セルアレイの構成を示す図である。メモリセルアレイ２
１は、２ｍ本のワード線Ｗ１，Ｗ２，…Ｗｍ，…Ｗ（２
ｍ）と２ｎ本のビット線Ｂ１，Ｂ２，…Ｂｎ，…Ｂ（２
ｎ）とのそれぞれの交差部にマトリクス状に設置された
２ｍ×２ｎ個のメモリセルＣ１１〜Ｃ（２ｍ）（２ｎ）
を有している。ワード線Ｗｉとビット線Ｂｊとを選択す
ることにより交差部のメモリセルＣｉｊが選択され、選
択されたメモリセルに対して書き込みおよび読み出しが
図１０を用いて説明したようにして行われる。

【００１６】

【発明が解決しようとする課題】ＭＲＡＭメモリセルア
レイでは、選択されたワード線及びビット線の交差部に
設置された選択されたメモリセルに流れる電流の微少な
変化を検出することにより記憶データを判別する。しか
しながら、メモリセルアレイの規模が大きくなりワード
線、ビット線に接続されるメモリセルの個数が増大する
と、メモリセルが２層の強磁性膜に挟まれた厚さ１．５
ｎｍ程度の極めて薄い絶縁層で構成されるために、選択
したワード線と非選択のビット線との間の寄生容量およ
び選択したビット線と非選択のワード線との寄生容量が
増大して読み出し時の応答遅延が大きくなり、アクセス
時間がＭＲＡＭの規模の増大とともに悪化してしまうと
いう問題点があった。

【００１７】したがって、従来のＭＲＡＭでは、ビット
線およびワード線の寄生容量をアクセス時間から許容で
きる範囲内に制限するためにビット線およびワード線に
接続されるメモリセルの個数が制限されることとなり、
ＭＲＡＭの集積規模を制限する大きな要因となってい
た。

【００１８】また、アクセス時間を緩和したとしても、
さらに集積規模が増大したときにはワード線およびビッ
ト線の長さの増大によりワード線およびビット線の配線
抵抗が増大してメモリセルの絶縁層の電気抵抗に比較し
て無視できなくなることが予想され、読み出し時の電流
が減少するので記憶データの読み出しそのものが困難に
なってしまう要因を内在していた。

【００１９】本発明の目的は、集積するメモリセル個数
が増大したときにもビット線、ワード線の寄生容量の増
大を実質的に抑制し、アクセス時間の悪化を防止できる
とともにビット線、ワード線の配線抵抗の増大をも実質
的に低減して読み出し時電流の減少を防止できる不揮発
性半導体記憶装置を提供することである。

【００２０】

【課題を解決するための手段】本発明の第１の発明のメ
モリセルアレイは、第１の強磁性層と第２の強磁性層と
これらに挟まれた絶縁層とを有し第１の強磁性層の磁化
の方向と第２の強磁性層の磁化の方向との差として情報
を記憶するメモリ素子を含むメモリセルをマトリクス状
に配置したメモリセルアレイにおいて、第１の方向に伸
びた複数の副ワード線と、前記第１の方向とは異なる第
２の方向に伸びた複数の副ビット線と、それぞれの副ワ
ード線と副ビット線との交差部に設けられた前記メモリ
セルと、副ワード線のそれぞれに対応して設けられ副ワ
ード線にソースまたはドレインの一方が接続された複数
のワード選択トランジスタと、副ビット線のそれぞれに
対応して設けられ副ビット線にソースまたはドレインの
一方が接続された複数のビット選択トランジスタと、を
有するメモリセルブロックがｊ行ｋ列（ｊ，ｋは正整
数）配置されたメモリセルブロックマトリクスと、メモ
リセルアレイマトリクスのｋ個のメモリセルブロック列
に対応して設けられ各メモリセルブロック列内のメモリ
セルブロックに含まれるワード選択トランジスタのゲー
トに接続されたｋ本のワード選択線と、メモリセルブロ
ックマトリクスのｊ個のメモリセルブロック行に対応し
て設けられ各メモリセルブロック行内のメモリセルブロ
ックに含まれるビット選択トランジスタのゲートに接続
されたｊ本のビット選択線と、メモリセルブロックマト
リクスの同一列に配置されたｊ個のメモリセルブロック
に含まれる副ワード線の総数と同数で副ワード線と同一
方向に伸びた主ワード線と、メモリセルブロックマトリ
クスの同一行に配置されたｋ個のメモリセルブロックに
含まれる副ビット線の総数と同数で副ビット線と同方向
に伸びた主ビット線と、を備え、主ワード線のそれぞれ
が、対応する副ワード線に接続されたｋ個のワード選択
トランジスタのソースまたはドレインの他方と接続さ
れ、主ビット線のそれぞれが、対応する副ビット線に接
続されたｊ個のビット選択トランジスタのソースまたは
ドレインの他方と接続されている。

【００２１】第２の発明の不揮発性記憶ユニットは、第
１の発明のメモリセルアレイに加えて、ｋ本のワード選
択線のうちの１本をアクティブとし、ｊ本のビット選択
線のうちの１本をアクティブとすることによりメモリセ
ルブロックのうち１個を選択するメモリセルブロック選
択回路と、主ワード線のうち１本を選択する行選択回路
と、主ビット線のうち１本を選択する列選択回路と、選
択されたメモリセルブロック内のメモリセルのうち副ワ
ード線および副ビット線により選択された前記メモリセ
ルに対して協調して情報を書き込みまた記録された情報
を読み出す行側書き込み／読み出し回路および列側書き
込み／読み出し回路とを備えている。

【００２２】第３の発明の不揮発性半導体記憶装置は、
第２の発明の不揮発性記憶ユニットを１または複数有し
て構成される。

【００２３】第４の発明の不揮発性記憶ユニットは、第
１の方向に伸びたｍ（ｍ＝２^ｕでｕは正整数）の副ワ
ード線と、前記第１の方向とは異なる第２の方向に伸び
たｎ（ｎ＝２^ｖでｖは正整数）の副ビット線と、それ
ぞれの副ワード線と副ビット線との交差部に設けられ第
１の強磁性層と第２の強磁性層とこれらに挟まれた絶縁
層とを有して第１の強磁性層の磁化の方向と第２の強磁
性層の磁化の方向との差として情報を記憶するメモリ素
子を含むメモリセルと、副ワード線のそれぞれに対応し
て設けられ副ワード線にソースまたはドレインの一方が
接続されたｍ個のワード選択トランジスタと、副ビット
線のそれぞれに対応して設けられ副ビット線にソースま
たはドレインの一方が接続されたｎ個のビット選択トラ
ンジスタと、を有するメモリセルブロックがｊ行ｋ列
（ｊ＝２^ｙ，ｋ＝２^ｚで、ｙおよびｚは正整数）配
置されたメモリセルブロックマトリクスと、メモリセル
ブロックマトリクスのｋ個のメモリセルブロック列に対
応して設けられ各メモリセルブロック列内のメモリセル
ブロックに含まれるワード選択トランジスタのゲートに
接続されたｋ本のワード選択線と、メモリセルブロック
マトリクスのｊ個のメモリセルブロック行に対応して設
けられ各メモリセルブロック行内のメモリセルブロック
に含まれるビット選択トランジスタのゲートに接続され
たｊ本のビット選択線と、副ワード線と同一方向に伸び
たｍ×ｊ本の主ワード線と、副ビット線と同方向に伸び
たｎ×ｋ本の主ビット線と、を備え、主ワード線のそれ
ぞれが、対応する副ワード線に接続されたｋ個のワード
選択トランジスタのソースまたはドレインの他方と接続
され、主ビット線のそれぞれが、対応する副ビット線に
接続されたｊ個のビット選択トランジスタのソースまた
はドレインの他方と接続されたメモリセルアレイと、
（ｙ＋ｚ）個のアドレスデータを入力し、通常の読み出
しの際にｚ個のアドレスデータの論理状態によりｋ本の
ワード選択線のうちの１本をアクティブとし、ｙ個のア
ドレスデータの論理状態によりｊ本のビット選択線のう
ちの１本をアクティブとすることによりメモリセルブロ
ックのうち１個を選択するメモリセルブロック選択回路
と、それぞれがｕ個のアドレスデータを入力してｍ個の
主ワード線のうち１本を選択するｊ個の行選択回路と、
それぞれがｖ個のアドレスデータを入力してｎ個の主ビ
ット線のうち１本を選択するｋ個の列選択回路と、選択
されたメモリセルブロック内の前記メモリセルのうち副
ワード線および副ビット線により選択された前記メモリ
セルに対して協調して情報を書き込みまた記録された情
報を読み出すｊ個の行側書き込み／読み出し回路および
ｋ個の列側書き込み／読み出し回路とを備えている。

【００２４】第５の発明の不揮発性半導体記憶装置は、
第４の発明の不揮発性記憶ユニットを１または複数有し
て構成される。

【００２５】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は、本発明の一実施の形態のＭＲＡＭ
メモリセルアレイの構成を示す図である。

【００２６】メモリセルアレイ１には、図１１における
２ｍ（ｍは正整数）本のワード線Ｗ１〜Ｗ（２ｍ）に対
応する２ｍ本の主ワード線ＭＷ１，…ＭＷｍ，ＭＷ（ｍ
＋１），…ＭＷ（２ｍ）と、図１１における２ｎ（ｎは
正整数）本のビット線Ｂ１〜Ｂ（２ｎ）に対応する２ｎ
本の主ビット線ＭＢ１，…ＭＢｎ，ＭＢ（ｎ＋１），…
ＭＢ（２ｎ）と、第１，第２のワード選択線ＷＳＬ１，
ＷＳＬ２と、第１，第２のビット選択線ＢＳＬ１，ＢＳ
Ｌ２とが供給されている。また、メモリセルアレイ１
は、２行２列のマトリクス状に配置された第１のメモリ
セルブロックＡ１１，第２のメモリセルブロックＡ１
２，第３のメモリセルブロックＡ１３および第４のメモ
リセルブロックＡ１４を有している。

【００２７】第１のメモリセルブロックＡ１１には、ｍ
本の副ワード線ＳＷ１１〜ＳＷ１ｍおよびｎ本の副ビッ
ト線ＳＢ１１〜ＳＢ１ｎが供給されそれぞれの交差部に
ＴＭＲ効果を利用して書き込み読み出しができるメモリ
素子を含むメモリセルＣが設けられ、第２のメモリセル
ブロックＡ１２には、ｍ本の副ワード線ＳＷ２１〜ＳＷ
２ｍおよびｎ本の副ビット線ＳＢ２１〜ＳＢ２ｎが供給
されそれぞれの交差部にメモリセルＣが設けられ、第３
のメモリセルブロックＡ２１には、ｍ本の副ワード線Ｓ
Ｗ３１〜ＳＷ３ｍおよびｎ本の副ビット線ＳＢ３１〜Ｓ
Ｂ３ｎが供給されそれぞれの交差部にメモリセルＣが設
けられ、第４のメモリセルブロックＡ２２には、ｍ本の
副ワード線ＳＷ４１〜ＳＷ４ｍおよびｎ本の副ビット線
ＳＢ４１〜ＳＢ４ｎが供給されそれぞれの交差部にメモ
リセルＣが設けられている。

【００２８】副ワード線ＳＷ１１〜ＳＷ１ｍは、ゲート
に第１のワード選択線ＷＳＬ１が接続されたＭＯＳ型の
ワード選択トランジスタＷＴ１１〜ＷＴ１ｍを介してそ
れぞれ主ワード線ＭＷ１〜ＭＷｍに接続され、副ビット
線ＳＢ１１〜ＳＢ１ｎは、ゲートに第１のビット選択線
ＢＳＬ１が接続されたＭＯＳ型のビット選択トランジス
タＢＴ１１〜ＢＴ１ｎを介してそれぞれ主ビット線ＭＢ
１〜ＭＢｎに接続されている。

【００２９】図２は、メモリセルブロックＡ１１の構成
を示す図である。図２において、副ワード線ＳＷ１１は
ゲートに第１のワード選択線ＷＳＬ１が接続されたワー
ド選択トランジスタＷＴ１１を介して主ワード線ＭＷ１
に接続され、同様に副ワード線ＳＷ１２〜ＳＷ１ｍも、
ゲートに第１のワード選択線ＷＳＬ１が接続されたワー
ド選択トランジスタＷＴ１２〜ＷＴ１ｍを介してそれぞ
れ主ワード線ＭＷ２〜ＭＷｍに接続されている。また、
副ビット線ＳＢ１１はゲートに第１のビット選択線ＢＳ
Ｌ１が接続されたビット選択トランジスタＢＴ１１を介
して主ビット線ＭＢ１に接続され、同様に副ビット線Ｓ
Ｂ１２〜ＳＢ１ｎも、ゲートに第１のビット選択線ＢＳ
Ｌ１が接続されたビット選択トランジスタＢＴ１２〜Ｂ
Ｔ１ｎを介してそれぞれ主ビット線ＭＢ２〜ＭＢｎに接
続されている。メモリセルブロックＡ１１においては、
副ワード線ＳＷ１１と副ビット線ＳＢ１１，ＳＢ１２，
…ＳＢ１ｎとの交差部には、一端をサブワード線に接続
され他端をサブビット線に接続されてＴＭＲ効果を利用
して書き込みおよび読み出しができるメモリ素子を含む
メモリセルＣ１１，Ｃ１２，…Ｃ１ｎがそれぞれ設けら
れ、副ワード線ＳＷ１２と副ビット線ＳＢ１１，ＳＢ１
２，…ＳＢ１ｎとの交差部には、一端をサブワード線に
接続され他端をサブビット線に接続されたメモリセルＣ
２１，Ｃ２２，…Ｃ２ｎがそれぞれ設けられ、同様にし
て、副ワード線ＳＷ１ｍと副ビット線ＳＢ１１，ＳＢ１
２，…ＳＢ１ｎとの交差部には一端をサブワード線に接
続され他端をサブビット線に接続されたメモリセルＣｍ
１，Ｃｍ２，…Ｃｍｎがそれぞれ設けられている。

【００３０】図１に戻り、同様に副ワード線ＳＷ２１〜
ＳＷ２ｍは、ゲートに第２のワード選択線ＷＳＬ２が接
続されたワード選択トランジスタＷＴ２１〜ＷＴ２ｍを
介してそれぞれ主ワード線ＭＷ１〜ＭＷｍに接続され、
副ビット線ＳＢ２１〜ＳＢ２ｎは、ゲートに第１のビッ
ト選択線ＢＳＬ１が接続されたビット選択トランジスタ
ＢＴ２１〜ＢＴ２ｎを介してそれぞれ主ビット線ＭＢ
（ｎ＋１）〜ＭＢ（２ｎ）に接続されている。

【００３１】副ワード線ＳＷ３１〜ＳＷ３ｍは、ゲート
に第１のワード選択線ＷＳＬ１が接続されたワード選択
トランジスタＷＴ３１〜ＷＴ３ｍを介してそれぞれ主ワ
ード線ＭＷ（ｍ＋１）〜ＭＷ（２ｍ）に接続され、副ビ
ット線ＳＢ３１〜ＳＢ３ｎは、ゲートに第２のビット選
択線ＢＳＬ２が接続されたビット選択トランジスタＢＴ
３１〜ＢＴ３ｎを介してそれぞれ主ワード線ＭＢ１〜Ｍ
Ｂｎに接続されている。

【００３２】同様に、副ワード線ＳＷ４１〜ＳＷ４ｍ
は、ゲートに第２のワード選択線ＷＳＬ２が接続された
ワード選択トランジスタＷＴ４１〜ＷＴ４ｍを介してそ
れぞれ主ワード線ＭＷ（ｍ＋１）〜ＭＷ（２ｍ）に接続
され、副ビット線ＳＢ４１〜ＳＢ４ｎは、ゲートに第２
のビット選択線ＢＳＬ２が接続されたビット選択トラン
ジスタＢＴ４１〜ＢＴ４ｎを介してそれぞれ主ビット線
ＭＢ（ｎ＋１）〜ＭＢ（２ｎ）に接続されている。

【００３３】第１のメモリセルブロックＡ１１を選択す
る場合には、第１のワード選択線ＷＳＬ１と第１のビッ
ト選択線ＢＳＬ１とに所定のアクティブ電圧レベルを印
加し、ワード選択トランジスタＷＴ１１〜ＷＴ１ｍとビ
ット選択トランジスタＢＴ１１〜ＢＴ１ｎを導通させ
る。

【００３４】同様に、第２のメモリセルブロックＡ１２
を選択する場合には、第２のワード選択線ＷＳＬ２と第
１のビット選択線ＢＳＬ１とに所定のアクティブ電圧レ
ベルを印加すればよく、第３のメモリセルブロックＡ２
１を選択するには、第１のワード選択線ＷＳＬ１と第２
のビット選択線ＢＳＬ２とに所定のアクティブ電圧レベ
ルを印加すればよく、第４のメモリセルブロックＡ２２
を選択するには、第２のワード選択線ＷＳＬ２と第２の
ビット選択線ＢＳＬ２とに所定のアクティブ電圧レベル
を印加すればよい。

【００３５】このように、ワード選択線とビット選択線
に所定のアクティブ電圧レベルを印加することにより所
望のメモリセルブロックのワード選択トランジスタおよ
びビット選択トランジスタを導通させ、選択されたメモ
リセルブロック内の副ワード線を対応する主ワード線へ
電気的に接続し、副ビット線を対応する主ビット線へ電
気的に接続することができ、選択したメモリセルブロッ
ク内の所望のメモリセルを選択することができる。

【００３６】本発明によれば、メモリセルアレイ内の特
定のメモリセルにアクセスする場合に、ビット選択線と
ワード選択線によりそのメモリセルが含まれるメモリセ
ルブロックのみを選択すればよい。このため、選択され
たメモリセルブロック以外のメモリセルブロックは、主
ワード線および主ビット線から切り離されるので主ワー
ド線の寄生容量および主ビット線の寄生容量を低減する
ことができ、集積するメモリセル個数が増大したときに
もビット線、ワード線の寄生容量の増大を実質的に抑制
し、アクセス時間の悪化を防止できる。

【００３７】さらに、主ワード線Ｗ１〜Ｗ（２ｍ）に対
して、副ワード線ＳＷ１１〜ＳＷ１ｍ，ＳＷ２１〜ＳＷ
２ｍ、ＳＷ３１〜ＳＷ３ｍおよびＳＷ４１〜ＳＷ４ｍよ
りも単位長さあたりの抵抗値を小さくする方法を適用
し、同様に主ビット線Ｂ１〜Ｂ（２ｎ）に対して、副ビ
ット線ＳＢ１１〜ＳＢ１ｎ，ＳＷ２１〜ＳＷ２ｎ、ＳＷ
３１〜ＳＷ３ｎおよびＳＷ４１〜ＳＷ４ｎよりも単位長
さあたりの抵抗値を小さくする方法を適用することによ
り、集積規模が増大したときにもワード線およびビット
線の配線抵抗の増大に起因する読み出し電流の減少を防
止することができる。副ワード線および副ビット線に加
工の容易な金属であるアルミニウム（Ａｌ）を使用する
として、主ワード線および主ビット線の抵抗値を小さく
する方法には、例えば主ワード線および主ビット線に比
抵抗がより小さい金属である銅（Ｃｕ）を使用し、また
主ワード線および主ビット線の線幅を副ワード線および
副ビット線の線幅よりも大きくし、さらに主ワード線お
よび主ビット線の配線の膜厚を副ワード線および副ビッ
ト線の配線の膜厚よりも厚くするなどの方法がある。

【００３８】なお、図１では、メモリセルブロックの個
数を４として２本のワード選択線と２本のビット選択線
により所望のメモリセルブロックを選択する構成を例と
して説明したがこれに限定されるものではなく、ｊ×ｋ
（ｊ，ｋは正整数）個以下の個数のメモリセルブロック
をマトリクス状に配置してｊ行ｋ列のメモリセルブロッ
クマトリクスを構成し、ｋ本のワード選択線とｊ本のビ
ット選択線により１個のメモリセルブロックを選択する
ように構成することが可能である。

【００３９】図３は、本発明のメモリセルアレイの第２
の実施例を説明するためにメモリセルブロックの構成を
示す図である。第２の実施例では、メモリセルアレイに
含まれるそれぞれのメモリセルブロックは、記憶用のメ
モリセルに加えて記憶データの読み出しの際に参照比較
用として用いる参照用メモリセルを備えている。

【００４０】図３においてメモリセルブロックＡ１１ａ
は、図２のメモリセルブロックＡ１１と同様に、副ワー
ド線ＳＷ１１〜ＳＷ１ｍは、ゲートに第１のワード選択
線ＷＳＬ１が接続されたワード選択トランジスタＷＴ１
１〜ＷＴ１ｍを介して主ワード線ＭＷ１〜ＭＷｍにそれ
ぞれ接続され、副ビット線ＳＢ１１〜ＳＢ１ｎは、ゲー
トに第１のビット選択線ＢＳＬ１が接続されたビット選
択トランジスタＢＴ１１〜ＢＴ１ｎを介して主ビット線
ＭＢ１〜ＭＢｎにそれぞれ接続され、副ワード線ＳＷ１
１，ＳＷ１２，…ＳＷ１ｍと副ビット線ＳＢ１１，ＳＢ
１２，…ＳＢ１ｎとの交差部にメモリセルＣ１１…Ｃｍ
ｎが設けられている。これに加えて、メモリセルブロッ
クＡ１１ａは、副参照ビット線ＳＢＲ１と副ワード線Ｓ
Ｗ１１，ＳＷ１２，…ＳＷ１ｍとの交差部に参照用メモ
リセルＲ１，Ｒ２，…Ｒｍが設けられた参照セル列３１
を含み、副参照ビット線ＳＢＲ１は、これにソースまた
はドレインの一方が接続されゲートが第１のビット選択
線ＢＳＬ１に接続された参照ビット選択トランジスタＢ
ＴＲを介して主参照ビット線ＭＢＲ１に接続されてい
る。

【００４１】本発明のメモリセルアレイの第２の実施例
は、図１のメモリセルブロックＡ１１を図３の参照セル
列を含むメモリセルブロックＡ１１ａに置き換え、ま
た、メモリセルブロックＡ１２，Ａ２１，Ａ２２を、図
３と同様に参照セル列を付加したメモリセルブロックＡ
１２ａ，Ａ２１ａ，Ａ２２ａにそれぞれ置き換えたもの
である。メモリセルブロックＡ１１ａとメモリセルブロ
ックＡ２１ａとには主参照ビット線ＭＢＲ１が接続さ
れ、メモリセルブロック１２ａとメモリセルブロックＡ
２２ａとには主参照ビット線ＭＢＲ２が接続される。

【００４２】このように、各メモリセルブロック内に参
照セル列を設けることにより、記憶データの読み出しの
際に、読み出し対象のメモリセルと同一セルブロック内
に設けられた参照用メモリセルとを比較してセンスする
ことができるので、メモリセルの位置に依存する特性ば
らつきの影響を低減することができる。

【００４３】なお、図３では、参照用セルを列方向に設
けた参照セル列を有する実施例としたが、参照用セルを
行方向に設ける構成としてもよい。すなわち、参照用副
ワード線と、それぞれの副ビット線と参照用副ワード線
との交差部に設けられた参照用メモリセルとを備える参
照用セル行を有し、参照用副ワード線が参照用ワード選
択トランジスタを介して参照用主ワード線と接続するよ
うに各メモリセルブロックを構成しても図３の構成と同
様な効果が得られる。

【００４４】次に本発明の他の実施の形態について説明
する。図４は、第２の実施の形態の不揮発性記憶ユニッ
トの構成を示す図である。

【００４５】不揮発性記憶ユニット１０は、マトリクス
状に設けられた複数のメモリセルブロックを有するメモ
リセルアレイ１と、メモリセルブロックのうち１個を選
択するメモリセルブロック選択回路２と、複数の主ワー
ド線のうち１本を選択する行選択回路３と複数の主ビッ
ト線のうち１本を選択する列選択回路４と、選択された
メモリセルブロック内のメモリセルのうち副ワード線お
よび副ビット線により選択されたメモリセルの副ワード
線に対して、データの書き込みのときには書き込みデー
タに基づき行側書き込み電流を供給し、データの読み出
しのときには行側読み出し電位を供給する行側書き込み
／読み出し回路５と、選択されたメモリセルブロック内
のメモリセルのうち副ワード線および副ビット線により
選択されたメモリセルの副ビット線に対して、データの
書き込みのときには書き込みデータに基づいて列側書き
込み電流を供給し、データの読み出しのときには列側読
み出し電位を供給する列側書き込み／読み出し回路６と
を備えている。

【００４６】データの読み出しにおいては、行側側書き
込み／読み出し回路５または列側書き込み／読み出し回
路６のいずれかに設けた読み出し電流のセンス部によ
り、選択されたメモリセルを通じて行側側書き込み／読
み出し回路５と列側書き込み／読み出し回路６との間に
流れる電流値の大小を検出する事によりデータの読み出
しを行う。

【００４７】メモリセルアレイ１は、第１の実施の形態
のメモリセルアレイと同様であるので詳細は省略する。

【００４８】このような構成にすることにより、各メモ
リセルブロックに対してそれぞれに独立した行選択回
路、列選択回路、行側書き込み／読み出し回路、列側書
き込み／読み出し回路を設ける必要がなくなるので、不
揮発性記憶ユニット１０のＬＳＩチップ面積を小さくで
きるという利点が生じる。

【００４９】メモリセルブロックの規模が大きくなる
と、ビット線選択したワード線と非選択のビット線との
間の寄生容量および選択したビット線と非選択のワード
線との寄生容量が増大によりアクセス時間が悪化し、ま
た、ワード線およびビット線の長さが増大するのでワー
ド線およびビット線の配線抵抗が増大して読み出しのセ
ンス感度が低下する。このため、１メモリセルブロック
は６５，５３６程度以下のセルを矩形に近い領域に配置
するのが実用的には適当で、すなわち、１メモリセルブ
ロックが含むセル数の上限を２５６×２５６程度とする
のが好ましい。逆に、１メモリセルブロックが含むセル
数を小さくする場合には、メモリセルブロックの個数が
増大することになり、これに伴ってメモリセルブロック
毎にビット選択トランジスタおよびワード選択を設ける
ことになるので、メモリセルアレイ１の面積が増大し、
不揮発性記憶ユニット１０の面積が増大することにな
る。したがって１メモリセルブロックが５１２セル以上
を含むように構成するのが実用上好ましい。

【００５０】なお、各メモリセルブロックが、図３のメ
モリセルブロックＡ１１ａと同様に、記憶用のメモリセ
ルに加えて読み出しの際に比較のための参照用として用
いる参照用メモリセルを備えているものであってもよ
い。

【００５１】図５は、図４の第２の実施形態の不揮発性
記憶ユニットに予備のメモリセルブロックを付加した第
２の実施例の構成を示す図である。

【００５２】この第２の実施形態の第２の実施例の不揮
発性記憶ユニット４０は、図４の不揮発性ユニット１０
と同様に、メモリセルアレイ１，行選択回路３，列選択
回路４，行側書き込み／読み出し回路５，列側書き込み
／読み出し回路６およびメモリセルブロック選択回路４
９を有するが、さらに加えて、予備メモリセルブロック
行４１，予備行選択回路４２，予備行側書き込み／読み
出し回路４３，行側の置換回路４４，予備メモリセルブ
ロック列４５，予備列選択回路４６，予備列側書き込み
／読み出し回路４７および列側の置換回路４８を有して
いる。

【００５３】予備メモリセルブロック行４１は、メモリ
セルアレイ１内のメモリセルブロックの列数と同数のメ
モリセルブロックＳＲ１，ＳＲ２を含む。メモリセルブ
ロック選択回路４９からの予備ビット選択線ＢＳＬＳと
ワード選択線により予備メモリセルブロック行４１内の
メモリセルブロックが選択される。

【００５４】同様に、予備メモリセルブロック列４５
は、メモリセルアレイ１内のメモリセルブロックの行数
と同数のメモリセルブロックＳＣ１，ＳＣ２を含む。メ
モリセルブロック選択回路４９からの予備ワード選択線
ＷＳＬＳとビット選択線により予備メモリセルブロック
列４５内のメモリセルブロックが選択される。

【００５５】メモリセルアレイ１の例えばメモリセルブ
ロックＡ１１内のメモリセルに故障がある場合には、行
選択回路３内の故障メモリセルを含むメモリセルブロッ
クに主ワード線を供給する部分を、置換回路４４により
予備行選択回路４２内に置換し、メモリセルブロック選
択回路４９にこれを記憶させておく。メモリセルブロッ
クＡ１１内のメモリセルが選択されたときには、メモリ
セルブロック選択回路４９がビット選択線ＢＳＬ１とワ
ード選択線ＷＳＬ１とをアクティブにしてメモリセルブ
ロックＡ１１を実際に選択する換わりに、予備ビット選
択線ＢＳＬＳとワード選択線ＷＳＬ１とをアクティブに
してメモリセルブロックＳＲ１を選択する。メモリセル
ブロックＳＲ１が選択されたときの行側の読み出し／書
き込みの操作は予備行側書き込み／読み出し回路４３に
より実行される。

【００５６】また、予備メモリセルブロック列４５を用
いて故障メモリセルの救済を行ってもよい。メモリセル
ブロックＡ１１内のメモリセルに故障がある場合に、列
選択回路４内の故障メモリセルを含むメモリセルブロッ
クに主ワード線を供給する部分を、置換回路４８により
予備列選択回路４６内に置換し、メモリセルブロック選
択回路４９にこれを記憶させておく。メモリセルブロッ
クＡ１１内のメモリセルが選択されたときには、メモリ
セルブロック選択回路４９がビット選択線ＢＳＬ１とワ
ード選択線ＷＳＬ１とをアクティブにする換わりに、ビ
ット選択線ＢＳＬ１と予備ワード選択線ＷＳＬＳとをア
クティブにしてメモリセルブロックＳＣ１を選択する。
メモリセルブロックＳＣ１が選択されたときの列側の読
み出し／書き込みの操作は予備列側書き込み／読み出し
回路４７により実行される。

【００５７】なお、図５では、予備メモリセルブロック
行、予備メモリセルブロック列を、それぞれ１として説
明したが、予備メモリセルブロック行を複数としメモリ
セルブロック選択回路からの複数の予備ビット選択線Ｂ
ＳＬＳ１，ＢＳＬＳ２…で置き換えされる予備メモリセ
ルブロック行を指定するようにし、また、予備メモリセ
ルブロック列を複数としメモリセルブロック選択回路か
らの複数の予備ワード選択線ＷＳＬＳ１，ＷＳＬＳ２…
で置き換えされる予備メモリセルブロック列を指定する
ようにしてもよい。また、予備メモリセルブロック行、
予備メモリセルブロック列の一方のみを備えてもよい。

【００５８】また、予備のメモリセルブロックを含む各
メモリセルブロックが、図３のメモリセルブロックＡ１
１ａと同様に、記憶用のメモリセルに加えて読み出しの
際に比較のための参照用として用いる参照用メモリセル
を備えているものであってもよい。

【００５９】次に、本発明のさらに他の実施形態につい
て説明する。図６は、第３の実施形態の不揮発性半導体
記憶装置の一実施例の構成を示す図である。

【００６０】不揮発性半導体装置５０は、複数の不揮発
性記憶ユニット１０−１，１０−２，１０−３，１０−
４を備えている。それぞれの不揮発性記憶ユニットは、
メモリセルブロックＡ１１，Ａ１２，Ａ２１，Ａ２２を
含むメモリセルアレイ１を有している。メモリセルアレ
イ１は、図１の第１の実施の形態に説明したものと同様
であり、不揮発性記憶ユニット１０−１，１０−２，１
０−３，１０−４のそれぞれは、図４の第２の実施の形
態に説明したものと同様であるので、詳細説明は省略す
る。

【００６１】不揮発性半導体装置５０は、制御部５１の
制御の下に、書き込みのときには入出力部５２から入力
されたデータを不揮発性記憶ユニット１０−１，１０−
２，１０−３，１０−４に書き込み、読み出しのときに
は不揮発性記憶ユニット１０−１，１０−２，１０−
３，１０−４から読み出したデータを入出力部３２から
外部へ出力する。なお、図６においては、不揮発性半導
体記憶装置５０は、４個の不揮発性記憶ユニットを備え
ているが、これに制約されるものでなく１個または任意
の複数個の不揮発性ユニットを備えて構成してもよい。
多ビット長のデータを１個の不揮発性記憶ユニットに記
憶するように制御部５１を構成してもよく、複数の不揮
発性記憶ユニットに分散して記憶するように制御部５１
を構成してもよい。また、不揮発性記憶ユニット１０
を、図５の予備のメモリセルブロックを備える不揮発性
記憶ユニット４０に置き換えてもよい。

【００６２】次に、本発明のさらに他の実施形態につい
て説明する。図７は、第４の実施形態の不揮発性記憶ユ
ニットの一実施例の構成を示す図である。

【００６３】図７の不揮発性記憶ユニット６０は、メモ
リセルアレイ１と、メモリセルブロック選択回路６２
と、行選択回路６３−１，６３−２と、列選択回路６４
−１，６４−２と、行側書き込み／読み出し回路６５−
１，６５−２と、列側書き込み／読み出し回路６６−
１，６６−２とを備え、アドレスデータＡＤ０〜ＡＤ９
により２^１０個のメモリセルを含むメモリセルアレイ１
内から書き込み／読み出しの対象メモリセルを選択す
る。

【００６４】メモリセルブロック選択回路６２には、ア
ドレスデータＡＤ０，ＡＤ１が入力され、例えば、（Ａ
Ｄ１，ＡＤ０）＝（０，０）のときビット選択線ＢＳＬ
１とワード選択線ＷＳＬ１がアクティブとなり、（ＡＤ
１，ＡＤ０）＝（０，１）のときビット選択線ＢＳＬ２
とワード選択線ＷＳＬ１がアクティブとなり、（ＡＤ
１，ＡＤ０）＝（１，０）のときビット選択線ＢＳＬ１
とワード選択線ＷＳＬ２がアクティブとなり、（ＡＤ
１，ＡＤ０）＝（１，１）のときビット選択線ＢＳＬ２
とワード選択線ＷＳＬ２がアクティブとなるとする。

【００６５】列選択回路６４−１，６４−２には、いず
れもアドレスデータＡＤ２〜ＡＤ５が入力され、列選択
回路６４−１は２^４＝１６個の主ビット線ＭＢ１〜Ｍ
Ｂ１６のうちの１つを選択する。同様に、列選択回路６
４−２は２^４＝１６個の主ビット線ＭＢ１〜ＭＢ１６
のうちの１つを選択する。すなわち、図４の第２実施形
態の不揮発性記憶ユニットとは異なり、同時に列選択回
路の個数分の主ビット線が選択される。また、行選択回
路６３−１，６３−２には、いずれもアドレスデータＡ
Ｄ６〜ＡＤ９が入力され、行選択回路６３−１は２^４
＝１６個の主ワード線ＭＷ１〜ＭＷ１６のうちの１つを
選択する。同様に、行選択回路６３−２は２^４＝１６
個の主ワード線ＭＢ１〜ＭＢ１６のうちの１つを選択す
る。すなわち、同時に行選択回路の個数分の主ワード線
が選択される。図１のメモリセルアレイとの対応では、
図１の主ビット線ＭＢ１〜ＭＢｎに列選択回路６４−１
から出力される方の主ビット線ＭＢ１〜ＭＢ１６が相当
し、図１の主ビット線ＭＢ（ｎ＋１）〜ＭＢ（２ｎ）に
列選択回路６４−２から出力される方の主ビット線ＭＢ
１〜ＭＢ１６が相当し、図１の主ワード線ＭＷ１〜ＭＷ
ｍに行選択回路６３−１から出力される方の主ワード線
ＭＷ１〜ＭＷ１６が相当し、図１の主ワード線ＭＷ（ｍ
＋１）〜ＭＢ（２ｍ）に行選択回路６３−２から出力さ
れる方の主ビット線ＭＷ１〜ＭＷ１６が相当する。

【００６６】不揮発性記憶ユニット６０において、例え
ばメモリセルブロックＡ１１内のメモリセルＣ（１６）
（１６）の書き込みまたは読み出しを行う場合には、列
選択回路６４−１，６４−２ではアドレスデータ（ＡＤ
５，ＡＤ４，ＡＤ３，ＡＤ２）＝（１，１，１，１）が
入力されて、それぞれの列選択回路からの主ビット線Ｍ
Ｂ１６が選択される。同様に、行選択回路６３−１，６
３−２にアドレスデータ（ＡＤ９，ＡＤ８，ＡＤ７，Ａ
Ｄ６）＝（１，１，１，１）が入力されて、それぞれの
行選択回路からの主ワード線ＭＢ１６が選択される。こ
のように、上位のアドレスデータＡＤ２〜ＡＤ９によ
り、メモリセルブロックＡ１１内のメモリセルＣ（１
６）（１６）と、メモリセルブロックＡ１２内のメモリ
セルＣ（１６）（３２）と、メモリセルブロックＡ２１
内のメモリセルＣ（３２）（１６）と、メモリセルブロ
ックＡ２２内のメモリセルＣ（３２）（３２）とが選択
候補のメモリセルとなるが、メモリセルブロック選択回
路６２にアドレスデータ（ＡＤ１，ＡＤ０）＝（０，
０）を入力することにより、ビット選択線ＢＳＬ１とワ
ード選択線ＷＳＬ１がアクティブとなってメモリセルブ
ロックＡ１１内のメモリセルＣ（１６）（１６）が選択
される。メモリセルＣ（１６）（１６）が選択された場
合には、列側書き込み／読み出し回路６６−１と行側書
き込み／読み出し回路６５−１により書き込みまたは読
み出しが行われる。

【００６７】不揮発性記憶ユニット６０では、アドレス
データによってメモリセルブロック選択回路の出力であ
るビット選択線とワード選択線とのアクティブレベルの
選択を制御するようにしたので、メモリセルブロック選
択回路６２が行側選択回路と同様な構成でよく、設計が
容易となる。

【００６８】さらに、本実施例をもとに、メモリセルブ
ロック選択回路６２に複数のワード選択線または複数の
ビット選択線を同時にアクティブにする機能を付加する
ことにより、互いに異なるメモリセルブロックに含まれ
る複数のメモリセルの記憶データを並列に読み出すこと
が可能となる。具体的には、列選択回路６４−１，６４
−２ではアドレスデータ（ＡＤ５，ＡＤ４，ＡＤ３，Ａ
Ｄ２）＝（１，１，１，１）が入力され、行選択回路６
３−１，６３−２にアドレスデータ（ＡＤ９，ＡＤ８，
ＡＤ７，ＡＤ６）＝（１，１，１，１）が入力されてい
る場合に、メモリセルブロック選択回路６２はアドレス
データＡＤ１の値に係わらずにワード選択線ＷＳＬ１お
よびＷＳＬ２の両方をアクティブレベルとして出力する
ので、アドレスデータＡＤ０が論理値０のときにはメモ
リセルブロックＡ１１内のメモリセルＣ（１６）（１
６）とメモリセルブロックＡ１２内のメモリセルＣ（１
６）（３２）とが同時に選択され、並列して読み出すこ
とができる。同様に、アドレスデータＡＤ０が論理値１
のときにはメモリセルブロックＡ１１内のメモリセルＣ
（３２）（１６）とメモリセルブロックＡ１２内のメモ
リセルＣ（３２）（３２）とが同時に選択され、並列し
て読み出すことができる。

【００６９】メモリセルがＴＭＲ素子のようにワード線
とビット線との間の抵抗値の変化によりデータを記憶す
る場合には、同一のメモリセルブロック内で複数のメモ
リセルが選択されると寄生的な電流経路が多数発生する
ために、正確な読み出しができなくなる。図７のよう
に、不揮発性記憶ユニット６０に入力するアドレスデー
タのうち最下位から（ｙ＋ｚ）個のアドレスデータ（図
７ではＡＤ０，ＡＤ１の２個）をメモリセルブロック選
択回路６２に入力し、最下位からｙ個（図７ではＡＤ０
の１個）のアドレスデータでビット選択線を選択するよ
うにするとともに、並列読み出しの場合には残りのｚ個
（図７ではＡＤ１の１個）のアドレスデータで複数のワ
ード選択線がアクティブとなって選択されるようにする
ことにより、並列読み出しされる複数のメモリセルは同
一の主ワード線に電気的に接続され且つ異なるメモリセ
ルブロックに属するものとなる。なお、（ｙ＋ｚ）個の
アドレスデータのうちの最下位からＺ個のアドレスデー
タでワード選択線を選択するようにするとともに、並列
読み出しの場合には残りのｙ個のアドレスデータで複数
のビット選択線がアクティブとなって選択されるように
してもよく、このように構成した場合には並列読み出し
される複数のメモリセルは同一の主ビット線に電気的に
接続され且つ異なるメモリセルブロックに属するものと
なる。

【００７０】図７では、２行２列メモリセルブロックを
含みメモリセルブロックがそれぞれ１６行１６列のメモ
リセルを含む不揮発性記憶ユニットを例として説明した
が、本発明がこれに制約されるものでなく、ｊ行ｋ列
（ｊ＝２^ｙ，ｋ＝２^ｚで、ｙおよびｚは正整数）の
メモリセルブロックを含み、それぞれのメモリセルブロ
ックがｍ行ｎ列（ｍ＝２^ｕ，ｎ＝２^ｖで，ｕおよび
ｖは正整数）のメモリセルを有して構成してもよい。

【００７１】また、各メモリセルブロックが、図３のメ
モリセルブロックＡ１１ａと同様に、記憶用のメモリセ
ルに加えて読み出しの際に比較のための参照用として用
いる参照用メモリセルを備えているものであってもよ
い。

【００７２】図８は、図７の第４の実施形態の不揮発性
記憶ユニット６０に予備のメモリセルブロックを付加し
た第２の実施例の構成を示す図である。

【００７３】この第４の実施形態の第２の実施例の不揮
発性記憶ユニット７０は、図７の不揮発性ユニット６０
と同様に、メモリセルアレイ１と、行選択回路６３−
１，６３−２と、列選択回路６４−１，６４−２と、行
側書き込み／読み出し回路６５−１，６５−２と、列側
書き込み／読み出し回路６６−１，６６−２と、メモリ
セルブロック選択回路７２とを有するが、さらに加え
て、予備メモリセルブロック行４１，予備行選択回路６
３−Ｓ，予備行側書き込み／読み出し回路６５−Ｓ，予
備メモリセルブロック列４５，予備列選択回路６４−
Ｓ，予備列側書き込み／読み出し回路６６−Ｓおよび置
換回路７３を有している。

【００７４】予備メモリセルブロック行４１は、メモリ
セルアレイ１内のメモリセルブロックの列数と同数のメ
モリセルブロックＳＲ１，ＳＲ２を含む。メモリセルブ
ロック選択回路７２からの予備ビット選択線ＢＳＬＳと
ワード選択線により予備メモリセルブロック行４１内の
メモリセルブロックが選択される。

【００７５】同様に、予備メモリセルブロック列４５
は、メモリセルアレイ１内のメモリセルブロックの行数
と同数のメモリセルブロックＳＣ１，ＳＣ２を含む。メ
モリセルブロック選択回路７２からの予備ワード選択線
ＷＳＬＳとビット選択線により予備メモリセルブロック
列４５内のメモリセルブロックが選択される。

【００７６】メモリセルアレイ１の例えばメモリセルブ
ロックＡ１１内のメモリセルに故障がある場合には、ワ
ード選択線ＷＳＬ１とビット選択線ＢＳＬ１が選択され
るアドレスデータ（ＡＤ１，ＡＤ０）＝（０，０）のと
きにビット選択線ＢＳＬ１に換えて予備ビット選択線Ｂ
ＳＬＳを選択するように置換回路７３に予め記憶させて
おく。アドレスデータ（ＡＤ９，ＡＤ８，ＡＤ７，ＡＤ
６，ＡＤ５，ＡＤ４，ＡＤ３，ＡＤ２，ＡＤ１，ＡＤ
０）＝（ｘ，ｘ，ｘ，ｘ，ｘ，ｘ，ｘ，ｘ，０，０）が
入力されると置換回路７３の制御によりメモリセルブロ
ック選択回路７２はワード選択線ＷＳＬ１と予備ビット
選択線ＢＳＬＳとをアクティブにするので、メモリセル
ブロックＡ１１を選択する換わりに、メモリセルブロッ
クＳＲ１を選択する。メモリセルブロックＳＲ１が選択
されたときの行側の読み出し／書き込みの操作は予備行
側書き込み／読み出し回路６５−Ｓにより実行される。

【００７７】また、予備メモリセルブロック列４５を用
いて故障メモリセルの救済を行ってもよい。メモリセル
ブロックＡ１１内のメモリセルに故障がある場合に、ワ
ード選択線ＷＳＬ１が選択された際にはこれに換えて予
備ワード選択線ＷＳＬＳをアクティブにするように置換
回路７３に記憶させてもよい。この場合には、メモリセ
ルブロックＡ１１が選択されると、実際には予備メモリ
セルブロック４５内のメモリセルブロックＳＣ１が選択
される。

【００７８】図５の不揮発性記憶ユニット４０では、例
えば、メモリセルブロックＡ１１とメモリセルブロック
Ａ２２の両方に故障がある場合には、メモリセルブロッ
クＡ１１を予備メモリセルブロック行４１のメモリセル
ブロックＳＲ１と置換し、メモリセルブロックＡ２２を
予備メモリセルブロック列４５のメモリセルブロックＳ
Ｃ２と置換するため、予備メモリセルブロック行４１と
予備メモリセルブロック列４５の両方が使用済みとなっ
てしまう。これに対して、図８の不揮発性記憶ユニット
７０では、メモリセルアレイ１，予備メモリセルブロッ
ク行４１および予備メモリセルブロック列４５の何れに
に含まれるメモリセルブロックにも同一の主ワード線と
主ビット線が供給されているので、メモリセルブロック
Ａ１１とメモリセルブロックＡ２２の両方に故障がある
場合に、メモリセルブロックＡ１１を予備メモリセルブ
ロック行４１のメモリセルブロックＳＲ１と置換し、メ
モリセルブロックＡ２２も予備メモリセルブロック行４
１のメモリセルブロックＳＲ２と置換することができ
る。したがって、不揮発性記憶ユニット７０は、図５の
不揮発性記憶ユニット４０と比較してさらに多くの故障
メモリセルブロックを救済することができる。

【００７９】なお、図８では、予備メモリセルブロック
行、予備メモリセルブロック列を、それぞれ１として説
明したが、予備メモリセルブロック行を複数としメモリ
セルブロック選択回路からの複数の予備ビット選択線Ｂ
ＳＬＳ１，ＢＳＬＳ２…で置き換えされる予備メモリセ
ルブロック行を指定するようにし、また、予備メモリセ
ルブロック列を複数としメモリセルブロック選択回路か
らの複数の予備ワード選択線ＷＳＬＳ１，ＷＳＬＳ２…
で置き換えされる予備メモリセルブロック列を指定する
ようにしてもよい。また、予備メモリセルブロック行、
予備メモリセルブロック列の一方のみを備えてもよい。

【００８０】また、各メモリセルブロックが、図３のメ
モリセルブロックＡ１１ａと同様に、記憶用のメモリセ
ルに加えて読み出しの際に比較のための参照用として用
いる参照用メモリセルを備えているものであってもよ
い。

【００８１】次に、本発明の第５の実施形態の不揮発性
半導体記憶装置について説明する。第５の実施形態の不
揮発性半導体装置は、図６における不揮発性記憶ユニッ
ト１０を図７の不揮発性記憶ユニット６０に置き換えた
ものであり、複数の不揮発性記憶ユニット６０−１，６
０−２，６０−３，６０−４を備えている（図は省略す
る）。

【００８２】不揮発性半導体装置は、制御部５１の制御
の下に、書き込みのときには入出力部５２から入力され
たデータを不揮発性記憶ユニット６０−１，６０−２，
６０−３，６０−４に書き込み、読み出しのときには不
揮発性記憶ユニット６０−１，６０−２，６０−３，６
０−４から読み出したデータを入出力部３２から外部へ
出力することも図６と同様である。なお、不揮発性記憶
ユニットは、１個または任意の複数個の不揮発性ユニッ
トを備えて構成してもよい。多ビット長のデータを１個
の不揮発性記憶ユニットに記憶するように制御部５１を
構成してもよく、複数の不揮発性記憶ユニットに分散し
て記憶するように制御部５１を構成してもよい。また、
不揮発性記憶ユニット６０を、図８の予備のメモリセル
ブロックを備える不揮発性記憶ユニット７０に置き換え
てもよい。

【００８３】

【発明の効果】以上のように、本発明では、メモリセル
アレイを複数のメモリセルブロックに分割し、ワード線
およびビット線をメモリセルアレイを貫通する主ワード
線および主ビット線とメモリセルブロック内の副ワード
線および副ビット線とに階層化して構成することによ
り、選択されたメモリセルブロック以外のメモリセルブ
ロックに付加されている寄生容量を主ワード線および主
ビット線から切り離すことができるので、寄生的に付随
するメモリセル数を低減でき、集積するメモリセル個数
の増大に伴うビット線、ワード線の寄生容量の増大を実
質的に抑制し、アクセス時間の悪化を防止できるという
顕著な効果が生じる。また、階層化した構成にすること
により同時にワード線の配線抵抗の増大をも実質的に低
減することができるので、読み出しの際に配線抵抗によ
る電流の減少を防止でき、集積規模がさらに一層増大し
たときにも動作範囲が広く安定なＭＲＡＭＬＳＩを供す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のＭＲＡＭメモリセ
ルアレイの構成を示す図である。

【図２】メモリセルブロックＡ１１の構成を示す図であ
る。

【図３】第１の実施の形態のメモリセルアレイの第２の
実施例のメモリセルブロックの構成を示す図である。

【図４】第２の実施の形態の不揮発性記憶ユニットの第
１の実施例の構成を示す図である。

【図５】第２の実施の形態の不揮発性記憶ユニットの第
２の実施例の構成を示す図である。

【図６】第３の実施形態の不揮発性半導体記憶装置の構
成を示す図である。

【図７】第４の実施形態の不揮発性記憶ユニットの第１
の実施例の構成を示す図である。

【図８】第４の実施形態の不揮発性記憶ユニットの第２
の実施例の構成を示す図である。

【図９】（ａ）は、メモリ素子構造の模式図であり、
（ｂ）は、読み出し動作を示す模式図であり、（ｃ）
は、磁化状態と記憶データとの対応を示す模式図であ
る。

【図１０】（ａ）は、図９に示したメモリ素子をアレイ
状に配置したＭＲＡＭの模式図であり、（ｂ）は、書き
込み動作の模式図である。

【図１１】従来のＭＲＡＭメモリセルアレイの構成を示
す図である。

【符号の説明】

１メモリセルアレイ２，４９，６２，７２メモリセルブロック選択回路３，６３行選択回路４，６４列選択回路５，６５行側書き込み／読み出し回路６，６６列側書き込み／読み出し回路１０，４０，６０，７０不揮発性記憶ユニット１１下層配線１２固定層１３絶縁層１４データ記憶層１５上層配線３１参照セル列４１予備メモリセルブロック行４２，６３−Ｓ予備行選択回路４３，６５−Ｓ予備行側書き込み／読み出し回路４４，４８，７３置換回路４５予備メモリセルブロック列４６，６４−Ｓ予備列選択回路４７，６６−Ｓ予備列側書き込み／読み出し回路５０不揮発性半導体記憶装置ＡＤ０，ＡＤ１アドレスデータＡ１１，Ａ１２，Ａ２１，Ａ２２，Ａ１１ａメモリ
セルブロックＢＳＬ１，ＢＳＬ２ビット選択線ＢＴ１１，ＢＴ１ｎ，ＢＴ２１，ＢＴ２ｎ，ＢＴ３１，
ＢＴ３ｎ，ＢＴ４１，ＢＴ４ｎビット選択トランジ
スタＣ，Ｃ１１，Ｃ１２，Ｃ１ｎ，Ｃ２１，Ｃ２２，Ｃ２
ｎ，Ｃｍ１，Ｃｍ２，ＣｍｎメモリセルＭＢ１，ＭＢｎ，ＭＢ（ｎ＋１），ＭＢ（２ｍ）主
ビット線ＭＷ１，ＭＷｍ，ＭＷ（ｍ＋１），ＭＷ（２ｍ）主
ワード線ＳＢ１１，ＳＢ１ｎ，ＳＢ２１，ＳＢ２ｎ，ＳＢ３１，
ＳＢ３ｎ，ＳＢ４１，ＳＢ４ｎ副ビット線ＳＷ１１，ＳＷ１ｍ，ＳＷ２１，ＳＷ２ｍ，ＳＷ３１，
ＳＷ３ｍ，ＳＷ４１，ＳＷ４ｍ副ワード線ＷＳＬ１，ＷＳＬ２ワード選択線ＷＴ１１，ＷＴ１ｍ，ＷＴ２１，ＷＴ２ｍ，ＷＴ３１，
ＷＴ３ｍ，ＷＴ４１，ＷＴ４ｍワード選択トランジ
スタ

Claims

【特許請求の範囲】

【請求項１】第１の強磁性層と第２の強磁性層とこれ
らに挟まれた絶縁層とを有し第１の強磁性層の磁化の方
向と第２の強磁性層の磁化の方向との差として情報を記
憶するメモリ素子を含むメモリセルをマトリクス状に配
置したメモリセルアレイにおいて、第１の方向に伸びた複数の副ワード線と、前記第１の方
向とは異なる第２の方向に伸びた複数の副ビット線と、
それぞれの副ワード線と副ビット線との交差部に設けら
れた前記メモリセルと、副ワード線のそれぞれに対応し
て設けられ副ワード線にソースまたはドレインの一方が
接続された複数のワード選択トランジスタと、副ビット
線のそれぞれに対応して設けられ副ビット線にソースま
たはドレインの一方が接続された複数のビット選択トラ
ンジスタと、を有するメモリセルブロックがｊ行ｋ列
（ｊ，ｋは正整数）配置されたメモリセルブロックマト
リクスと、メモリセルブロックマトリクスのｋ個のメモリセルブロ
ック列に対応して設けられ各メモリセルブロック列内の
メモリセルブロックに含まれるワード選択トランジスタ
のゲートに接続されたｋ本のワード選択線と、メモリセルブロックマトリクスのｊ個のメモリセルブロ
ック行に対応して設けられ各メモリセルブロック行内の
メモリセルブロックに含まれるビット選択トランジスタ
のゲートに接続されたｊ本のビット選択線と、メモリセルブロックマトリクスの同一列に配置されたｊ
個のメモリセルブロックに含まれる副ワード線の総数と
同数で副ワード線と同一方向に伸びた主ワード線と、メモリセルブロックマトリクスの同一行に配置されたｋ
個のメモリセルブロックに含まれる副ビット線の総数と
同数で副ビット線と同方向に伸びた主ビット線と、を備
え、主ワード線のそれぞれが、対応する副ワード線に接続さ
れたｋ個のワード選択トランジスタのソースまたはドレ
インの他方と接続され、主ビット線のそれぞれが、対応する副ビット線に接続さ
れたｊ個のビット選択トランジスタのソースまたはドレ
インの他方と接続されたことを特徴とするメモリセルア
レイ。
【請求項２】前記メモリ素子が、第１の強磁性層の磁
化の方向と第２の強磁性層の磁化の方向との差として情
報を記憶し、この磁化方向の差による絶縁層中のトンネ
ル電流の電気抵抗変化を利用して情報が読み出される請
求項１記載のメモリセルアレイ。
【請求項３】前記メモリセルブロックのそれぞれは、
５１２個以上で６５，５３６個以下の同一の個数のメモ
リ素子を含むことを特徴とする請求項２記載のメモリセ
ルアレイ。
【請求項４】前記ワード線選択トランジスタおよび前
記ビット線選択トランジスタが、ＭＯＳ型電界効果トラ
ンジスタである請求項１または２記載のメモリセルアレ
イ。
【請求項５】前記第１の方向と前記第２の方向とが、
互いに直交する関係にある請求項１，２または４記載の
メモリセルアレイ。
【請求項６】前記メモリセルブロックのそれぞれは、前記第２の方向に伸びた参照用副ビット線と、それぞれ
の副ワード線と参照用副ビット線との交差部に設けられ
た参照用メモリセルとを備える参照用セル列をさらに有
し、参照用副ビット線が参照用ビット選択トランジスタ
を介して参照用主ビット線と接続することを特徴とする
請求項１，２，４または５記載のメモリセルアレイ。
【請求項７】前記メモリセルブロックのそれぞれは、前記第１の方向に伸びた参照用副ワード線と、それぞれ
の副ビット線と参照用副ワード線との交差部に設けられ
た参照用メモリセルとを備える参照用セル行をさらに有
し、参照用副ワード線が参照用ワード選択トランジスタ
を介して参照用主ワード線と接続することを特徴とする
請求項１，２，４または５記載のメモリセルアレイ。
【請求項８】前記主ワード線および前記主ビット線の
線材の比抵抗が、前記副ワード線の線材の比抵抗および
前記副ビット線の線材の比抵抗よりも小さい請求項１，
２，４，５，６または７記載のメモリセルアレイ。
【請求項９】前記主ワード線および前記主ビット線の
配線の膜厚が、前記副ワード線の配線の膜厚および前記
副ビット線の配線の膜厚よりも厚い請求項１，２，４，
５，６または７記載のメモリセルアレイ。
【請求項１０】第１の方向に伸びた複数の副ワード線
と、前記第１の方向とは異なる第２の方向に伸びた複数
の副ビット線と、それぞれの副ワード線と副ビット線と
の交差部に設けられ第１の強磁性層と第２の強磁性層と
これらに挟まれた絶縁層とを有して第１の強磁性層の磁
化の方向と第２の強磁性層の磁化の方向との差として情
報を記憶するメモリ素子を含むメモリセルと、副ワード
線のそれぞれに対応して設けられ副ワード線にソースま
たはドレインの一方が接続された複数のワード選択トラ
ンジスタと、副ビット線のそれぞれに対応して設けられ
副ビット線にソースまたはドレインの一方が接続された
複数のビット選択トランジスタと、を有するメモリセル
ブロックがｊ行ｋ列（ｊ，ｋは正整数）配置されたメモ
リセルブロックマトリクスと、メモリセルブロックマト
リクスのｋ個のメモリセルブロック列に対応して設けら
れ各メモリセルブロック列内のメモリセルブロックに含
まれるワード選択トランジスタのゲートに接続されたｋ
本のワード選択線と、メモリセルブロックマトリクスの
ｊ個のメモリセルブロック行に対応して設けられ各メモ
リセルブロック行内のメモリセルブロックに含まれるビ
ット選択トランジスタのゲートに接続されたｊ本のビッ
ト選択線と、メモリセルブロックマトリクスの同一列に
配置されたｊ個のメモリセルブロックに含まれる副ワー
ド線の総数と同数で副ワード線と同一方向に伸びた主ワ
ード線と、メモリセルブロックマトリクスの同一行に配
置されたｋ個のメモリセルブロックに含まれる副ビット
線の総数と同数で副ビット線と同方向に伸びた主ビット
線と、を備え、主ワード線のそれぞれが、対応する副ワ
ード線に接続されたｋ個のワード選択トランジスタのソ
ースまたはドレインの他方と接続され、主ビット線のそ
れぞれが、対応する副ビット線に接続されたｊ個のビッ
ト選択トランジスタのソースまたはドレインの他方と接
続されたメモリセルアレイと、ｋ本のワード選択線のうちの１本をアクティブとし、ｊ
本のビット選択線のうちの１本をアクティブとすること
によりメモリセルブロックのうち１個を選択するメモリ
セルブロック選択回路と、主ワード線のうち１本を選択する行選択回路と、主ビット線のうち１本を選択する列選択回路と、選択されたメモリセルブロック内の前記メモリセルのう
ち副ワード線および副ビット線により選択された前記メ
モリセルに対して協調して情報を書き込みまた記録され
た情報を読み出す行側書き込み／読み出し回路および列
側書き込み／読み出し回路とを備えることを特徴とする
不揮発性記憶ユニット。
【請求項１１】前記メモリ素子が、第１の強磁性層の
磁化の方向と第２の強磁性層の磁化の方向との差として
情報を記憶し、この磁化方向の差による絶縁層中のトン
ネル電流の電気抵抗変化を利用して情報が読み出される
請求項１０記載の不揮発性記憶ユニット。
【請求項１２】前記メモリセルブロックのそれぞれ
は、５１２個以上で６５，５３６個以下の同一の個数の
メモリ素子を含むことを特徴とする請求項１１記載の不
揮発性記憶ユニット。
【請求項１３】前記ワード線選択トランジスタおよび
前記ビット線選択トランジスタが、ＭＯＳ型電界効果ト
ランジスタである請求項１０または１１記載の不揮発性
記憶ユニット。
【請求項１４】前記第１の方向と前記第２の方向と
が、互いに直交する関係にある請求項１０，１１または
１３記載の不揮発性記憶ユニット。
【請求項１５】前記メモリセルブロックのそれぞれ
は、前記第２の方向に伸びた参照用副ビット線と、それぞれ
の副ワード線と参照用副ビット線との交差部に設けられ
た参照用メモリセルとを備える参照用セル列をさらに有
し、参照用副ビット線が参照用ビット選択トランジスタ
を介して参照用主ビット線と接続することを特徴とする
請求項１０，１１，１３または１４記載の不揮発性記憶
ユニット。
【請求項１６】前記メモリセルブロックのそれぞれ
は、前記第１の方向に伸びた参照用副ワード線と、それぞれ
の副ビット線と参照用副ワード線との交差部に設けられ
た参照用メモリセルとを備える参照用セル行をさらに有
し、参照用副ワード線が参照用ワード選択トランジスタ
を介して参照用主ワード線と接続することを特徴とする
請求項１０，１１，１３または１４記載の不揮発性記憶
ユニット。
【請求項１７】前記メモリセルアレイ内のメモリセル
ブロックに故障があるときに故障ブロックと置換して使
用する予備メモリセルブロックを、さらに備えることを
特徴とする請求項１０，１１，１３，１４，１５または
１６記載の不揮発性記憶ユニット。
【請求項１８】列方向に設けたｊ個の前記予備メモリ
セルブロックからなる予備ブロック列を１列以上備える
ことを特徴とする請求項１７記載の不揮発性記憶ユニッ
ト。
【請求項１９】行方向に設けたｋ個の前記予備メモリ
セルブロックからなる予備ブロック行を１行以上備える
ことを特徴とする請求項１７記載の不揮発性記憶ユニッ
ト。
【請求項２０】列方向に設けたｊ個の前記予備メモリ
セルブロックからなる予備ブロック列と、行方向に設け
たｋ個の前記予備メモリセルブロックからなる予備ブロ
ック行とを、それぞれ１以上備えることを特徴とする請
求項１７記載の不揮発性記憶ユニット。
【請求項２１】前記主ワード線および前記主ビット線
の線材の比抵抗が、前記副ワード線の線材の比抵抗およ
び前記副ビット線の線材の比抵抗よりも小さい請求項１
０、１１，１３，１４，１５，１６または１７記載の不
揮発性記憶ユニット。
【請求項２２】前記主ワード線および前記主ビット線
の配線の膜厚が、前記副ワード線の配線の膜厚および前
記副ビット線の配線の膜厚よりも厚い請求項１０、１
１，１３，１４，１５，１６または１７記載の不揮発性
記憶ユニット。
【請求項２３】請求項１０記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項２４】請求項１５記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項２５】請求項１６記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項２６】請求項１７記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項２７】第１の方向に伸びたｍ（ｍ＝２^ｕで
ｕは正整数）本の副ワード線と、前記第１の方向とは異
なる第２の方向に伸びたｎ（ｎ＝２^ｖでｖは正整数）
本の副ビット線と、それぞれの副ワード線と副ビット線
との交差部に設けられ第１の強磁性層と第２の強磁性層
とこれらに挟まれた絶縁層とを有して第１の強磁性層の
磁化の方向と第２の強磁性層の磁化の方向との差として
情報を記憶するメモリ素子を含むメモリセルと、副ワー
ド線のそれぞれに対応して設けられ副ワード線にソース
またはドレインの一方が接続されたｍ個のワード選択ト
ランジスタと、副ビット線のそれぞれに対応して設けら
れ副ビット線にソースまたはドレインの一方が接続され
たｎ個のビット選択トランジスタと、を有するメモリセ
ルブロックがｊ行ｋ列（ｊ＝２^ｙ，ｋ＝２^ｚで、ｙ
およびｚは正整数）配置されたメモリセルブロックマト
リクスと、メモリセルブロックマトリクスのｋ個のメモ
リセルブロック列に対応して設けられ各メモリセルブロ
ック列内のメモリセルブロックに含まれるワード選択ト
ランジスタのゲートに接続されたｋ本のワード選択線
と、メモリセルブロックマトリクスのｊ個のメモリセル
ブロック行に対応して設けられ各メモリセルブロック行
内のメモリセルブロックに含まれるビット選択トランジ
スタのゲートに接続されたｊ本のビット選択線と、副ワ
ード線と同一方向に伸びたｍ×ｊ本の主ワード線と、副
ビット線と同方向に伸びたｎ×ｋ本の主ビット線と、を
備え、主ワード線のそれぞれが、対応する副ワード線に
接続されたｋ個のワード選択トランジスタのソースまた
はドレインの他方と接続され、主ビット線のそれぞれ
が、対応する副ビット線に接続されたｊ個のビット選択
トランジスタのソースまたはドレインの他方と接続され
たメモリセルアレイと、（ｙ＋ｚ）個のアドレスデータを入力し、通常の読み出
しの際にｚ個のアドレスデータの論理状態によりｋ本の
ワード選択線のうちの１本をアクティブとし、ｙ個のア
ドレスデータの論理状態によりｊ本のビット選択線のう
ちの１本をアクティブとすることによりメモリセルブロ
ックのうち１個を選択するメモリセルブロック選択回路
と、それぞれがｕ個のアドレスデータを入力してｍ個の主ワ
ード線のうち１本を選択するｊ個の行選択回路と、それぞれがｖ個のアドレスデータを入力してｎ個の主ビ
ット線のうち１本を選択するｋ個の列選択回路と、選択されたメモリセルブロック内の前記メモリセルのう
ち副ワード線および副ビット線により選択された前記メ
モリセルに対して協調して情報を書き込みまた記録され
た情報を読み出すｊ個の行側書き込み／読み出し回路お
よびｋ個の列側書き込み／読み出し回路とを備えること
を特徴とする不揮発性記憶ユニット。
【請求項２８】前記メモリ素子が、第１の強磁性層の
磁化の方向と第２の強磁性層の磁化の方向との差として
情報を記憶し、この磁化方向の差による絶縁層中のトン
ネル電流の電気抵抗変化を利用して情報が読み出される
請求項２７記載の不揮発性記憶ユニット。
【請求項２９】前記メモリセルブロックのそれぞれ
は、５１２個以上で６５，５３６個以下の同一の個数の
メモリ素子を含むことを特徴とする請求項２８記載の不
揮発性記憶ユニット。
【請求項３０】前記メモリセルブロック選択回路に入
力するアドレスデータのうちｊ本のビット選択線から１
本を選択するｙ個のアドレスデータが、アドレスデータ
の最下位から上位へｙ個のアドレスデータであることを
特徴とする請求項２７または２８記載の不揮発性記憶ユ
ニット。
【請求項３１】前記メモリセルブロック選択回路が、
並列読み出しの際には複数のワード選択線を選択する機
能を有することを特徴とする請求項３０記載の不揮発性
記憶ユニット。
【請求項３２】前記メモリセルブロック選択回路に入
力するアドレスデータのうちｋ本のワード選択線から１
本を選択するｚ個のアドレスデータが、アドレスデータ
の最下位から上位へｚ個のアドレスデータであることを
特徴とする請求項２７または２８記載の不揮発性記憶ユ
ニット。
【請求項３３】前記メモリセルブロック選択回路が、
並列読み出しの際には複数のビット選択線を選択する機
能を有することを特徴とする請求項３２記載の不揮発性
記憶ユニット。
【請求項３４】前記ワード線選択トランジスタおよび
前記ビット線選択トランジスタが、ＭＯＳ型電界効果ト
ランジスタである請求項２７または２８記載の不揮発性
記憶ユニット。
【請求項３５】前記第１の方向と前記第２の方向と
が、互いに直交する関係にある請求項２７，２８または
３４記載の不揮発性記憶ユニット。
【請求項３６】前記メモリセルブロックのそれぞれ
は、前記第２の方向に伸びた参照用副ビット線と、それぞれ
の副ワード線と参照用副ビット線との交差部に設けられ
た参照用メモリセルとを備える参照用セル列をさらに有
し、参照用副ビット線が参照用ビット選択トランジスタ
を介して参照用主ビット線と接続することを特徴とする
請求項２７，２８，３４または３５記載の不揮発性記憶
ユニット。
【請求項３７】前記メモリセルブロックのそれぞれ
は、前記第１の方向に伸びた参照用副ワード線と、それぞれ
の副ビット線と参照用副ワード線との交差部に設けられ
た参照用メモリセルとを備える参照用セル行をさらに有
し、参照用副ワード線が参照用ワード選択トランジスタ
を介して参照用主ワード線と接続することを特徴とする
請求項２７，２８，３４または３５記載の不揮発性記憶
ユニット。
【請求項３８】前記メモリセルアレイ内のメモリセル
ブロックに故障があるときに故障ブロックと置換して使
用する予備メモリセルブロックを、さらに備えることを
特徴とする請求項２７，２８，３４，３５，３６または
３７記載の不揮発性記憶ユニット。
【請求項３９】列方向に設けたｊ個の前記予備メモリ
セルブロックからなる予備ブロック列を１列以上備える
ことを特徴とする請求項３８記載の不揮発性記憶ユニッ
ト。
【請求項４０】行方向に設けたｋ個の前記予備メモリ
セルブロックからなる予備ブロック行を１行以上備える
ことを特徴とする請求項３８記載の不揮発性記憶ユニッ
ト。
【請求項４１】列方向に設けたｊ個の前記予備メモリ
セルブロックからなる予備ブロック列と、行方向に設け
たｋ個の前記予備メモリセルブロックからなる予備ブロ
ック行とを、それぞれ１以上備えることを特徴とする請
求項３８記載の不揮発性記憶ユニット。
【請求項４２】前記主ワード線および前記主ビット線
の線材の比抵抗が、前記副ワード線の線材の比抵抗およ
び前記副ビット線の線材の比抵抗よりも小さい請求項２
７、２８，３４，３５，３６，３７または３８記載の不
揮発性記憶ユニット。
【請求項４３】前記主ワード線および前記主ビット線
の配線の膜厚が、前記副ワード線の配線の膜厚および前
記副ビット線の配線の膜厚よりも厚い請求項２７、２
８，３４，３５，３６，３７または３８記載の不揮発性
記憶ユニット。
【請求項４４】請求項２７記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項４５】請求項３１記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項４６】請求項３３記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項４７】請求項３６記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項４８】請求項３７記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。
【請求項４９】請求項３８記載の不揮発性記憶ユニッ
トを１または複数有することを特徴とする不揮発性半導
体記憶装置。