WO2007004444A1 - 半導体記憶装置 - Google Patents

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WO2007004444A1
WO2007004444A1 PCT/JP2006/312616 JP2006312616W WO2007004444A1 WO 2007004444 A1 WO2007004444 A1 WO 2007004444A1 JP 2006312616 W JP2006312616 W JP 2006312616W WO 2007004444 A1 WO2007004444 A1 WO 2007004444A1
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bit line
cell array
voltage
data line
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PCT/JP2006/312616
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Inventor
Kohji Inoue
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Sharp Kabushiki Kaisha
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    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention provides a plurality of memory cells each having a variable resistance element force for storing information according to a change in electrical resistance in the row direction and the column direction, and each of the memory cells in the same row share a common end.
  • the present invention relates to a semiconductor memory device having a cross-point type memory cell array that is connected to a data line and has the other end side of each memory cell in the same column connected to a common bit line.
  • cross-point memory In recent years, a memory cell does not include a selection element other than a memory element, and the memory element is directly connected to a data line (row selection line) and a bit line (column selection line) in the memory cell. Development of a cross-point type semiconductor memory device to be formed (hereinafter referred to as “cross-point memory” as appropriate) is in progress (for example, see Non-Patent Document 1 and Patent Document 1 below).
  • Non-Patent Document 1 proposes a variable resistance nonvolatile memory (TF-RRAM) that changes its resistance value by applying an electrical pulse to a memory cell using a chalcogenide material. .
  • Non-Patent Document 1 As a method of applying a write voltage to a data line and a bit line in a write operation to a predetermined memory cell in a memory cell array, a 1Z2 bias method is used.
  • a 1Z3 bias method has been proposed!
  • Figure 20 shows the voltage application state of each data line and each bit line in the 1Z2 bias method
  • Fig. 21 shows the voltage application state of each data line and each bit line in the 1Z3 bias method.
  • the resistance is changed by applying a bias voltage to the variable resistance element of the selected memory cell surrounded by ⁇ (the memory cell surrounded by ⁇ in the figure).
  • a bias voltage eg. Vw
  • a second write voltage eg. OV
  • the bias voltage is applied to the variable resistance element of the selected memory cell (the memory cell surrounded by a circle in the figure) to change the resistance and write is selected.
  • a first write voltage for example, Vw
  • a second write voltage for example, OV
  • the voltage VwZ3 of 1 is applied, and the voltage 2VwZ3, which is two-thirds of the write voltage Vw, is applied to the unselected bit line that is not connected to the selected memory cell.
  • an insufficient bias voltage I Vw / 3 I
  • I Vw / 3 I an insufficient bias voltage
  • the bias voltage applied to each non-selected memory cell is lower than that in the 1Z2 bias method, but the number of non-selected memory cells to which the bias voltage is applied greatly increases. Therefore, the increase in write current becomes more remarkable.
  • Patent Document 1 proposes a memory cell array configuration suitable for highly integrated memory cells of MRAM (Magnetic Random Access Memory).
  • MRAM Magnetic Random Access Memory
  • the MRAM is a non-volatile memory device that utilizes the tunneling magnetoresistive (hereinafter abbreviated as TMR) effect
  • the write method power is a variable resistance non-volatile memory disclosed in Non-Patent Document 1.
  • Fig. 22 shows the main circuit configuration proposed in Patent Document 1.
  • a plurality of memory cell arrays MA are arranged in an array in the X direction (row direction) and the Y direction (column direction).
  • the TMR element 12 is provided.
  • j TMR elements 12 are arranged, and in the Y direction, 4 X n TMR elements 12 are arranged.
  • the j read blocks BKik arranged in the X direction constitute one row.
  • Memory cell array MA has n rows.
  • the n read blocks BKik arranged in the Y direction form one column.
  • Memory cell array MA has j columns.
  • the source line SLi extends in the Y direction. For example, only one source line SLi is provided in one column.
  • the source line SLi is connected to the ground point VSS via, for example, a column selection switch CSW constituted by a MOS transistor.
  • a memory array in which j read blocks BK11 composed of four TMR elements are arranged in the X direction and similarly one read block BK11 is arranged in the Y direction is defined as a bank (basic Called a cell array block).
  • the row side of the bank selection transistor that selects this bank is RSW2, and the column side is RSW1.
  • the memory array in FIG. 22 has n banks arranged in the Y direction.
  • the memory cell in FIG. 22 is an MRAM TMR element, and no current flows through the TMR element of the memory cell during the write operation, and no current flows through the bank selection transistors RSW2 and RSW1. .
  • the TMR element of the memory cell A current is passed through the element, and a current proportional to the resistance value of this element is detected. Therefore, a small current flows through the bank selection transistor only during the read operation. That is
  • the large current required for the write operation does not flow to the bank select transistor, and the bank select transistor supplies only a small current for the read operation. Therefore, the size of the bank select transistor is relatively small.
  • Pr Ca MnO (PCMO) with a perovskite structure NiO, TiO, HfO
  • metal oxides including transition metal oxides such as ZrO
  • a current flows through the memory cell even during a write operation. For this reason, it is necessary to supply a current required for the write operation to the bank to be written through the knock selection transistor. Since the current required for the write operation is larger than the current that flows during the read operation, the size of the bank selection transistor is larger than the size of the bank selection transistor required in the MRAM.
  • FIG. 23 shows a circuit configuration of a cross-point type memory cell array in which a variable resistance element made of a metal oxide such as PCMO is provided in a memory cell.
  • the display of peripheral circuits such as a row decoder and a column decoder is omitted, and only the memory cell array and the transistors that control the memory cell array are shown.
  • FIG. 23 shows the number of variable resistance elements of the basic memory array corresponding to the read block BK11 in FIG. 22 being eight.
  • the basic memory array is 128 in the row direction and 1 in the Y direction. These are arranged in a memory cell array to form one bank (basic memory cell array block).
  • the bank selection transistors for selecting this bank have RBS0 to 7 (not shown) on the row side and CBS0 to 127 (not shown) on the column side.
  • the memory cell array has a configuration in which only one bank is arranged in the Y direction.
  • the current flow when the write operation is simultaneously performed for the six selected memory cells to be written surrounded by the circles connected to the bit line BL2 is indicated by solid and broken arrows. ing.
  • the six selected memory cells are the memory cells at the intersections of the data lines DL0, 1, 2, 4, 5, 7 and the bit line BL2, and the dashed arrows indicate unselected memory cells on the data line DL0.
  • the bias current flowing through The writing method is the 1Z2 bias method described above.
  • the write voltage Vw is applied to the selected data lines DLO, 1, 2, 4, 5, and 7, OV is applied to the selected bit line BL2, and the non-selected data lines DL3, 6 are not selected.
  • An intermediate voltage VwZ2 that is a half of the write voltage Vw is applied to the bit lines BLO, 1, 3 to 127!
  • the current IRO flowing through the bank selection transistor RBSO connected to the data line DLO is calculated. Assume that a write current of about 75 A occurs in the selected memory cell.
  • a bias current IbiasO is generated.
  • the bias current Ibias 0 is expressed by the following formula (1)
  • the current IRO is expressed by the following formula (2).
  • the bias voltage VwZ2 was assumed to be 2V, and each resistance value R of the non-selected memory cell was assumed to be a low resistance value of 50 k ⁇ .
  • variable resistance nonvolatile memory When the data width of the variable resistance nonvolatile memory is 8 bits and 1 bit is stored in each memory cell, 6 memory cells in 8 memory cells connected to the bit line BL2 illustrated in FIG.
  • the current of the same current value as that of IRO flows to the bank selection transistors RBSO, 1, 2, 4, 5, 7 at the same time, so the total current value IW is It is expressed by the following formula (3), and it can be seen that the operating current during the write operation increases.
  • Non-Patent Document 1 As a writing method, PCMO with a perovskite structure and metal acids including transition metal oxides such as NiO, TiO, HfO, and ZrO
  • variable resistance element that changes its resistance by applying an electrical pulse, such as OUM (Ovonic Memory) made of a compound or chalcogenide compound, is applied to the variable resistance nonvolatile memory, the operating current during the write operation Becomes larger.
  • OUM Optonic Memory
  • the large number of unselected memory cells connected to the selected data line is one of the factors that increase the operating current during the write operation. Therefore, for example, it can be considered to be reduced to 32.
  • the current IRO 'and the total current value IW' are greatly suppressed as expressed by the following equations (4) to (6).
  • FIG. 24 when a memory cell array with one bank consisting of 8 rows x 32 columns is provided in the row direction without hierarchizing the data lines (Fig. 24 (A)), there are 8
  • the layout occupancy area when one bank is arranged in the row direction with 128 rows x 128 columns ((B) in the figure) is shown in a schematic comparison.
  • peripheral circuits peripheral circuits 1 and 2) such as drivers for driving data lines and row address decoders are arranged on both sides adjacent to each bank. is doing.
  • FIG. 24 (A) when the same 8 X 128-bit memory cell array is configured, if four banks are configured independently (Fig. 24 (A)), the operating current during the write operation Although this is suppressed, the layout area of the peripheral circuit is increased compared to the one-bank configuration (Fig. 24 (B)), and the proportion of the entire memory cell array is increased, resulting in an increase in chip size.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-249629
  • Non-Patent Document 1 Y. Chen, “An Access— Transistor— Free (OT / IR) N on— Volatile Resistance Random Access Memory (RRAM) Using a
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a cross-point type memory cell array including memory cells having variable resistance element power for storing information by changing electrical resistance.
  • the operation current during the write operation is reduced.
  • a semiconductor memory device includes a plurality of memory cells each having a variable resistance element force for storing information in accordance with a change in electrical resistance in the row direction and the column direction.
  • a plurality of data lines extending in the direction and a plurality of bit lines extending in the column direction, and each of the memory cells in the same row is connected to one end of the variable resistance element to the common data line, and
  • Each of the memory cells is a semiconductor memory device in which a plurality of memory cell arrays in which the other end side of the variable resistance element is connected to the common bit line are arranged in at least the row direction.
  • a plurality of main data lines for supplying a predetermined data line voltage corresponding to each data line of each of the arranged memory cell arrays is extended in a row direction.
  • Main The data lines are connected to the corresponding data lines via individual data line selection transistors, and the number of the data lines of each memory cell array is the same as that of the memory cells to be written simultaneously in one write operation.
  • the first feature is equal to the maximum number.
  • a plurality of memory cells each having a variable resistance element force for storing information by changing electrical resistance are arranged in the row direction and the column direction, respectively, and extended in the row direction.
  • a driver circuit for driving or selecting a data line In each semiconductor memory device including a so-called cross-point type memory cell array in which the other end side of the variable resistance element is connected to the common bit line, a driver circuit for driving or selecting a data line,
  • the memory cell array size can be reduced by reducing the number of columns constituting each memory cell array without increasing the area required for peripheral circuits such as a decoder circuit.
  • the write target memory cell Since the number of non-selected memory cells to which a bias voltage that is insufficient for writing in the array can be reduced, the sum of the noise currents flowing through the non-selected memory cells can be reduced by applying a bias voltage. The current value flowing through the entire memory cell array can be reduced by the write operation.
  • the maximum number of memory cells to be simultaneously written in a single write operation is the number of rows (number of data lines) constituting each memory cell array. Since there is no non-selected data line exceeding the write data width during the write operation because it is equal to the width !, the bias current flowing through the non-selected memory cell connected to the extra non-selected data line can be reduced. Furthermore, the current value flowing through the entire memory cell array can be reduced by the write operation.
  • a voltage application method other than the conventional 1Z2 bias method for example, a voltage application method adopted in the semiconductor memory device having the 17th or 18th features
  • a non-selection method to which a bias voltage is applied is adopted.
  • the total bias current during the write operation can be further reduced by reducing the number of non-selected data lines, and the current value flowing through the entire memory cell array can be reduced by the write operation. Can be reduced.
  • the semiconductor memory device is characterized in that the number of the bit lines in each memory cell array is the same as the number of the data lines.
  • the total extension of the data line and the bit line can be minimized with the same memory cell array size, and the electrical characteristics during the write operation and the read operation can be reduced. Improvements can be made. Furthermore, write data or read data can be configured in either the row direction or the column direction in the memory cell array.
  • the memory cell array in which a plurality of circuits for supplying the predetermined data line voltage to the main data lines are arranged in a row direction is provided.
  • the third feature is that they are distributed on both outer sides in the row direction.
  • a plurality of circuits for supplying the predetermined data line voltage to an odd number of the main data lines are arranged in a row direction.
  • the memory cell array which is arranged on one of the outer sides in the row direction with respect to the memory cell array, and a plurality of circuits for supplying the predetermined data line voltage to even numbers of the main data lines are arranged in the row direction
  • the fourth feature is that it is arranged on the other outside in the row direction.
  • peripheral circuits such as a driver circuit and a decoder circuit for supplying a predetermined data line voltage to each main data line are connected to the main data line. Since it can be placed without being restricted by the wiring interval, the area occupied by the peripheral circuit can be optimized.
  • the semiconductor memory device includes a plurality of the memory cell arrays arranged in the row direction and the column direction, and the bit lines of the memory cell arrays arranged in the column direction.
  • a plurality of main bit lines for supplying a predetermined bit line voltage correspondingly to each other extend in the column direction, and in each of the memory cell arrays, each bit line corresponding to each of the main bit lines corresponds to each bit line.
  • the fifth feature is that they are connected via a selection transistor.
  • the semiconductor memory device of the fifth feature since the memory cell array is further arranged in the column direction, the number of data lines in the memory cell array can be simultaneously written in one write operation. Even if the maximum number of target memory cells is limited, the number of data lines in the entire memory cell array can be expanded, and the capacity can be easily increased while suppressing the current during the write operation.
  • the current drive capability of the data line selection transistor is set larger than that of the bit line selection transistor, and the maximum current is When the current flows through the bit line, the current drive capability of the bit line selection transistor is set larger than that of the data line selection transistor.
  • each memory cell array has a write current required for a write target memory cell during a write operation when the memory cell also has a variable resistance element force that changes its electric resistance when an electrical stress is applied.
  • each memory cell array has a write current required for a write target memory cell during a write operation when the memory cell also has a variable resistance element force that changes its electric resistance when an electrical stress is applied.
  • the semiconductor memory device is characterized in that the current drive capability of the bit line select transistor is set larger than that of the data line select transistor.
  • the current drive capability of the bit line selection transistor when the memory cell is a variable resistance element whose electrical resistance changes due to the application of electrical stress. Is larger than the data line selection transistor, so that a large number of memory cells to be written can be arranged on the same bit line, and the necessary write current can be supplied to the plurality of memory cells selected during the write operation. .
  • the semiconductor memory device of the sixth or seventh feature at least a partial force of the transistor group having a larger current driving capability among the data line selection transistor and the bit line selection transistor is described above.
  • An eighth feature is that the memory cell array is disposed below the memory cell array in the area of the memory cell array.
  • a ninth feature is that the memory cell array is disposed outside the area.
  • a transistor group having a larger current drive capability among the data line selection transistor and the bit line selection transistor that is, a transistor group having a larger transistor size is arranged.
  • the lower side of the memory cell array is determined based on the process sequence of the manufacturing process of the semiconductor memory device. For example, when the memory cell array is formed on a predetermined substrate, the substrate side is Below the memory cell array It becomes.
  • the semiconductor memory device has a smaller current drive capability, and the data line selection transistor or the bit line selection transistor is a region of the memory cell array.
  • a tenth feature is that the data lines or the bit lines are divided into two parts with reference to the data lines or the bit lines in two regions facing each other across the memory cell array.
  • the semiconductor memory device of the tenth feature when the data line selection transistor or the bit line selection transistor is arranged outside the area of the memory cell array, the data line or the bit line has a wiring pitch of Since the transistor can be arranged without restriction, the transistor can be arranged efficiently.
  • the memory in which a plurality of circuits for supplying the predetermined bit line voltage to the main bit lines are arranged in a column direction.
  • the eleventh feature is that they are distributed on both outer sides in the column direction with respect to the rear cell array!
  • the memory in which a plurality of circuits for supplying the predetermined bit line voltage to the odd-numbered main bit lines are arranged in a column direction.
  • the memory cell array in which a plurality of circuits for supplying the predetermined bit line voltage to the even-numbered ones of the main bit lines are arranged in the column direction.
  • the twelfth feature is that it is arranged on the other outer side in the column direction.
  • peripheral circuits such as a driver circuit and a decoder circuit for supplying a predetermined bit line voltage to each main bit line are connected to the main bit line. Since it can be placed without restrictions on the wiring interval, the area occupied by the peripheral circuit can be optimized.
  • the current drive capability of the data line selection transistor in a read operation is set larger than that of the bit line selection transistor, and the memory In a read operation for one of the cell arrays, the same read voltage is applied to all the data lines via the data line selection transistor.
  • a thirteenth feature is that data is read out from the data line side.
  • the current drive capability of the bit line selection transistor during a read operation is set larger than that of the data line selection transistor, and the memory
  • the same read voltage is applied to the total number of the bit lines via the bit line selection transistor, and data is read from the bit line side.
  • the current drive capability of the data line selection transistor or the bit line selection transistor on the data reading side is set larger than the other. Therefore, it is possible to reduce the leakage current generated through the non-selected memory cells during the read operation peculiar to the cross-point type memory cell array, increase the read operation margin, stabilize the read operation, and increase the speed. ⁇ ⁇ can be planned.
  • the semiconductor memory device is characterized in that at least a part of the power of the transistor group having a larger current driving capability among the data line selection transistor and the bit line selection transistor is the memory.
  • a fifteenth feature is that the memory cell array is disposed below the memory cell array in the cell array region.
  • the semiconductor memory device is characterized in that at least a partial strength of a region occupied by a transistor group having a smaller current driving capability among the data line selection transistor and the bit line selection transistor.
  • a sixteenth feature is that the memory cell array is disposed outside the region.
  • the transistor group having the larger current drive capability among the data line selection transistor and the bit line selection transistor that is, the transistor group having the larger transistor size. Is disposed below the memory cell array in the memory cell array region, so that the area occupied by the data line selection transistor and the bit line selection transistor arranged outside the memory cell array region can be minimized. Contributes to chip size reduction.
  • the semiconductor memory device having any one of the above characteristics may simultaneously write all the memory cells connected to one bit line in one write operation to one of the memory cell arrays.
  • the first write voltage is applied to all the data lines, and the second write voltage is applied to one selected bit line connected to the write target memory cell in the bit line.
  • a seventeenth feature is that the first write voltage is applied to non-selected bit lines other than the selected bit line in the bit lines.
  • the semiconductor memory device of the seventeenth feature when all the memory cells connected to one bit line are written at the same time, an unnecessary bias current does not flow in the non-selected memory cells, and the write operation is performed. The flowing current can be minimized.
  • the semiconductor memory device simultaneously applies at least half of the memory cells connected to one bit line in one write operation to one of the memory cell arrays.
  • the first write voltage is applied to the selected data line connected to the write target memory cell in the data line
  • the write target in the bit line is applied to the write target memory cell array.
  • a second write voltage is applied to one selected bit line connected to the memory cell, and the first write voltage and the second write voltage are applied to non-selected data lines other than the selected data line of the data lines.
  • An eighteenth feature is that an intermediate voltage is applied, and the first write voltage is applied to non-selected bit lines other than the selected bit line in the bit line.
  • the semiconductor memory device of the eighteenth feature when more than half of all memory cells connected to one bit line are written simultaneously, unselected data lines connected to memory cells that are not written simultaneously Apply a voltage to each data and each bit line so that the bias current flows only to the unselected memory cells connected to the unselected data line. As a result, the total bias current flowing through the unselected memory cells can be reduced compared to the conventional iZ2 bias method, and the current flowing during the write operation can be suppressed.
  • the semiconductor memory device is characterized in that one of the memory cell arrays is connected to one bit line in one write operation.
  • a first write voltage is applied to a selected data line connected to the memory cell to be written among the data lines, and the bit A second write voltage is applied to one selected bit line connected to the memory cell to be written in the line, and the first write voltage is applied to unselected data lines other than the selected data line in the data line.
  • an intermediate voltage of the second write voltage is applied, and the intermediate voltage is applied to an unselected bit line other than the selected bit line in the bit line.
  • the selected data line connected to the memory cell to be simultaneously written is Each data and so that the bias current flows only to non-selected memory cells on the same bit line as the selected memory cell and the non-selected memory cell connected to the selected data line. Since voltage is applied to each bit line, the total bias current flowing in the unselected memory cells is less than the current flowing when half of the memory cells connected to one bit line are written simultaneously using the conventional 1Z2 noise method. The current flowing during the write operation can be suppressed.
  • the number of memory cells to be simultaneously written out of all the memory cells connected to one bit line increases, the number of unselected memory cells through which a bias current flows increases.
  • the 1Z2 bias method By limiting the 1Z2 bias method to writing less than half of the memory cells connected to one bit line at the same time, the current flowing during the write operation can be suppressed.
  • the semiconductor memory device having any one of the above characteristics simultaneously resets all the memory cells connected to one bit line in one write operation with respect to one of the memory cell arrays.
  • the first reset voltage is applied to the total number of the data lines
  • the second bit is connected to one selected bit line connected to the memory cell to be reset among the bit lines.
  • a twentieth feature is that a reset voltage is applied and the first reset voltage is applied to non-selected bit lines other than the selected bit line in the bit lines.
  • FIG. 1 is a circuit block diagram schematically showing an example of a block configuration of a memory cell array of a semiconductor memory device according to the present invention.
  • FIG. 2 is a circuit block diagram showing a specific configuration example of a memory cell array of the semiconductor memory device according to the present invention shown in FIG.
  • FIG. 3 is a circuit diagram of a memory cell array for explaining an example of a write operation of the memory cell array of the semiconductor memory device according to the present invention.
  • FIG. 4 is a circuit diagram of a memory cell array for explaining an example of a write operation of a memory cell array by a conventional 1Z2 bias method.
  • FIG. 5 is a circuit diagram of a memory cell array for explaining another example of the write operation of the memory cell array of the semiconductor memory device according to the present invention.
  • FIG. 6 is a circuit diagram of a memory cell array for explaining another example of a conventional write operation of the memory cell array by the 1Z2 bias method.
  • FIG. 7 is a circuit diagram of a memory cell array for explaining another example of the write operation of the memory cell array of the semiconductor memory device according to the present invention.
  • FIG. 8 is a circuit diagram of a memory cell array for explaining an example of a reset operation of the memory cell array of the semiconductor memory device according to the present invention.
  • FIG. 9 is a block diagram schematically showing an example of a layout configuration for the memory cell array of the semiconductor memory device according to the present invention having the block configuration shown in FIG.
  • FIG. 10 is a block diagram illustrating an example of the layout configuration shown in FIG. 9 in units of transistors.
  • FIG. 11 is a block diagram schematically showing an example of a layout configuration for a memory cell array of a semiconductor memory device according to the present invention having a 16-row ⁇ 16-column configuration.
  • FIG. 12 is a block diagram for explaining an example of the layout configuration shown in FIG. 11 in units of transistors.
  • FIG. 13 is a circuit block diagram schematically showing another example of the block configuration of the memory cell array of the semiconductor memory device according to the present invention.
  • FIG. 14 shows another example of the block configuration of the memory cell array of the semiconductor memory device according to the present invention. Circuit block diagram schematically
  • FIG. 15 is a circuit block diagram schematically showing another example of the block configuration of the memory cell array of the semiconductor memory device according to the present invention.
  • FIG. 17 is a circuit diagram for explaining a leak current generation mechanism in a read operation of a memory cell array in a semiconductor memory device according to the present invention.
  • FIG. 18 A block diagram schematically showing an example of a layout configuration focusing on a read operation for the memory cell array of the semiconductor memory device according to the present invention.
  • FIG. 19 is a block diagram illustrating an example of the layout configuration shown in FIG. 18 in units of transistors.
  • FIG. 20 is a circuit diagram of a memory cell array for explaining an example of a conventional 1Z2 bias type memory cell array write operation.
  • FIG. 21 is a circuit diagram of a memory cell array for explaining an example of a write operation of a memory cell array by a conventional 1Z3 bias method.
  • FIG. 22 is a circuit diagram showing the main part of the circuit configuration of a conventional magnetic random access memory.
  • FIG. 23 is a circuit diagram showing an example of a conventional circuit configuration of a cross-point type memory cell array in which a variable resistance element made of metal oxide is provided in a memory cell.
  • FIG.24 Block configuration with 4 banks in 8 rows x 32 columns configuration in row direction (A) and block configuration with 1 bank in 8 rows X 1 28 columns configuration in row direction (B) Diagram comparing layout occupation area
  • Adl Data line selection transistor placement area
  • GBLj (j 0 to 7): Main bit line
  • GDLi (i 0 to 7): Main data line
  • Vw Write voltage (first write voltage)
  • VmO, Vml Main data lines GDLO, GDL1 voltage
  • VdO, Vdl Data line DLO, DL1 voltage
  • the present device One embodiment of a semiconductor memory device according to the present invention (hereinafter referred to as “the present device” as appropriate) will be described with reference to the drawings.
  • FIG. 1 shows a block configuration of a memory cell array of the device of the present invention which is a cross-point memory adopting a multi-bank method.
  • a plurality of data lines DLi extending in the row direction and a plurality of bit lines BLj extending in the column direction are arranged in a plurality of arrays in the direction, and each of the memory cells in the same row is connected to one end of the variable resistance element.
  • each bank BKk is illustrated as being arranged in a matrix of 2 rows x 2 columns.
  • the arrangement configuration of 1S banks is limited to 2 rows x 2 columns. is not.
  • FIG. 2 specifically shows the memory cell array configuration in one bank in FIG. 1.
  • each bank BKk is configured with an array size of 8 rows ⁇ 8 columns as an example.
  • i of the data line DLi is a data line number
  • j of the bit line BLj is a bit line number, which is a number from 0 to 7 in this embodiment.
  • the number of main data lines GDLi connected to each bank arranged in the same row is the same as the number of data lines DLi (8 lines) in each bank.
  • the number of main bit lines GBLj for each bank arranged in the same column is the same as the number of bit lines BLj (8) in each bank, which is 8 in the example shown in FIG.
  • i on the main data line GDLi is the main data line number, corresponding to the data line number i on the data line DLi
  • j on the main bit line GBLj is the main bit line number, and corresponds to the bit line number j on the bit line BLj.
  • each main data line GDLi and each data line DLi are data line selection transistors corresponding to bank selection transistors on the row side.
  • Each main bit line GBLj and each bit line BLj are connected to each other via a bit line selection transistor TBjk corresponding to a bank selection transistor on the column side.
  • Connect to i 0 to 7).
  • each main data line GDLi is individually driven to supply a predetermined data line voltage.
  • a data line driver 10 is connected, and each main bit line GBLj is connected to a bit line driver 20 that individually drives and supplies a predetermined bit line voltage.
  • the data line selection transistor TDik has a function of selecting the bank BKk in each bank BKk and a function of connecting each main data line GDLi to the corresponding data line DLi.
  • the bit line selection transistor TBjk has a function of selecting the bank BKk and a function of connecting each main bit line GBLj to the corresponding bit line BLj.
  • the bank selection line SDk is provided individually for each bank BKk, and only the selected bank is controlled as described above.
  • bit line select transistor TDik and the bit line selection transistor TBjk shown in FIGS. 1 and 2 are equivalent circuits showing an electrical connection relationship and do not correspond to an actual circuit layout.
  • the data width of write data is 8 bits and each memory cell is a binary memory cell storing 1 bit.
  • the data width is equal to the maximum number “8” of memory cells to be simultaneously written.
  • the reset state is assigned to “0” and the write state is assigned to “1”
  • only the memory cell corresponding to bit “1” of the write data is to be written.
  • the reset state and write state The oZi association may be reversed.
  • the writing state is described as “1”.
  • the write voltage Vw (corresponding to the first write voltage) is simultaneously applied to the unselected bit lines BLj (j half 2) other than the selected bit line BL2.
  • the write voltage Vw is applied only to the eight selected memory cells surrounded by circles in the same column connected to the bit line BL2, and the memory cell is written.
  • the bias voltage applied to the non-selected memory cell is 0 [V], and a noisy current flows. Absent.
  • the write current (indicated by the solid line arrow) flows only to the selected memory cell.
  • each data line is processed by the conventional 1 Z2 bias method.
  • Bias current according to the voltage flows, and 56 times the total bias current force Write operation in the case shown in Figure 3 Increased compared to the operating current.
  • the shown to voltage application method in FIG. 3 can prevent the occurrence of bias current, operating electricity during the write operation The flow can be reduced.
  • Figure 5 shows the 8 bits of data “10110111” (an example in which 1 is half or more of the 8 bits) and 8 memory cells in the same column connected to the bit line BL2 as write target memory cells.
  • Data lines DL0 to DL7 correspond to the order from the lower bit to the upper bit of 8-bit data.
  • the bit line BL2 is the selected bit line.
  • the memory cell to be written is surrounded by a circle to distinguish it from unselected memory cells that are not to be written.
  • the write voltage Vw (corresponding to the first write voltage) is simultaneously applied to the non-selected bit lines BLj (j ⁇ 2) other than the selected bit line BL2.
  • the write voltage Vw is applied only to the six selected memory cells surrounded by circles in the same column connected to the bit line BL2, and the memory cell is written.
  • each data is written by the conventional 1 Z2 bias method.
  • the unselected bit line BLj (j ⁇ 2) is applied simultaneously to the intermediate voltage VwZ2 that is half the write voltage Vw.
  • This total bias current is 44 times the unit bias current compared to the total bias current shown in Fig. 5 (16 times the unit bias current flowing through one non-selected memory cell).
  • the total bias current is reduced by a current corresponding to 28 times the unit bias current compared to the conventional 1Z2 bias method. As a result, the current consumption of the write operation is reduced.
  • Figure 7 shows the case where 8 bits of data “10010000” (an example in which 1 is less than half of the 8 bits) are connected to the bit line BL2 and 8 memory cells in the same column are used as write target memory cells.
  • Data lines DL0 to DL7 correspond to the order from the lower bit to the upper bit of 8-bit data.
  • the bit line BL2 is the selected bit line.
  • the memory cells to be written are surrounded by circles to distinguish them from non-selected memory cells that are not to be written.
  • the intermediate voltage VwZ2 (half of the first write voltage and the second write voltage) is half the write voltage Vw.
  • the write voltage Vw is applied only to the two selected memory cells surrounded by circles in the same column connected to the bit line BL2, and the memory cell is written.
  • each of the seven unselected memory cells surrounded by the marks connected to the selected data line DLi (i 4, 7) and the six unselected memory cells surrounded by the marks connected to the selected bit line BL2.
  • a bias current corresponding to the bias voltage (indicated by a broken arrow)
  • 20 times the total bias current force flows along with the write current (indicated by solid arrows) that flows through the selected memory cell.
  • the voltage application method shown in FIG. 7 is exactly the same as the conventional 1Z2 bias method.
  • the conventional 1/2 bias method a noise current flows through unselected memory cells connected to the selected data line. Therefore, the larger the number of “1” in the write data, the smaller the number of unselected memory cells through which the noise current flows. This results in an increase in total bias current.
  • the bias current flows through the non-selected memory cells connected to the non-selected data lines. Therefore, the smaller the number of “1” in the write data, the more the bias current flows. As a result, the number of cells increases and the total bias current increases.
  • the conventional 1Z2 bias method that is, whether the number of “1” in the write data is more than half or less.
  • an increase in the total bias current can be suppressed by switching the voltage application method (specifically, the applied voltage of the non-selected bit line).
  • the total bias current is the same between the voltage application method shown in FIG. 3 and the conventional 1Z2 bias method. Also good.
  • bit line BL2 is a selected bit line.
  • the memory cells to be written are surrounded by circles to distinguish them from non-selected memory cells that are not to be written.
  • the voltage application method shown in Fig. 8 can prevent the generation of bias current that occurs in the conventional 1Z2 bias method. Thus, the operating current during the writing operation can be reduced.
  • the write current flowing through the selected memory cell to be written is the write current for up to eight selected memory cells. Force concentrates on one selected bit line BLj and flows to the corresponding selected main bit line GBLj via the bit line selection transistor TBjk. On the other hand, only the write current that flows through one selected memory cell connected to each selected data line DLi flows through the selected data line DLi.
  • the bias current that flows through the unselected memory cells is the power that bias current of up to 8 unselected memory cells flows through the selected data line or unselected data line DLi.
  • the write voltage applied to the selected memory cell is the bias current.
  • the current supply capability of the bit line selection transistor TBjk that is, the transistor size
  • the current supply capability of the data line selection transistor TDik that is, the transistor size. For example, set it to about 2 times.
  • This shows the relationship between the arrangement areas Adl and Ad2 of the selection transistor TDik and the arrangement areas Abl and Ab2 of the even-numbered and odd-numbered bit line selection transistors TBjk.
  • the transistor size of the bit line selection transistor TBjk Data line selection transistor TDik Therefore, the arrangement regions Abl and Ab2 of the bit line selection transistor TBjk are arranged below the memory cell array region Am.
  • the layout area of the bit line selection transistor TBjk which occupies a large area on the circuit layout, is configured in a three-dimensional manner by overlapping each placement area Ab1, Ab2 with the memory cell array area Am, thereby reducing the layout area of each bank BKk. it can.
  • the arrangement regions Adl and Ad2 of the data line selection transistor TDik having a smaller transistor size are arranged in regions adjacent to both sides in the row direction with respect to the memory cell array region Am.
  • FIG. 10 further shows the arrangement area Abl of the bit line selection transistor TBjk, the arrangement area of each bit line selection transistor TBjk in Ab2, and the arrangement area Adl of the data line selection transistor TDik. , Shows an example of the location of each data line selection transistor TDik in Ad2 in transistor units.
  • the line width and wiring space of the data line DLi and the bit line BLj are the minimum processing dimensions F, respectively, so the size of the memory cell array area Am is 16F X 16F, and the length of the memory cell array area Am in the column direction is 16F.
  • two bit line selection transistors TBjk can be arranged side by side in the column direction. Each bit line selection transistor TBjk is arranged at 4F intervals in the gate length direction.
  • the maximum current of the data line DLi is determined by the bias current flowing through the seven unselected memory cells to which the bias voltage that is half the write voltage is applied, and the application of the write voltage.
  • the write current that flows through one selected bit line with an array size of 16 rows x 16 columns Is 16mA, 1.2mA.
  • the current supply capability of the NMOS transistor manufactured by a general CMOS semiconductor manufacturing process it is approximately 2 ⁇ m when using a semiconductor manufacturing process with a minimum processing dimension F of 0.13 ⁇ m.
  • a gate width of m is required. The gate width corresponds to about 15.38 times (about 15.38F) of the minimum cache size F.
  • the line width and wiring space of the data line DLi and the bit line BLj are the minimum processing dimensions F, respectively, so the size of the memory cell array area Am is 32F X 32F, and the length of the memory cell array area Am in the column direction is 32F.
  • the two bit line selection transistors T Bjk can be arranged side by side in the column direction. Each bit line selection transistor TBjk is arranged at 4F intervals in the gate length direction.
  • the maximum current of the data line DLi is determined by the bias current flowing through the 15 unselected memory cells to which the bias voltage of 1/2 of the write voltage is applied and the write voltage. This is the total write current flowing through one selected memory cell. Assuming that the bias voltage is 2 V and each resistance value R of the unselected memory cell is 50 k ⁇ , which is a low resistance value, the bias current per unselected memory cell is 40 ⁇ , so the maximum current Idl of the data line DLi , Becomes 0.675 mA, as shown in the following equation (8).
  • NMOS transistor manufactured by a general CMOS semiconductor manufacturing process of 0.675 mA it is about 1 when using a semiconductor manufacturing process with a minimum processing dimension F of 0.13 m.
  • a gate width of 13 m is required.
  • the gate width corresponds to approximately 8.7 times the minimum processing dimension F (approximately 8.7F).
  • Each data line selection transistor TDik is arranged at 4F intervals in the gate length direction.
  • the relationship between Ad2 and the arrangement regions Abl and Ab2 of the even-numbered and odd-numbered bit line selection transistors TBjk is shown.
  • the even-numbered and odd-numbered bit line selection transistors TBjk having the larger current drive capability are arranged below the memory cell array area Am, and the even-numbered and odd-numbered data line selection transistors T Dik having the smaller current driving capability are arranged in the areas Adl, Ad2. Is the same in the layout configuration in which the memory cell array region Am is arranged in regions adjacent to both sides in the row direction with respect to the memory cell array region Am.
  • FIG. 13 shows a 16-row ⁇ 16-column memory cell array and data line selection transistor TDik (i
  • a data line driver 10 that individually drives each main data line GDLi extending across 32 banks arranged in the row direction and supplies a predetermined data line voltage, and a row address.
  • a row decoder 11 for setting the selection / non-selection of each main data line GDLi is arranged on one side (left side in the figure) of the row array of 32 rows x 32 columns and further in the column direction.
  • Each main bit line GBLj extending over the bank in which 32 are arranged is individually driven to supply a predetermined bit line voltage 20 and a column address is decoded to select each main bit line GBLj.
  • a column decoder 21 for setting non-selection is arranged on one side (lower side in the figure) in the column direction of the bank array of 32 rows ⁇ 32 columns.
  • FIG. 14 shows a block configuration in which one block shown in FIG. 13 is arranged in 2 rows ⁇ 2 columns to form 4 blocks, and a 1-Mbit memory core is formed. Furthermore, by arranging a plurality of the cores, a further large capacity can be achieved.
  • the data line driver 10 that drives each main data line GDLi and the bit line driver 20 that drives each main bit line GBLj separately are configured in 2 rows ⁇ 2 columns. As shown in Figure 15, each even-numbered main data line GDLi is driven separately, as shown in Fig. 15.
  • the data line driver 10 that moves is arranged on one side in the row direction of the block, and the data line driver 10 that drives each odd-numbered main data line GDLi separately on the other side in the row direction of the block.
  • the bit line driver 20 that drives each even-numbered main bit line GBLj separately to one side in the column direction of the block, and the bit line driver 20 that drives each odd-numbered main bit line GBLj separately to the block It is also a preferred embodiment that it is arranged on the other side in the column direction.
  • a data line driver 10 for driving the main data line GDLi and a row decoder 11 are arranged on one side in the row direction of the block, and a data line driver 10 for driving each odd-numbered main data line GDLi separately.
  • a row decoder 11 is arranged on the other side in the row direction of the block, and a bit line driver 20 and a column decoder 21 for driving each even-numbered main bit line GBLj separately on one side in the column direction of the block. It is also preferred that the bit line driver 20 and the column decoder 21 that are arranged and drive the odd-numbered main bit lines GBLj separately are arranged on the other side in the column direction of the block.
  • the read operation of the cross-point type memory cell array shown in FIG. 2 is performed by using the first read voltage Vrl (for example, to all data lines DLi and unselected bit lines BLj (j ⁇ 3). , 2.5V), and apply the second read voltage Vr2 (for example, 1.5V) to the selected bit line BL3 connected to the selected memory cell to be read surrounded by a circle. Then, the current flowing through the selected data line DL2 connected to the selected memory cell is detected, and 1Z0 of the data stored in the selected memory cell is determined.
  • Vrl for example, to all data lines DLi and unselected bit lines BLj (j ⁇ 3). , 2.5V
  • Vr2 for example, 1.5V
  • Figure 17 shows the leakage current.
  • the figure For the sake of simplicity, 17 is simply shown as a memory cell array of 1 row and 2 rows x 2 columns. In the circuit configuration shown in FIG. 17, the voltage displacement of the main data lines GDLO and GDL1 is suppressed between the load transistor PO that supplies the first read voltage to the data lines DLO and DL1 and the main data lines GDLO and GDL1.
  • a row voltage displacement suppression circuit 30 is inserted, and the main data lines GDLO, GDL1 and the data lines DLO, DL1 are connected via data line selection transistors T DOk, TDlk, respectively. Further, in the circuit configuration shown in FIG. 17, the voltage displacements of the main bit lines GBLO and GBL1 are separately applied between the load transistor PI that supplies the second read voltage to the bit lines BLO and BLl and the main bit lines GBLO and GBLl.
  • a column voltage displacement suppression circuit 31 for suppressing is inserted, and the main bit lines GBLO, GBL1 and the bit lines BLO, BLl are connected via bit line selection transistors TBOk, TBlk, respectively.
  • the resistance value of the memory cell MSO connected to the data line DLO and the selected bit line BLO has a high resistance
  • the resistance value of the memory cell MS 1 connected to the data line DL 1 and the selected bit line BLO. Is low resistance.
  • the voltages VmO and Vml of the main data lines GDLO and GDL1 are approximately the same voltage, but the voltages VdO and Vdl of the data lines DLO and DL1 in the bank are VdO> Vdl and a slight voltage difference (VdO-Vdl) occurs. Due to this voltage difference (VdO – Vdl), a leakage current (sneak current) is generated between the data lines DLO and DL1 via the unselected memory cell.
  • the current supply capability of the data line selection transistors TDOk and TDlk that is, the transistor size
  • the current supply capability of the bit line selection transistors TBOk and TBlk that is, the transistor size. It is advantageous to reduce.
  • the relationship between the arrangement areas Adl and Ad2 of the odd-numbered data line selection transistors TDik and the arrangement areas Abl and Ab2 of the even-numbered and odd-numbered bit line selection transistors TBjk is shown.
  • each placement area Adl, Ad2 of the data line selection transistor TDik is set below the memory cell array area Am. Arranged on the side.
  • the layout area of the data line selection transistor TDik which occupies a large area on the circuit layout, is arranged in a three-dimensional manner by overlapping the placement area Adl, Ad2 with the memory cell array area Am, thereby reducing the layout area of each bank BKk. it can.
  • the arrangement regions Abl and Ab2 of the bit line selection transistor TBjk having the smaller transistor size are arranged in regions adjacent to both sides in the column direction with respect to the memory cell array region Am.
  • FIG. 19 further shows the arrangement area Abl of the bit line selection transistor TBjk, the arrangement area of each bit line selection transistor TBjk in Ab2, and the arrangement area Adl of the data line selection transistor TDik. , Shows an example of the location of each data line selection transistor TDik in Ad2 in transistor units.
  • the force assuming an array size of 8 rows x 8 columns is the memory cell array configuration power of each bank 16 rows x 16 columns, 32 rows x 32 columns, or 64 rows x 64 columns.
  • each of the even-numbered and odd-numbered data line selection transistors TDik with the larger current drive capability is arranged in the lower side of the memory cell array region Am and the smaller current drive capability with the smaller current drive capability.
  • the layout configuration in which the even-numbered and odd-numbered bit line selection transistors TBjk are arranged in areas adjacent to each other in the column direction with respect to the memory cell array area Am is the same.
  • the transistor size of the line select transistor TBjk is the data line select transistor TDi
  • the placement area Abl, Ab2 of the even-numbered and odd-numbered bit line selection transistors TBjk having the larger current drive capability is placed below the memory cell array area Am.
  • a layout configuration in which each of the even-numbered and odd-numbered data line selection transistors TDik having the smaller current drive capability is arranged in adjacent areas on both sides in the row direction with respect to the memory cell array area Am. This is the same as in the first embodiment.
  • the memory cell may have any structure and characteristics as long as it is a variable resistance element that stores information by a change in electrical resistance.
  • the electrical resistance changing method (that is, the writing method) assumes an electrical writing method in which the electrical resistance is changed by application of electrical stress.
  • the present invention disclosed in each of the above embodiments is not limited thereto.
  • the characteristic block configuration and layout configuration can also be applied to memory cell arrays of memory cells other than the electrical write method.
  • the memory retention characteristics of the memory cell may be volatile or non-volatile.
  • the device of the present invention is applied to a nonvolatile memory, the density of the memory cell array can be increased, so that a large-capacity nonvolatile memory can be realized.
  • the memory cell As an example of the memory cell, the following is assumed. For example, it can be applied to a state change memory (Phase Change memory) that uses a phase change of a crystalline phase (low resistance) and an amorphous phase (high resistance) due to a phase change of a phase change material such as a chalcogenide compound.
  • Phase Change memory Phase Change memory
  • a fluoro-resin-based material for the memory cell, polymer memory, polymer ferroelectric, in which the ferroelectric polarization state changes due to the polarization orientation of the fluoro-resin-based material molecule (polar conductive polymer molecule). It can be applied to sex RAM (PFRAM).
  • PFRAM sex RAM
  • a memory cell is composed of an Mn oxide-based material such as PCMO (Pr Ca MnO) with a perovskite structure having a CMR effect (Colossal Magnetic Resistance).
  • Mn oxide-based material such as PCMO (Pr Ca MnO)
  • CMR effect Colossal Magnetic Resistance
  • Mn oxide-based materials such as PCMO that make up the memory cell element changes as the state changes in the two phases of ferromagnetic metal and diamagnetic insulator. Is to be used. [0125] It should also be applicable to memories with memory cells whose resistance value changes depending on the change in electrical pulse, using metal oxides containing transition metals such as Ni, Ti, Hf, and Zr. I can do it.
  • metal oxides such as STO (SrTiO 3), SZO (SrZrO 2), and SRO (SrRuO 2) and gold
  • the memory cell is composed of metal particles, and the resistance of the memory cell changes according to the applied voltage at the interface between the metal oxide and the metal particles. I'll do it.
  • the resistance element constituting the memory cell can be applied to a memory made of a semiconductor material.
  • a resistance element constituting a memory cell is made of a compound of a metal and a semiconductor.
  • the resistance elements that make up the memory cell can be adapted to a memory made of a fluoroplastic material.
  • the resistive element constituting the memory cell can be applied to a polymer ferroelectric RAM (PFRAM) made of a conductive polymer.
  • PFRAM polymer ferroelectric RAM
  • the resistance element composing the memory cell can be applied to a memory created by a compound having a perovskite structure having a CMR effect.
  • a plurality of memory cells each having a variable resistance element force for storing information according to a change in electrical resistance are arranged in the row direction and the column direction, respectively.
  • One end is connected to a common data line, and each memory cell in the same column.
  • it can be used as a measure for reducing the operating current during a write operation of a semiconductor memory device having a cross-point type memory cell array in which the other end is connected to a common bit line.

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Abstract

　　電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを備えたクロスポイントタイプのメモリセルアレイを有する半導体記憶装置において書き込み動作時の動作電流の低減を図る。少なくとも行方向に複数配列された各メモリセルアレイＢＫ０～ＢＫ３の各データ線ＤＬ０～ＤＬ７に各別に対応して所定のデータ線電圧を供給するための複数の主データ線ＧＤＬ０～ＧＤＬ７が行方向に延伸し、各メモリセルアレイＢＫ０～ＢＫ３において、各主データ線ＧＤＬ０～ＧＤＬ７が対応するデータ線ＤＬ０～ＤＬ７と夫々個別のデータ線選択トランジスタＴＤ０ｋ～ＴＤ７ｋを介して接続し、各メモリセルアレイＢＫ０～ＢＫ３のデータ線ＤＬ０～ＤＬ７の本数が１回の書き込み動作において同時に書き込み対象となるメモリセルの最大数に等しい。

Description

明 細 書
半導体記憶装置
技術分野
[0001] 本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子力もなるメモリセル を行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側 を共通のデータ線に接続し、同一列のメモリセルの夫々力 その他端側を共通のビッ ト線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置 に関する。
背景技術
[0002] 近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリ セル内でデータ線 (行選択線）とビット線 (列選択線）に接続してメモリセルアレイを形 成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と 称す。）の開発が進んでいる (例えば、下記の非特許文献 1及び特許文献 1参照)。
[0003] 当該クロスポイントメモリは、メモリセルアレイのデータ線とビット線の各交点（クロス ポイント部）に可変抵抗素子を配置し、各可変抵抗素子の下部電極または上部電極 の一方をデータ線に、他方をビット線に接続してメモリセルを形成している。例えば、 下記の非特許文献 1では、カルコゲナイド材料を使用して、メモリセルに電気パルス を印加することによって、抵抗値が変化する可変抵抗型不揮発性メモリ (TF-RRA M)を提案している。
[0004] 下記の非特許文献 1にお 、て、メモリセルアレイ内の所定のメモリセルへの書き込 み動作における、データ線とビット線への書き込み電圧の印加手法として、 1Z2バイ ァス方式と 1Z3バイアス方式が提案されて!、る。図 20に 1Z2バイアス方式における 各データ線と各ビット線の電圧印加状態、図 21に 1Z3バイアス方式における各デー タ線と各ビット線の電圧印加状態を夫々示す。
[0005] 図 20に示すように、 1Z2バイアス方式では、〇印で囲った選択メモリセル（図中の 〇印で囲ったメモリセル)の可変抵抗素子にバイアス電圧を印加して抵抗を変化させ て書き込みを行うために、選択メモリセルに接続する選択データ線と選択ビット線に 夫々第 1書き込み電圧 (例えば、 Vw)と第 2書き込み電圧 (例えば、 OV)を印加する。 このとき、書き込み対象でない非選択メモリセルに書き込み電圧 Vw(=Vw— OV)が 印加されな 、ように、選択メモリセルに接続しな 、非選択データ線と非選択ビット線に 、書き込み電圧 Vwの 2分の 1の中間電圧 VwZ2が印加される。つまり、書き込み対 象でない非選択メモリセルに対する書き込みを阻止するために、書き込みには不十 分な低電圧の中間電圧が、積極的に選択データ線と選択ビット線に接続する非選択 メモリセルに印加される。従って、 1Z2バイアス方式では、選択データ線に接続する 非選択メモリセルと選択ビット線に接続する非選択メモリセルの両方（図中の◊印で 囲ったメモリセル）に中間電圧（書き込み電圧 Vwの 2分の 1の電圧）が印加されるた め、バイアス電流が発生し、書き込み電流の増加が問題になる。
図 21に示すように、 1Z3バイアス方式では、選択メモリセル（図中の〇印で囲った メモリセル)の可変抵抗素子にバイアス電圧を印加して抵抗を変化させて書き込みを 行うために、選択メモリセルに接続する選択データ線と選択ビット線に夫々第 1書き 込み電圧 (例えば、 Vw)と第 2書き込み電圧 (例えば、 OV)を印加する。このとき、書 き込み対象でなぃ非選択メモリセルに書き込み電圧Vw(=Vw—OV)が印加されな いように、選択メモリセルに接続しない非選択データ線に、書き込み電圧 Vwの 3分の 1の電圧 VwZ3が印加され、選択メモリセルに接続しない非選択ビット線に、書き込 み電圧 Vwの 3分の 2の電圧 2VwZ3が印加される。つまり、書き込み対象でない非 選択メモリセルに対する書き込みを阻止するために、つまり、非選択メモリセルに書き 込み電圧が直接印加されないように、書き込みには不十分なバイアス電圧（ I Vw/ 3 I )が、積極的に全ての非選択メモリセルに印加される。従って、 1Z3バイアス方式 では、選択データ線に接続する非選択メモリセルと選択ビット線に接続する非選択メ モリセルの両方（図中の◊印で囲ったメモリセル）、及び、非選択データ線または非 選択ビット線の何れかに接続する残り全ての非選択メモリセルに低電圧のノ ィァス電 圧（書き込み電圧 Vwの 3分の 1の電圧）が印加されるため、全ての非選択メモリセル にバイアス電流が発生し、書き込み電流の増加が問題になる。尚、 1Z3バイアス方 式では、個々の非選択メモリセルに印加されるバイアス電圧は、 1Z2バイアス方式よ り低電圧となるが、バイアス電圧の印加される非選択メモリセル数が大幅に増加する ため、書き込み電流の増加が一層顕著となる。
[0007] また、下記の特許文献 1では、 MRAM (Magnetic Random Access Memory ；磁気ランダムアクセスメモリ）のメモリセルの高集積ィ匕に適したメモリセルアレイ構成 が提案されている。尚、 MRAMは、トンネル磁気抵抗（Tinneling Magneto Resi stive；以下 TMRと略する）効果を利用する不揮発性記憶装置であり、書き込み方式 力 非特許文献 1で開示された可変抵抗型不揮発性メモリとは異なる。図 22に、特許 文献 1で提案された主要な回路構成を示す。
[0008] 図 22に示すように、特許文献 1に開示された MRAMの回路構成では、メモリセル アレイ MAが、 X方向（行方向）及び Y方向（列方向）にアレイ状に配置される複数の TMR素子 12を有する。 X方向には、 j個の TMR素子 12が配置され、 Y方向には、 4 X n個の TMR素子 12が配置される。
[0009] Y方向に配置された 4個の TMR素子 12は、 1つの読み出しブロック BKik (i= l〜j 、 k= l〜n)を構成している。 X方向に配置される j個の読み出しブロック BKikは、 1 つの行（ロウ）を構成する。メモリセルアレイ MAは、 n個の行を有する。また、 Y方向に 配置される n個の読み出しブロック BKikは、 1つの列 (カラム）を構成する。メモリセル アレイ MAは、 j個の列を有する。ブロック BKik内の 4個の TMR素子 12の一端は、共 通接続され、例えば、 MOSトランジスタ力 構成される読み出し選択スィッチ RSW1 を経由して、ソース線 SLi (i= l, · · -j)に接続される。ソース線 SLiは、 Y方向に延び 、例えば、 1列内に 1本だけ設けられる。ソース線 SLiは、例えば、 MOSトランジスタ カゝら構成されるカラム選択スィッチ CSWを経由して、接地点 VSSに接続される。
[0010] この回路構成にて、 TMR素子 4つにて構成される読み出しブロック BK11を X方向 に j個配列し、同様に読み出しブロック BK11を Y方向に 1個配列したメモリアレイをバ ンク（基本セルアレイブロック）と呼ぶ。このバンクを選択するバンク選択トランジスタの 行側が RSW2,列側が RSW1である。また、図 22中のメモリアレイはこのバンクを Y 方向に n個配置したものである。
[0011] ところで、図 22中のメモリセルは MRAMの TMR素子であり、書き込み動作時には 、メモリセルの TMR素子には電流が流れることはなぐバンク選択トランジスタ RSW2 , RSW1にも電流が流れることはない。読み出し動作時には、メモリセルの TMR素子 に電流を流し、この素子の抵抗値に比例した電流を検出し、 1, 0の判定を行う。従つ て、読み出し動作時にのみ、バンク選択トランジスタを介して小電流が流れる。つまり
、書き込み動作時に必要な大電流はバンク選択トランジスタには流れず、読み出し動 作時の小電流のみをバンク選択トランジスタが供給するために、バンク選択トランジス タのサイズは比較的小さいものとなる。
[0012] し力し、ぺロブスカイト構造をもつ Pr Ca MnO (PCMO)や、 NiO、 TiO、 HfO
l -x x 3 2 2
、 ZrOのような遷移金属酸化物を含む金属酸化物に電気的パルスを印加して抵抗
2 2
値の変化を検出する可変抵抗型不揮発性メモリでは、書き込み動作時にも、メモリセ ルに電流が流れる。このため、書き込み対象のバンクには、ノ ンク選択トランジスタを 介して当該書き込み動作時に必要な電流を供給する必要がある。この書き込み動作 時に必要な電流は、読み出し動作時に流れる電流よりも大きいために、バンク選択ト ランジスタのサイズは、 MRAMで必要とされるバンク選択トランジスタのサイズよりも 大きいものとなる。
[0013] 図 23に、 PCMO等の金属酸ィ匕物による可変抵抗素子をメモリセルに備えたクロス ポイントタイプのメモリセルアレイの回路構成を示す。図 23では、行デコーダ、列デコ ーダ等の周辺回路の表示を省略して、メモリセルアレイとメモリセルアレイを制御する トランジスタのみを示してある。また、図 23は、図 22中の読み出しブロック BK11に相 当する基本メモリアレイの可変抵抗素子の素子数を 8個としたものであり、当該基本メ モリアレイを行方向に 128、 Y方向に 1、夫々配列してメモリセルアレイを構成し、 1つ のバンク（基本メモリセルアレイブロック）としている。このバンクを選択するバンク選択 トランジスタの行側が RBS0〜7 (図示せず）、列側が CBS0〜127 (図示せず）である 。尚、図 23では、メモリセルアレイは、上記バンクを Y方向に 1個だけ配置した構成と なっている。
[0014] 図 23では、ビット線 BL2に接続された〇印で囲った書き込み対象の 6つの選択メモ リセルに対して同時に書き込み動作を実行した場合の電流の流れを、実線と破線の 矢印で示している。尚、 6つの選択メモリセルは、データ線 DL0, 1, 2, 4, 5, 7とビッ ト線 BL2の各交点のメモリセルであり、破線の矢印は、データ線 DL0上の非選択メモ リセルを流れるバイアス電流を示している。書き込み方式は、上述の 1Z2バイアス方 式で、選択データ線 DLO, 1, 2, 4, 5, 7には書き込み電圧 Vwが印加され、選択ビ ット線 BL2には OVが印加され、非選択データ線 DL3, 6と、非選択ビット線 BLO, 1, 3〜 127には、書き込み電圧 Vwの 2分の 1の中間電圧 VwZ2が印加されて!、る。
[0015] データ線 DLOに接続するバンク選択トランジスタ RBSOを流れる電流 IROを算出す る。選択メモリセルに約 75 Aの書き込み電流が発生すると仮定する。また、データ 線 DLOに接続する他の 127個の非選択メモリセルには、夫々、 VwZ2のバイアス電 圧が印加されているために、バイアス電流 IbiasOが発生する。このバイアス電流 Ibias 0は、以下の数式（1)で表され、電流 IROは、以下の数式（2)で表される。但し、バイ ァス電圧 VwZ2を 2V、非選択メモリセルの各抵抗値 Rは、低抵抗値の 50k Ωと仮定 した。
[0016] IbiasO=Vw/ (2 XR) X 127 = 2[V]/50[kQ ] X 127 = 5. 08 [mA] · · · (1)
IR0 = 0. 075 [mA] +IbiasO = 5. 155 [mA] · · · (2)
[0017] 可変抵抗型不揮発性メモリのデータ幅が 8ビットで、各メモリセルに 1ビットを記憶す る場合において、図 23に例示するビット線 BL2に接続する 8メモリセル中の 6メモリセ ルに同時に書き込み動作が実行される場合には、バンク選択トランジスタ RBSO, 1, 2, 4, 5, 7に対して、同時に、 IROと同じ電流値の電流が流れるために、その総電流 値 IWは、以下の数式（3)で表され、書き込み動作時の動作電流が大きくなることが 分かる。
[0018] IW= 5. 155 X 6 = 30. 9 [mA] - - - (3)
[0019] 上述のように、非特許文献 1で提案されて！ヽる書き込み方式を、ぺロブスカイト構造 をもつ PCMOや、 NiO、 TiO、 HfO、 ZrOのような遷移金属酸化物を含む金属酸
2 2 2 2
化物やカルコゲナイド化合物を材料にする OUM (オボニックメモリ）のような、電気的 パルス印加にて抵抗値が変化する可変抵抗素子を可変抵抗型不揮発性メモリに採 用すると、書き込み動作時の動作電流が大きくなる。
[0020] 選択データ線に接続する非選択メモリセル数が多!、ことが、書き込み動作時の動 作電流が大きくしている要因の 1つであるため、 1バンクを構成する列数を 128から、 例えば、 32に低減することが考えられる。 1バンク力 8行 X 32列構成の場合の、選 択データ線当たりのバイアス電流 IbiasO'、バンク選択トランジスタ RBSOを流れる電 流 IRO'、総電流値 IW'は、夫々、以下の数式 (4)〜（6)で表されるように、大幅に抑 制される。
[0021] IbiasO' =Vw/ (2 XR) X 31 = 2[V]/50[kQ ] X 31 = l. 24 [mA] · · · (4)
IRO' =0. 075 [mA] +IbiasO' = l. 315 [mA] · · · (5)
IW' = 1. 315 X 6 = 7. 89 [mA] - - - (6)
[0022] 図 24に、 1バンクが 8行 X 32列構成のメモリセルアレイを、データ線を階層化せず に行方向に 4バンク設けた場合（同図 (A) )と、 1バンクが 8行 X 128列構成を行方向 に 1バンク設けた場合（同図（B) )の各レイァゥト占有面積を、模式的に比較して示す 。尚、図 24 (A)、（B)では、夫々、各バンクに隣接して、その両側に、データ線を駆 動するドライバ、行アドレスデコーダ等の周辺回路 (周辺回路 1, 2)を配置している。
[0023] 図 24に示すように、同じ 8 X 128ビット構成のメモリセルアレイを構成するのに、バン ク毎に独立した 4バンクで構成すると（図 24 (A) )、書き込み動作時の動作電流は抑 制されるものの、 1バンク構成（図 24 (B) )に比べて周辺回路のレイアウト面積が増加 して、メモリセルアレイ全体に占める割合が増加して、チップサイズが増加する結果と なる。
[0024] 特許文献 1：特開 2003— 249629号公報
非特許文献 1 :Y. Chenほ力、、" An Access— Transistor— Free (OT/IR) N on— Volatile Resistance Random Access Memory (RRAM) Using a
Novel rhreshold Switching, Self—Rectifying Chalcogenide Device , IEDM Technical Digest, Session 37. 4, 2003年
発明の開示
発明が解決しょうとする課題
[0025] 上述のように、 PCMO等の金属酸ィ匕物による可変抵抗素子をメモリセルに備えたク ロスポイントタイプのメモリセルアレイの書き込み動作において、従来の 1Z2バイアス 方式によるデータ線及びビット線への電圧印加を行うと、選択メモリセルに流れる書き 込み電流以外に、書き込み電圧の 2分の 1のバイアス電圧の印加された非選択メモリ セルにもバイアス電流が発生するため、メモリセルアレイの構成が大きい場合に、非 選択メモリセル数が増大して、書き込み動作時にメモリセルアレイを流れる総電流が 大きくなるという問題がある。
[0026] 本発明は、上記問題点に鑑みてなされたものであり、その目的は、電気抵抗の変 化により情報を記憶する可変抵抗素子力 なるメモリセルを備えたクロスポイントタイ プのメモリセルアレイを有する半導体記憶装置にお 、て、書き込み動作時の動作電 流の低減を図る点にある。
課題を解決するための手段
[0027] 上記目的を達成するための本発明に係る半導体記憶装置は、電気抵抗の変化に より情報を記憶する可変抵抗素子力 なるメモリセルを行方向及び列方向に夫々複 数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を 備え、同一行の前記メモリセルの夫々力 前記可変抵抗素子の一端側を共通の前記 データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側 を共通の前記ビット線に接続してなるメモリセルアレイを、少なくとも行方向に複数配 列してなる半導体記憶装置であって、行方向に配列した前記各メモリセルアレイの前 記各データ線に各別に対応して所定のデータ線電圧を供給するための複数の主デ ータ線が行方向に延伸し、前記各メモリセルアレイにおいて、前記各主データ線が対 応する前記データ線と夫々個別のデータ線選択トランジスタを介して接続し、前記各 メモリセルアレイの前記データ線の本数が 1回の書き込み動作において同時に書き 込み対象となる前記メモリセルの最大数に等しいことを第 1の特徴とする。
[0028] 上記第 1の特徴の半導体記憶装置によれば、電気抵抗の変化により情報を記憶す る可変抵抗素子力 なるメモリセルを行方向及び列方向に夫々複数配列し、行方向 に延伸する複数のデータ線と列方向に延伸する複数のビット線を備え、同一行の前 記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し 、同一列の前記メモリセルの夫々力 前記可変抵抗素子の他端側を共通の前記ビッ ト線に接続してなる所謂クロスポイント型のメモリセルアレイを備える半導体記憶装置 において、データ線の駆動や選択のためのドライバ回路やデコーダ回路等の周辺回 路に要する面積を増加させることなぐ各メモリセルアレイを構成する列数を削減して メモリセルアレイサイズを縮小できる。この結果、 1つのメモリセルアレイ内の書き込み 対象のメモリセルに対して書き込み動作を行う場合に、書き込み対象のメモリセルァ レイ内の書き込みには不十分なバイアス電圧が印加される非選択メモリセルの個数 を削減できるため、バイアス電圧の印加によって当該非選択メモリセルを流れるノ ィ ァス電流の総和を低減できるため、書き込み動作によってメモリセルアレイ全体を流 れる電流値を低減できる。
[0029] また、各メモリセルアレイを構成する行数 (データ線の本数）が 1回の書き込み動作 において同時に書き込み対象となるメモリセルの最大数、つまり、 1ビットメモリセルを 想定した場合の書き込みデータ幅に等しいため、書き込み動作時において、書き込 みデータ幅を超える非選択データ線が存在しな!、ため、当該余分な非選択データ線 に接続する非選択メモリセルを流れるバイアス電流を低減でき、更に、書き込み動作 によってメモリセルアレイ全体を流れる電流値を低減できる。特に、従来の 1Z2バイ ァス方式以外の電圧印加方式、例えば、第 17または第 18の特徴の半導体記憶装 置で採用する電圧印加方式を採用することで、バイアス電圧の印加される非選択メ モリセルを、非選択データ線上に設定することで、非選択データ線の本数を低減する ことによる書き込み動作時のバイアス電流の総和を更に低減でき、書き込み動作によ つてメモリセルアレイ全体を流れる電流値を低減できる。
[0030] 更に、上記第 1の特徴の半導体記憶装置は、前記各メモリセルアレイの前記ビット 線の本数が、前記データ線の本数と同数であることを第 2の特徴とする。
[0031] 上記第 2の特徴の半導体記憶装置によれば、同じメモリセルアレイサイズにおいて 、データ線とビット線を合わせた総延長を最短ィ匕でき、書き込み動作時及び読み出し 動作時における電気的特性の改善が図れる。更に、メモリセルアレイ内で、書き込み データまたは読み出しデータを行方向または列方向の何れにも構成することが可能 となる。
[0032] 更に、上記第 1または第 2の特徴の半導体記憶装置は、前記各主データ線に前記 所定のデータ線電圧を供給するための回路が、行方向に複数配列した前記メモリセ ルアレイに対して行方向の両外側に分散して配置されていることを第 3の特徴とする
[0033] 更に、上記第 3の特徴の半導体記憶装置は、前記各主データ線の内の奇数番目 に前記所定のデータ線電圧を供給するための回路が、行方向に複数配列した前記 メモリセルアレイに対して行方向の両外側の一方に配置され、前記各主データ線の 内の偶数番目に前記所定のデータ線電圧を供給するための回路が、行方向に複数 配列した前記メモリセルアレイに対して行方向の両外側の他方に配置されていること を第 4の特徴とする。
[0034] 上記第 3または第 4の特徴の半導体記憶装置によれば、各主データ線に所定のデ ータ線電圧を供給するためのドライバ回路やデコーダ回路等の周辺回路を、主デー タ線の配線間隔に制約されずに配置できるため、当該周辺回路の占有面積の適正 化が図れる。
[0035] 更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイを行方向と列 方向に夫々複数配列してなり、列方向に配列した前記各メモリセルアレイの前記各ビ ット線に各別に対応して所定のビット線電圧を供給するための複数の主ビット線が列 方向に延伸し、前記各メモリセルアレイにおいて、前記各主ビット線が対応する前記 ビット線と夫々個別のビット線選択トランジスタを介して接続して 、ることを第 5の特徴 とする。
[0036] 上記第 5の特徴の半導体記憶装置によれば、メモリセルアレイを更に列方向にも複 数配列しているため、メモリセルアレイのデータ線の本数を 1回の書き込み動作にお いて同時に書き込み対象となるメモリセルの最大数に制限しても、メモリセルアレイ全 体でのデータ線の本数を拡張でき、書き込み動作時の電流を抑制しつつ、容易に大 容量化が図れる。
[0037] 更に、上記第 5の特徴の半導体記憶装置は、前記各メモリセルアレイの前記ビット 線の本数と前記データ線の本数が同数である場合に、書き込み動作時の前記各デ ータ線及び前記各ビット線を流れる電流の最大電流が、前記データ線を流れる電流 である場合には、前記データ線選択トランジスタの電流駆動能力を前記ビット線選択 トランジスタより大きく設定してあり、前記最大電流が、前記ビット線を流れる電流であ る場合には、前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トラ ンジスタより大きく設定してあることを第 6の特徴とする。
[0038] 上記第 6の特徴の半導体記憶装置によれば、各データ線及び各ビット線を流れる 電流の大小に応じて、データ線選択トランジスタ及びビット線選択トランジスタの電流 駆動能力を適正に設定できるため、メモリセルが電気的ストレスの印加により電気抵 抗が変化する可変抵抗素子力もなる場合において、各メモリセルアレイを、書き込み 動作時に書き込み対象のメモリセルに必要な書き込み電流を供給可能に構成できる
[0039] 更に、上記第 5の特徴の半導体記憶装置は、前記ビット線選択トランジスタの電流 駆動能力を前記データ線選択トランジスタより大きく設定してあることを第 7の特徴と する。
[0040] 上記第 7の特徴の半導体記憶装置によれば、メモリセルが電気的ストレスの印加に より電気抵抗が変化する可変抵抗素子カゝらなる場合において、ビット線選択トランジ スタの電流駆動能力をデータ線選択トランジスタより大きくすることで、書き込み対象 のメモリセルが同じビット線上に多数配列するように選択でき、書き込み動作時に選 択された複数のメモリセルに必要な書き込み電流を供給可能となる。
[0041] 更に、上記第 6または第 7の特徴の半導体記憶装置は、前記データ線選択トランジ スタと前記ビット線選択トランジスタの内の電流駆動能力がより大きい方のトランジスタ 群の少なくとも一部力 前記メモリセルアレイの領域内の前記メモリセルアレイより下 側に配置されていることを第 8の特徴とする。
[0042] 更に、上記第 8の特徴の半導体記憶装置は、前記データ線選択トランジスタと前記 ビット線選択トランジスタの内の電流駆動能力がより小さい方のトランジスタ群が占有 する領域の少なくとも一部力 前記メモリセルアレイの領域外に配置されていることを 第 9の特徴とする。
[0043] 上記第 8または第 9の特徴の半導体記憶装置によれば、データ線選択トランジスタ とビット線選択トランジスタの内の電流駆動能力がより大きい方、つまり、トランジスタ サイズの大きい方のトランジスタ群を積極的に、メモリセルアレイの領域内のメモリセ ルアレイより下側に配置することで、メモリセルアレイの領域外に配置されるデータ線 選択トランジスタとビット線選択トランジスタの占有面積を最小限に抑制でき、チップ サイズの削減に貢献できる。尚、本発明において、メモリセルアレイより下側とは、半 導体記憶装置の製造プロセスの工程順序を基準として決定され、例えば、所定の基 板上にメモリセルアレイが形成される場合は、当該基板側がメモリセルアレイより下側 となる。
[0044] 更に、上記第 6〜第 9の何れかの特徴の半導体記憶装置は、電流駆動能力がより 小さ 、方の前記データ線選択トランジスタまたは前記ビット線選択トランジスタが、前 記メモリセルアレイの領域外の前記メモリセルアレイを挟んで対向する 2つの領域に、 前記データ線または前記ビット線を基準に 2分されて配置されていることを第 10の特 徴とする。
[0045] 上記第 10の特徴の半導体記憶装置によれば、データ線選択トランジスタまたはビ ット線選択トランジスタをメモリセルアレイの領域外に配置する場合に、データ線或 ヽ はビット線の配線ピッチの制約を受けずに当該トランジスタの配置が行えるため、当 該トランジスタの効率的な配置が可能となる。
[0046] 更に、上記第 5〜第 10の何れかの特徴の半導体記憶装置は、前記各主ビット線に 前記所定のビット線電圧を供給するための回路が、列方向に複数配列した前記メモ リセルアレイに対して列方向の両外側に分散して配置されて!、ることを第 11の特徴と する。
[0047] 更に、上記第 11の特徴の半導体記憶装置は、前記各主ビット線の内の奇数番目 に前記所定のビット線電圧を供給するための回路が、列方向に複数配列した前記メ モリセルアレイに対して列方向の両外側の一方に配置され、前記各主ビット線の内の 偶数番目に前記所定のビット線電圧を供給するための回路が、列方向に複数配列し た前記メモリセルアレイに対して列方向の両外側の他方に配置されていることを第 12 の特徴とする。
[0048] 上記第 11または第 12の特徴の半導体記憶装置によれば、各主ビット線に所定の ビット線電圧を供給するためのドライバ回路やデコーダ回路等の周辺回路を、主ビッ ト線の配線間隔に制約されずに配置できるため、当該周辺回路の占有面積の適正 化が図れる。
[0049] 更に、上記第 5〜第 12の何れかの特徴の半導体記憶装置は、読み出し動作時に おける前記データ線選択トランジスタの電流駆動能力を前記ビット線選択トランジスタ より大きく設定してあり、前記メモリセルアレイの 1つに対する読み出し動作時におい て、前記データ線の全数に前記データ線選択トランジスタを介して同じ読み出し電圧 が印加され、前記データ線側からデータの読み出しが行われることを第 13の特徴と する。
[0050] 更に、上記第 5〜第 12の何れかの特徴の半導体記憶装置は、読み出し動作時に おける前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トランジスタ より大きく設定してあり、前記メモリセルアレイの 1つに対する読み出し動作時におい て、前記ビット線の全数に前記ビット線選択トランジスタを介して同じ読み出し電圧が 印加され、前記ビット線側からデータの読み出しが行われることを第 14の特徴とする
[0051] 上記第 13または第 14の特徴の半導体記憶装置によれば、データの読み出しを行 う側のデータ線選択トランジスタまたはビット線選択トランジスタの電流駆動能力を他 方に対して大きく設定することで、クロスポイント型のメモリセルアレイに特有の読み出 し動作時において非選択メモリセルを介して発生するリーク電流を低減することがで き、読み出し動作マージンを大きくでき、読み出し動作の安定化、高速ィ匕を図ること ができる。
[0052] 更に、上記第 13または 14の特徴の半導体記憶装置は、前記データ線選択トランジ スタと前記ビット線選択トランジスタの内の電流駆動能力がより大きい方のトランジスタ 群の少なくとも一部力 前記メモリセルアレイの領域内の前記メモリセルアレイより下 側に配置されていることを第 15の特徴とする。
[0053] 更に、上記第 15の特徴の半導体記憶装置は、前記データ線選択トランジスタと前 記ビット線選択トランジスタの内の電流駆動能力がより小さい方のトランジスタ群が占 有する領域の少なくとも一部力 前記メモリセルアレイの領域外に配置されていること を第 16の特徴とする。
[0054] 上記第 15または第 16の特徴の半導体記憶装置によれば、データ線選択トランジス タとビット線選択トランジスタの内の電流駆動能力がより大きい方、つまり、トランジスタ サイズの大きい方のトランジスタ群を積極的に、メモリセルアレイの領域内のメモリセ ルアレイより下側に配置することで、メモリセルアレイの領域外に配置されるデータ線 選択トランジスタとビット線選択トランジスタの占有面積を最小限に抑制でき、チップ サイズの削減に貢献できる。 [0055] 更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイの 1つに対し て、 1回の書き込み動作において 1本の前記ビット線に接続する全ての前記メモリセ ルを同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、前記 データ線の全数に第 1書き込み電圧が印加され、前記ビット線の内の書き込み対象 の前記メモリセルに接続する 1本の選択ビット線に第 2書き込み電圧が印加され、前 記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第 1書き込み電圧が 印加されることを第 17の特徴とする。
[0056] 上記第 17の特徴の半導体記憶装置によれば、 1本のビット線に接続する全てのメ モリセルを同時に書き込む場合に、非選択メモリセルに不要なバイアス電流が流れ ず、書き込み動作時に流れる電流を最小化できる。
[0057] 更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイの 1つに対し て、 1回の書き込み動作において 1本の前記ビット線に接続する前記メモリセルの半 数以上を同時に書き込む場合に、書き込み対象の前記メモリセルアレイにぉ 、て、 前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第 1 書き込み電圧が印加され、前記ビット線の内の書き込み対象の前記メモリセルに接 続する 1本の選択ビット線に第 2書き込み電圧が印加され、前記データ線の内の前記 選択データ線以外の非選択データ線に前記第 1書き込み電圧と前記第 2書き込み 電圧の中間電圧が印加され、前記ビット線の内の前記選択ビット線以外の非選択ビ ット線に前記第 1書き込み電圧が印加されることを第 18の特徴とする。
[0058] 上記第 18の特徴の半導体記憶装置によれば、 1本のビット線に接続する全メモリセ ルの半数以上を同時に書き込む場合に、同時に書き込まれないメモリセルに接続す る非選択データ線力 書き込み対象のメモリセルアレイの全データ線の半数以下とな り、更に、当該非選択データ線に接続する非選択メモリセルにのみバイアス電流が流 れるように、各データ及び各ビット線に電圧印加されるため、非選択メモリセルに流れ るバイアス電流の合計を従来の iZ2バイアス方式に比べて低減でき、書き込み動作 時に流れる電流を抑制できる。
[0059] 更に、上記第 1〜第 17の何れかの特徴の半導体記憶装置は、前記メモリセルァレ ィの 1つに対して、 1回の書き込み動作において 1本の前記ビット線に接続する前記 メモリセルの半数以下を同時に書き込む場合に、書き込み対象の前記メモリセルァレ ィにおいて、前記データ線の内の書き込み対象の前記メモリセルに接続する選択デ ータ線に第 1書き込み電圧が印加され、前記ビット線の内の書き込み対象の前記メモ リセルに接続する 1本の選択ビット線に第 2書き込み電圧が印加され、前記データ線 の内の前記選択データ線以外の非選択データ線に前記第 1書き込み電圧と前記第 2書き込み電圧の中間電圧が印加され、前記ビット線の内の前記選択ビット線以外の 非選択ビット線に前記中間電圧が印加されることを第 19の特徴とする。
[0060] 上記第 19の特徴の半導体記憶装置によれば、 1本のビット線に接続する全メモリセ ルの半数以下を同時に書き込む場合に、同時に書き込むメモリセルに接続する選択 データ線が、書き込み対象のメモリセルアレイの全データ線の半数以下となり、更に 、当該選択データ線に接続する非選択メモリセルと選択メモリセルと同じビット線上の 非選択メモリセルにのみバイアス電流が流れるように、各データ及び各ビット線に電 圧印加されるため、非選択メモリセルに流れるバイアス電流の合計を、従来の 1Z2 ノィァス方式で 1本のビット線に接続する^モリセルの半数を同時に書き込む場合 に流れる電流以下に低減でき、書き込み動作時に流れる電流を抑制できる。つまり、 従来の 1Z2バイアス方式では、 1本のビット線に接続する全メモリセルの内の同時に 書き込むメモリセル数が増えるに従 、、バイアス電流の流れる非選択メモリセルも増 加するので、従来の 1Z2バイアス方式を 1本のビット線に接続する^モリセルの半 数以下を同時に書き込む場合に制限することで、書き込み動作時に流れる電流を抑 制できるようになる。
[0061] 更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイの 1つに対し て、 1回の書き込み動作において 1本の前記ビット線に接続する全ての前記メモリセ ルを同時にリセットする場合に、リセット対象の前記メモリセルアレイにおいて、前記 データ線の全数に第 1リセット電圧が印加され、前記ビット線の内のリセット対象の前 記メモリセルに接続する 1本の選択ビット線に第 2リセット電圧が印加され、前記ビット 線の内の前記選択ビット線以外の非選択ビット線に前記第 1リセット電圧が印加され ることを第 20の特徴とする。
[0062] 上記第 20の特徴の半導体記憶装置によれば、 1本のビット線に接続する全てのメ モリセルを同時にリセット場合に、非選択メモリセルに不要なバイアス電流が流れず、 リセット動作時に流れる電流を最小化できる。
図面の簡単な説明
[図 1]本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の一例を模式 的に示す回路ブロック図
[図 2]図 1に示す本発明に係る半導体記憶装置のメモリセルアレイの具体的な構成例 を示す回路ブロック図
[図 3]本発明に係る半導体記憶装置のメモリセルアレイの書き込み動作の一例を説 明するためのメモリセルアレイの回路図
[図 4]従来の 1Z2バイアス方式によるメモリセルアレイの書き込み動作の一例を説明 するためのメモリセルアレイの回路図
[図 5]本発明に係る半導体記憶装置のメモリセルアレイの書き込み動作の他の一例 を説明するためのメモリセルアレイの回路図
[図 6]従来の 1Z2バイアス方式によるメモリセルアレイの書き込み動作の他の一例を 説明するためのメモリセルアレイの回路図
[図 7]本発明に係る半導体記憶装置のメモリセルアレイの書き込み動作の他の一例 を説明するためのメモリセルアレイの回路図
[図 8]本発明に係る半導体記憶装置のメモリセルアレイのリセット動作の一例を説明 するためのメモリセルアレイの回路図
[図 9]図 1に示すブロック構成の本発明に係る半導体記憶装置のメモリセルアレイに 対するレイアウト構成の一例を模式的に示すブロック図
[図 10]図 9に示すレイアウト構成の一例をトランジスタ単位で説明するブロック図
[図 11] 16行 X 16列構成の本発明に係る半導体記憶装置のメモリセルアレイに対す るレイアウト構成の一例を模式的に示すブロック図
[図 12]図 11に示すレイアウト構成の一例をトランジスタ単位で説明するブロック図 [図 13]本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の他の一例を 模式的に示す回路ブロック図
[図 14]本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の他の一例を 模式的に示す回路ブロック図
[図 15]本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の他の一例を 模式的に示す回路ブロック図
圆 16]本発明に係る半導体記憶装置のメモリセルアレイの読み出し動作の一例を説 明するためのメモリセルアレイの回路図
[図 17]本発明に係る半導体記憶装置のメモリセルアレイの読み出し動作におけるリ ーク電流の発生メカニズムを説明するための回路図
圆 18]本発明に係る半導体記憶装置のメモリセルアレイに対する読み出し動作に着 目したレイアウト構成の一例を模式的に示すブロック図
[図 19]図 18に示すレイアウト構成の一例をトランジスタ単位で説明するブロック図 [図 20]従来の 1Z2バイアス方式によるメモリセルアレイの書き込み動作の一例を説 明するためのメモリセルアレイの回路図
[図 21]従来の 1Z3バイアス方式によるメモリセルアレイの書き込み動作の一例を説 明するためのメモリセルアレイの回路図
[図 22]従来の磁気ランダムアクセスメモリの回路構成の主要部を示す回路図
[図 23]金属酸ィ匕物による可変抵抗素子をメモリセルに備えたクロスポイントタイプのメ モリセルアレイの従来の回路構成例を示す回路図
[図 24]8行 X 32列構成を行方向に 4バンク設けた場合のブロック構成 (A)と、 8行 X 1 28列構成を行方向に 1バンク設けた場合のブロック構成 (B)のレイアウト占有面積を 比較する図
符号の説明
10 : データ線ドライバ
11 : 行デコーダ
20 : ビット線ドライバ
21 : 列デコーダ
30 : 行電圧変位抑制回路
31 : 列電圧変位抑制回路
Am: メモリセルアレイ領域 Abl, Ab2: ビット線選択トランジスタの配置領域
Adl, Ad2: データ線選択トランジスタの配置領域
BKk(k=0〜3): メモリセルアレイ（バンク）
BLj(j = 0〜7): ビット線
DLi(i=0〜7): データ線
GBLj(j = 0〜7): 主ビット線
GDLi(i=0〜7): 主データ線
PO, P1: 負荷トランジスタ
SDk(k=0〜3): バンク選択線
TBjk(j = 0〜7、 k=0〜3)： ビット線選択トランジスタ
TDik(i=0〜7、 k=0〜3)： データ線選択トランジスタ
Vw: 書き込み電圧 (第 1書き込み電圧）
Ve: リセット電圧 (第 2リセット電圧）
Vrl: 第 1読み出し電圧
Vr2: 第 2読み出し電圧
VmO, Vml: 主データ線 GDLO, GDL1の電圧
VdO, Vdl: データ線 DLO, DL1の電圧
発明を実施するための最良の形態
[0065] 本発明に係る半導体記憶装置 (以下、適宜「本発明装置」と称す。）の一実施の形 態について、図面に基づいて説明する。
[0066] 〈第 1実施形態〉
図 1に、マルチバンク方式を採用したクロスポイントメモリである本発明装置のメモリ セルアレイのブロック構成を示す。各バンク BKk(k=0〜3)は、図 2に示すように、ク ロスポイントタイプのメモリセルアレイ構造で、電気抵抗の変化により情報を記憶する 可変抵抗素子力 なるメモリセルを行方向及び列方向に夫々複数アレイ状に配列し 、行方向に延伸する複数のデータ線 DLiと列方向に延伸する複数のビット線 BLjを 備え、同一行のメモリセルの夫々が、可変抵抗素子の一端側を共通のデータ線に接 続し、同一列のメモリセルの夫々力 可変抵抗素子の他端側を共通のビット線に接 続して構成されている。尚、図 1中、各バンク BKkのデータ線 DLiとビット線 BLjは破 線で簡略的に表示し、メモリセルの表示は省略している。更に、クロスポイントタイプ のメモリセルアレイ構造のバンク力 行方向及び列方向にマトリクス状に夫々複数配 列して、マルチバンク方式のメモリセルアレイが形成されている。図 1では、説明の簡 単のため、各バンク BKkは、 2行 X 2列のマトリクス状に配列したものを例示している 1S バンクの配列構成は、 2行 X 2列に限定されるものではない。また、図 2は、図 1に おける 1つのバンクにおけるメモリセルアレイ構成を具体的に示しており、説明の簡単 のため、各バンク BKkは、一例として、 8行 X 8列のアレイサイズで構成されており、こ の場合、データ線 DLiは 8本で、ビット線 BLjは 8本である。尚、データ線 DLiの iはデ ータ線番号で、ビット線 BLjの jはビット線番号で、本実施形態では夫々 0〜7の数字 である。
[0067] 本実施形態のマルチバンク方式では、同一行に配置された各バンクに接続する主 データ線 GDLiの本数は、各バンクのデータ線 DLiの本数（8本）と同数で、図 1に示 す例では、 8本である。また、同一列に配置された各バンクに対する主ビット線 GBLj の本数は、各バンクのビット線 BLjの本数（8本）と同数で、図 1に示す例では、 8本で ある。尚、主データ線 GDLiの iは主データ線番号で、データ線 DLiのデータ線番号 i と対応し、主ビット線 GBLjの jは主ビット線番号で、ビット線 BLjのビット線番号 jと対応 する。
[0068] また、図 1に示すように、各バンク BKk(k=0〜3)において、各主データ線 GDLiと 各データ線 DLiは、行側のバンク選択トランジスタに相当するデータ線選択トランジス タ TDikを介して各別に接続し、各主ビット線 GBLjと各ビット線 BLjは、列側のバンク 選択トランジスタに相当するビット線選択トランジスタ TBjkを介して各別に接続する。 具体的には、バンク BKOを例に説明すると、主データ線 GDLi(i = 0〜7)は、各別に 、対応するデータ線選択トランジスタ TDiO (i = 0〜 7)を介してデータ線 DLi (i = 0〜 7)に接続する。また、主ビット線 GBLj (0〜7)は、各別に、対応するビット線選択トラ ンジスタ TBjO (j = 0〜7)を介してビット線 BLj (j = 0〜7)に接続する。他のバンク BK 1〜BK3についても同様である。
[0069] 更に、各主データ線 GDLiには、夫々を個別に駆動し、所定のデータ線電圧を供 給するデータ線ドライバ 10が接続し、各主ビット線 GBLjには、夫々を個別に駆動し、 所定のビット線電圧を供給するビット線ドライバ 20が接続している。
[0070] データ線選択トランジスタ TDikは、各バンク BKkにおいて、バンク BKkを選択する 機能と、各主データ線 GDLiを対応するデータ線 DLiに接続する機能を兼ね備えて いる。同様に、ビット線選択トランジスタ TBjkは、各バンク BKkにおいて、バンク BKk を選択する機能と、各主ビット線 GBLjを対応するビット線 BLjに接続する機能を兼ね 備えている。また、データ線選択トランジスタ TDik(i = 0〜7)とビット線選択トランジス タ TBjk (j = 0〜7)の各ゲートには、バンク選択線 SDkが入力している。バンク選択線 SDkは、バンク BKk毎に個別に設けられており、上述のように、選択されたバンクだ けが制御対象となっている。
[0071] 尚、本実施形態においては、偶数番目のデータ線 DLiに対応するデータ線選択ト ランジスタ TDik (i=0, 2, 4, 6)と奇数番目のデータ線 DLiに対応するデータ線選 択トランジスタ TDik(i= l, 3, 5, 7)が、行方向に 2分して配置されており、また、偶 数番目のビット線 BLjに対応するビット線選択トランジスタ TBjk (j = 0, 2, 4, 6)と奇 数番目のビット線 BLjに対応するビット線選択トランジスタ TBjk (j = l, 3, 5, 7)が、 列方向に 2分して配置されている。尚、図 1及び図 2に示すデータ線選択トランジスタ TDikとビット線選択トランジスタ TBjkは、電気的な接続関係を示す等価回路であり、 実際の回路レイアウトに対応するものではない。
[0072] 次に、図 3〜図 8を参照して、本発明装置のバンク BKOの書き込み動作及びリセッ ト動作について説明する。尚、他のバンク BK1〜BK3についても同様であるので、 重複する説明は割愛する。また、図 3〜図 8は、図 2に示すメモリセルアレイに対して 、データ線選択トランジスタ TDik及びビット線選択トランジスタ TBjkの記載を省略し ている。
[0073] 本実施形態では、書き込みデータのデータ幅を 8ビット、各メモリセルが 1ビットを記 憶する 2値メモリセルの場合を想定する。ここで、データ幅は、同時に書き込み対象と なるメモリセルの最大数「8」と等しい。また、 8ビットデータの各ビットは、リセット状態を 「0」、書き込み状態を「1」に割り付けた場合、書き込みデータの内のビット「1」に対応 するメモリセルだけが書き込み対象となる。尚、リセット状態と書き込み状態に対する oZiの対応付けは、逆にしても構わない。以下、書き込み状態を「1」として説明する
[0074] 図 3に、 8ビットデータ" 11111111"をビット線 BL2に接続する同一列の 8つのメモ リセルを書き込み対象メモリセルとして書き込み動作する場合の各データ線 DLi (i= 0〜7)及び各ビット線 BLj (j = 0〜7)への印加電圧を示す。図 3に示す例では、全て のデータ線 DLi(i=0〜7)が選択データ線となり、ビット線 BL2が選択ビット線となる 。また、図 3中、書き込み対象メモリセルを〇印で囲んで、書き込み対象でない非選 択メモリセルと区別する。図 3に示すように、全てのデータ線 DLi(i=0〜7)に書き込 み電圧 Vw (第 1書き込み電圧に相当）が、選択ビット線 BL2に 0[V] (第 2書き込み 電圧に相当）が、選択ビット線 BL2以外の非選択ビット線 BLj (j半 2)に書き込み電圧 Vw (第 1書き込み電圧に相当）が、夫々同時に印加される。
[0075] 以上の結果、ビット線 BL2に接続する同一列の〇印で囲んだ 8つの選択メモリセル だけに書き込み電圧 Vwが印加され、当該メモリセルの書き込みが実行される。また、 本実施形態では、非選択メモリセルの両端には、同電圧の書き込み電圧 Vwが夫々 印加されるため、非選択メモリセルに印加されるバイアス電圧は 0[V]となり、ノィァス 電流が流れない。図 3に示す例では、選択メモリセルだけに書き込み電流（実線の矢 印で示す）が流れる。
[0076] これに対して、同じ 8ビットデーダ '11111111"をビット線 BL2に接続する同一列の 8つのメモリセルを書き込み対象メモリセルとして書き込み動作する場合に、従来の 1 Z2バイアス方式で各データ線 DLi (i=0〜7)及び各ビット線 BLj (j = 0〜7)へ電圧 印加する場合を、図 4に示す。図 4に示すように、全てのデータ線 DLi (i=0〜7)に 書き込み電圧 Vwが、選択ビット線 BL2に 0[V] (第 2書き込み電圧）が、選択ビット線 BL2以外の非選択ビット線 BLj (j≠ 2)に書き込み電圧 Vwの 2分の 1の中間電圧 Vw Z2が、夫々同時に印加される。この結果、 56個全ての非選択メモリセルにバイアス mi±Vw/2 (=Vw-Vw/2)が印加され、各非選択メモリセルに当該バイアス電圧 に応じたバイアス電流 (破線の矢印で示す）が流れ、その 56倍の総バイアス電流力 図 3に示す場合の書き込み動作時の動作電流に比べて増加する。つまり、図 3に示 す電圧印加方法により、バイアス電流の発生を阻止でき、書き込み動作時の動作電 流の低減が図れる。
[0077] 次に、 8ビット中、「1」が半数以上のケースの書き込み動作について説明する。図 5 に、 8ビットデータ" 10110111" (8ビット中、 1が半数以上のケースの一例）をビット線 BL2に接続する同一列の 8つのメモリセルを書き込み対象メモリセルとして書き込み 動作する場合の各データ線 DLi (i = 0〜7)及び各ビット線 BLj (j = 0〜7)への印加 電圧を示す。 8ビットデータの下位ビットから上位ビットの順に、データ線 DL0〜DL7 が対応している。図 5に示す例では、データ線 DLi (i=0, 1, 2, 4, 5, 7)が選択デ ータ線となり、ビット線 BL2が選択ビット線となる。また、図 5中、書き込み対象メモリセ ルを〇印で囲んで、書き込み対象でない非選択メモリセルと区別する。図 5に示すよ うに、選択データ線 DLi (i=0, 1, 2, 4, 5, 7)に書き込み電圧 Vw (第 1書き込み電 圧に相当）が、選択ビット線 BL2に 0[V] (第 2書き込み電圧に相当）が、非選択デー タ線 DLi (i= 3, 6)に書き込み電圧 Vwの 2分の 1の中間電圧 VwZ2 (第 1書き込み 電圧と第 2書き込み電圧の中間電圧に相当）が、選択ビット線 BL2以外の非選択ビッ ト線 BLj (j≠ 2)に書き込み電圧 Vw (第 1書き込み電圧に相当）が、夫々同時に印加 される。
[0078] 以上の結果、ビット線 BL2に接続する同一列の〇印で囲んだ 6つの選択メモリセル だけに書き込み電圧 Vwが印加され、当該メモリセルの書き込みが実行される。また、 非選択データ線 DLi (i= 3, 6)に接続する◊印で囲んだ各 8個の非選択メモリセル にバィァス電圧VWZ2(=Vw—VwZ2)が印加され、各非選択メモリセルに対する 書き込みは行われな ヽが、各非選択メモリセルに当該バイアス電圧に応じたバイアス 電流 (破線の矢印で示す）が流れ、その 16倍の総バイアス電流力 選択メモリセルを 流れる書き込み電流（実線の矢印で示す）とともに流れる。
[0079] これに対して、同じ 8ビットデータ" 10110111"をビット線 BL2に接続する同一列の 8つのメモリセルを書き込み対象メモリセルとして書き込み動作する場合に、従来の 1 Z2バイアス方式で各データ線 DLi (i=0〜7)及び各ビット線 BLj (j = 0〜7)へ電圧 印加する場合を、図 6に示す。図 6に示すように、選択データ線 DLi (i=0, 1, 2, 4, 5, 7)に書き込み電圧 Vwが、選択ビット線 BL2に 0[V]が、非選択データ線 DLi (i = 3, 6)に書き込み電圧 Vwの 2分の 1の中間電圧 VwZ2力 選択ビット線 BL2以外の 非選択ビット線 BLj (j≠ 2)に書き込み電圧 Vwの 2分の 1の中間電圧 VwZ2力 夫々 同時に印加される。この結果、図 6中、◊印で囲んだ 44個の非選択メモリセルにバイ ァス電圧 VwZ2(=Vw— VwZ2)が印加され、各非選択メモリセルに当該バイアス 電圧に応じたバイアス電流 (破線の矢印で示す）が流れ、その 44倍の総バイアス電 流が流れる。この総バイアス電流は、図 5に示す場合の総バイアス電流（1つの非選 択メモリセルを流れる単位バイアス電流の 16倍）に比べて、単位バイアス電流の 44 倍と増加している。この結果、本実施形態では、同じ 8ビットデータ" 10110111"の 書き込み動作において、従来の 1Z2バイアス方式に比べて、総バイアス電流が、単 位バイアス電流の 28倍に相当する電流分低減されることになり、書き込み動作の低 電流化が実現する。
[0080] 次に、 8ビット中、「1」が半数以下のケースの書き込み動作について説明する。図 7 に、 8ビットデータ" 10010000" (8ビット中、 1が半数以下のケースの一例）をビット線 BL2に接続する同一列の 8つのメモリセルを書き込み対象メモリセルとして書き込み 動作する場合の各データ線 DLi (i = 0〜7)及び各ビット線 BLj (j = 0〜7)への印加 電圧を示す。 8ビットデータの下位ビットから上位ビットの順に、データ線 DL0〜DL7 が対応している。図 7に示す例では、データ線 DLi (i=4, 7)が選択データ線となり、 ビット線 BL2が選択ビット線となる。また、図 7中、書き込み対象メモリセルを〇印で囲 んで、書き込み対象でない非選択メモリセルと区別する。図 7に示すように、選択デ ータ線 DLi (i=4, 7)に書き込み電圧 Vw (第 1書き込み電圧に相当）が、選択ビット 線 BL2に 0 [V] (第 2書き込み電圧に相当）が、非選択データ線 DLi(i=0, 1, 2, 3, 5, 6)に書き込み電圧 Vwの 2分の 1の中間電圧 VwZ2 (第 1書き込み電圧と第 2書 き込み電圧の中間電圧に相当）が、選択ビット線 BL2以外の非選択ビット線 BLj (j≠ 2)に書き込み電圧 Vwの 2分の 1の中間電圧 VwZ2(第 1書き込み電圧と第 2書き込 み電圧の中間電圧に相当）が、夫々同時に印加される。
[0081] 以上の結果、ビット線 BL2に接続する同一列の〇印で囲んだ 2つの選択メモリセル だけに書き込み電圧 Vwが印加され、当該メモリセルの書き込みが実行される。また、 選択データ線 DLi (i=4, 7)に接続する◊印で囲んだ各 7個の非選択メモリセルと、 選択ビット線 BL2に接続する◊印で囲んだ 6個の非選択メモリセルの合計 20個の非 選択メモリセルにバイアス電圧 VwZ2 (=Vw— VwZ2)が印加され、各非選択メモ リセルに対する書き込みは行われないが、各非選択メモリセルに当該バイアス電圧に 応じたバイアス電流 (破線の矢印で示す）が流れ、その 20倍の総バイアス電流力 選 択メモリセルを流れる書き込み電流（実線の矢印で示す）とともに流れる。
[0082] 尚、図 7に示す電圧印加方法は、従来の 1Z2バイアス方式と全く同じである。従来 の 1/2バイアス方式の場合、選択データ線に接続する非選択メモリセルにノィァス 電流が流れるため、書き込みデータ中の「1」の数が多いほど、ノィァス電流が流れる 非選択メモリセル数が増えて、総バイアス電流が増加する結果となる。一方、図 3に 示す電圧印加方法では、非選択データ線に接続する非選択メモリセルにバイアス電 流が流れるため、書き込みデータ中の「1」の数が少ないほど、バイアス電流が流れる 非選択メモリセル数が増えて、総バイアス電流が増加する結果となる。従って、 8ビッ ト中、「1」が半数以下のケースの書き込み動作については、従来の 1Z2バイアス方 式を採用することで、つまり、書き込みデータ中の「1」の数が半数以上か以下かで、 電圧印加方法 (具体的には、非選択ビット線の印加電圧)を切り替えることにより、総 バイアス電流の増加を抑制することができる。尚、書き込みデータ中の「1」の数が半 数の場合は、図 3に示す電圧印加方法と従来の 1Z2バイアス方式で総バイアス電流 が同じになるので、何れの電圧印加方法を採用してもよい。
[0083] 次に、図 8を参照して、本発明装置のバンク BKOのリセット動作について説明する。
図 8に、ビット線 BL2に接続する同一列の 8つのメモリセルをリセット対象メモリセル として 8ビットデータ" OOOOOOOO"にリセット動作する場合の各データ線 DLi(i=0〜 7)及び各ビット線 BLj (j = 0〜7)への印加電圧を示す。図 8に示す例では、全ての データ線 DLi (i=0〜7)が選択データ線となり、ビット線 BL2が選択ビット線となる。ま た、図 8中、書き込み対象メモリセルを〇印で囲んで、書き込み対象でない非選択メ モリセルと区別する。図 8に示すように、全てのデータ線 DLi (i=0〜7)に 0[V] (第 1 リセット電圧に相当）力 選択ビット線 BL2にリセット電圧 Ve (第 2リセット電圧に相当） 力 選択ビット線 BL2以外の非選択ビット線 BLj (j≠2)に 0[V] (第 1リセット電圧に相 当）力 夫々同時に印加される。
[0084] 以上の結果、ビット線 BL2に接続する同一列の〇印で囲んだ 8つの選択メモリセル だけにリセット Veが書き込み電圧 Vwの印加とは逆方向に印加され、当該メモリセル のリセットが実行される。また、本実施形態では、非選択メモリセルの両端には、同電 圧のリセット電圧 Veが夫々印加されるため、非選択メモリセルに印加されるバイアス 電圧は 0[V]となり、バイアス電流が流れない。図 8に示す例では、選択メモリセルだ けにリセット電流（実線の矢印で示す）が流れる。
[0085] リセット動作時にお!、ても、 8ビットデータ" 11111111"の書き込み動作時と同様に 、図 8に示す電圧印加方法により、従来の 1Z2バイアス方式では発生するバイアス 電流の発生を阻止でき、書き込み動作時の動作電流の低減が図れる。
[0086] 次に、本発明装置のメモリセルアレイのレイアウト構成について説明する。尚、以下 の説明にお 、ても、 8行 X 8列のアレイサイズを想定する。
[0087] 本実施形態では、書き込みデータに対応するメモリセルが同一ビット線に接続する 構成であるため、書き込み対象の選択メモリセルを流れる書き込み電流は、最大 8つ の選択メモリセル分の書き込み電流力 1本の選択ビット線 BLjに集中して、ビット線 選択トランジスタ TBjkを介して、対応する選択された主ビット線 GBLjに流れる。これ に対して、選択データ線 DLiには、各選択データ線 DLiに接続する 1つの選択メモリ セルを流れる書き込み電流だけが流れる。非選択メモリセルを流れるバイアス電流に ついては、選択データ線または非選択データ線 DLiに、最大 8つの非選択メモリセル 分のバイアス電流が流れる力 選択メモリセルに印加される書き込み電圧は、バイァ ス電流が流れる非選択メモリセルに印加されるノ ィァス電圧の 2倍になるため、選択 ビット線を流れる電流の方力 データ線を流れる電流より大きくなる。従って、選択メ モリセルに十分な書き込み電流を供給するためには、ビット線選択トランジスタ TBjk の電流供給能力、つまり、トランジスタサイズを、データ線選択トランジスタ TDikの電 流供給能力、つまり、トランジスタサイズより大きぐ例えば、 2倍程度に設定する。
[0088] 図 9に、図 1に示す各バンク BKk (k=0〜3)における、メモリセルアレイ領域 (メモリ セルがマトリクス状に配列している領域) Amと、偶数番目と奇数番目のデータ線選択 トランジスタ TDikの各配置領域 Adl、 Ad2と、偶数番目と奇数番目のビット線選択ト ランジスタ TBjkの各配置領域 Abl、 Ab2の関係を示している。本実施形態では、ビ ット線選択トランジスタ TBjkのトランジスタサイズ力 データ線選択トランジスタ TDik のトランジスタサイズより大きく設定されて ヽるため、ビット線選択トランジスタ TBjkの 各配置領域 Abl、 Ab2をメモリセルアレイ領域 Amの下側に配置している。回路レイ アウト上、占有面積の大きくなるビット線選択トランジスタ TBjkの各配置領域 Ab l、 A b2をメモリセルアレイ領域 Amと重ねて 3次元的に構成することで、各バンク BKkのレ ィアウト面積を小さくできる。この場合、トランジスタサイズの小さい方のデータ線選択 トランジスタ TDikの各配置領域 Adl、 Ad2は、メモリセルアレイ領域 Amに対して行 方向の両側に隣接する領域に配置する。
[0089] 図 10は、更に、ビット線選択トランジスタ TBjkの各配置領域 Abl、 Ab2〖こおける各 ビット線選択トランジスタ TBjkのトランジスタ単位での配置個所、及び、データ線選択 トランジスタ TDikの各配置領域 Adl、Ad2における各データ線選択トランジスタ TDi kのトランジスタ単位での配置個所の一例を示すものである。
[0090] 次に、 8行 X 8列のアレイサイズのメモリセルアレイ領域 Amの領域内に、 8つのビッ ト線選択トランジスタ TBjk (j = 0〜7)が、 4つずつ列方向に 2分して収容可能である 点につき簡単に説明する。
[0091] 1つのメモリセルの書き込み動作或いはリセット動作に対して、約 75 μ Αの電流が 必要であるとすると、 8行 X 8列のアレイサイズでは、 1本の選択ビット線に流れる書き 込み電流は、その 8倍の 0. 6mAとなる。一般的な CMOS半導体製造プロセスで作 製される NMOSトランジスタの電流供給能力として 0. 6mAを実現するには、最小加 ェ寸法 Fが 0. 13 μ mの半導体製造プロセスを使用した場合に約 1 μ mのゲート幅が 必要となる。当該ゲート幅は、最小加工寸法 Fの約 7. 69倍 (約 7. 69F)に相当する 。ところで、データ線 DLi及びビット線 BLjの線幅及び配線スペースは夫々最小加工 寸法 Fとなるので、メモリセルアレイ領域 Amの大きさは 16F X 16Fとなり、メモリセル アレイ領域 Amの列方向の長さ 16Fに対して、 2つのビット線選択トランジスタ TBjkが 列方向に並んで配置可能となる。尚、各ビット線選択トランジスタ TBjkは、ゲート長方 向に 4F間隔で配置される。
[0092] 次に、データ線選択トランジスタ TDikの各配置領域 Ad 1、 Ad2に要する面積につ いて考察する。データ線 DLiの最大電流は、書き込み電圧の 2分の 1のバイアス電圧 を印加された 7つの非選択メモリセルを流れるバイアス電流と、書き込み電圧の印加 された 1つの選択メモリセルを流れる書き込み電流の合計である。ノィァス電圧を 2V 、非選択メモリセルの各抵抗値 Rを低抵抗値の 50k Ωと仮定した場合、非選択メモリ セル当たりのバイアス電流が 40 Aであるので、データ線 DLiの最大電流 Idlは、以 下の数式（7)で表されるように、 0. 355mAとなる。
[0093] ldl= 0. 04 X 7 + 0. 075 = 0. 355 [mA] · · · (7)
[0094] 一般的な CMOS半導体製造プロセスで作製される NMOSトランジスタの電流供給 能力として 0. 355mAを実現するには、最小加工寸法 Fが 0. 13 mの半導体製造 プロセスを使用した場合に約 0. 6 mのゲート幅が必要となる。当該ゲート幅は、最 小加工寸法 Fの約 4. 6倍 (約 4. 6F)に相当する。尚、各データ線選択トランジスタ T Dikは、ゲート長方向に 4F間隔で配置される。
[0095] 次に、メモリセルアレイのアレイサイズが 16行 X 16列の場合でも、 8行 X 8列のァレ ィサイズの場合と同様に、メモリセルアレイ領域 Amの領域内に、 16個のビット線選択 トランジスタ TBjk (j = 0〜 15) 1S 8つずつ列方向に 2分して収容可能である点につ き簡単に説明する。
[0096] 1つのメモリセルの書き込み動作或いはリセット動作に対して、約 75 μ Αの電流が 必要であるとすると、 16行 X 16列のアレイサイズでは、 1本の選択ビット線に流れる 書き込み電流は、その 16倍の 1. 2mAとなる。一般的な CMOS半導体製造プロセス で作製される NMOSトランジスタの電流供給能力として 1. 2mAを実現するには、最 小加工寸法 Fが 0. 13 μ mの半導体製造プロセスを使用した場合に約 2 μ mのゲート 幅が必要となる。当該ゲート幅は、最小カ卩ェ寸法 Fの約 15. 38倍 (約 15. 38F)に相 当する。ところで、データ線 DLi及びビット線 BLjの線幅及び配線スペースは夫々最 小加工寸法 Fとなるので、メモリセルアレイ領域 Amの大きさは 32F X 32Fとなり、メモ リセルアレイ領域 Amの列方向の長さ 32Fに対して、 2つのビット線選択トランジスタ T Bjkが列方向に並んで配置可能となる。尚、各ビット線選択トランジスタ TBjkは、ゲー ト長方向に 4F間隔で配置される。
[0097] 次に、データ線選択トランジスタ TDikの各配置領域 Ad 1、 Ad2に要する面積につ いて考察する。データ線 DLiの最大電流は、書き込み電圧の 2分の 1のバイアス電圧 を印加された 15個の非選択メモリセルを流れるバイアス電流と、書き込み電圧の印 カロされた 1つの選択メモリセルを流れる書き込み電流の合計である。バイアス電圧を 2 V、非選択メモリセルの各抵抗値 Rを低抵抗値の 50k Ωと仮定した場合、非選択メモ リセル当たりのバイアス電流が 40 μ Αであるので、データ線 DLiの最大電流 Idl，は、 以下の数式（8)で表されるように、 0. 675mAとなる。
[0098] Idl' =0. 04 X 15 + 0. 075 = 0. 675 [mA]…（8)
[0099] 一般的な CMOS半導体製造プロセスで作製される NMOSトランジスタの電流供給 能力として 0. 675mAを実現するには、最小加工寸法 Fが 0. 13 mの半導体製造 プロセスを使用した場合に約 1. 13 mのゲート幅が必要となる。当該ゲート幅は、 最小加工寸法 Fの約 8. 7倍 (約 8. 7F)に相当する。尚、各データ線選択トランジスタ TDikは、ゲート長方向に 4F間隔で配置される。
[0100] 図 11に、 16行 X 16列構成の各バンク BKk (k=0〜3)における、メモリセルアレイ 領域 Amと、偶数番目と奇数番目のデータ線選択トランジスタ TDikの各配置領域 Ad 1、 Ad2と、偶数番目と奇数番目のビット線選択トランジスタ TBjkの各配置領域 Abl 、 Ab2の関係を示す。また、図 12に、ビット線選択トランジスタ TBjkの各配置領域 Ab 1、 Ab2における各ビット線選択トランジスタ TBjk(j = 0〜15)のトランジスタ単位での 配置個所、及び、データ線選択トランジスタ TDikの各配置領域 Adl、 Ad2における 各データ線選択トランジスタ TDik (i=0〜 15)のトランジスタ単位での配置個所の一 例を示す。
[0101] 同様に、各バンクのメモリセルアレイ構成力 32行 X 32列、或いは、 64行 X 64列 であっても、電流駆動能力の大きい方の偶数番目と奇数番目のビット線選択トランジ スタ TBjkの各配置領域 Ab 1、 Ab2をメモリセルアレイ領域 Amの領域内の下側に配 置し、電流駆動能力の小さい方の偶数番目と奇数番目のデータ線選択トランジスタ T Dikの各配置領域 Adl、 Ad2を、メモリセルアレイ領域 Amに対して行方向の両側に 隣接する領域に配置するレイアウト構成は、同じである。
[0102] ところで、上述の説明にお 、て、ビット線選択トランジスタ TBjkのゲート幅、データ 線選択トランジスタ TDikのゲート幅の算出において、 0. 13 mの半導体製造プロ セス技術を想定したが、更に新しい半導体製造プロセス技術を使用した場合には、 金属化合物を材料にして作製された可変抵抗素子の書き込み電流 (リセット電流）が より低減されることが予想され、この結果、トランジスタサイズが縮小され、電流供給能 力を必要とする方のビット線選択トランジスタ TBjkをメモリセルアレイ領域 Amの領域 内の下側に配置することがより一層可能となる。
[0103] 次に、マルチバンク方式を採用したメモリセルアレイのブロック構成に対して、更に 大容量ィ匕を図ったブロック構成について、図 13及び図 14を参照して説明する。
[0104] 図 13は、 16行 X 16列構成のメモリセルアレイと、データ線選択トランジスタ TDik (i
=0〜7)と、ビット線選択トランジスタ TBjO (j = 0〜7)を含むバンクを、行方向及び列 方向に夫々 32個ずつマトリクス状に配列したブロック構成を示す。図 19に示すブロッ ク構成では、行方向に 32個配列されたバンクに亘つて延伸する各主データ線 GDLi を個別に駆動し、所定のデータ線電圧を供給するデータ線ドライバ 10と、行アドレス をデコードして各主データ線 GDLiの選択 ·非選択を設定する行デコーダ 11が、 32 行 X 32列のバンクアレイの行方向の一方側（図中左側）に配置され、更に、列方向 に 32個配列されたバンクに亘つて延伸する各主ビット線 GBLjを個別に駆動し、所定 のビット線電圧を供給するビット線ドライバ 20と、列アドレスをデコードして各主ビット 線 GBLjの選択'非選択を設定する列デコーダ 21が、 32行 X 32列のバンクアレイの 列方向の一方側（図中下側）に配置されて 、る。
[0105] 図 13に示すブロック構成では、 1024 ( = 32 X 32)バンクを 1ブロックとすると、 1バ ンクが 256 (= 16 X 16)ビットであるので、 1ブロックで 256Kビットのメモリ容量を確保 できる。
[0106] 図 14は、図 13に示す 1ブロックを 2行 X 2列に配列して 4ブロックとしたブロック構成 を示し、 1Mビットのメモリコアを形成される。更に、当該コアを複数配置することにより 、更なる大容量ィ匕を図ることができる。
[0107] 次に、本実施形態におけるデータ線ドライバ 10及びビット線ドライバ 20等の周辺回 路部のレイアウト構成の別実施形態について説明する。
[0108] 図 1に示すブロック構成において、各主データ線 GDLiを各別に駆動するデータ線 ドライバ 10、及び、各主ビット線 GBLjを各別に駆動するビット線ドライバ 20を、 2行 X 2列構成のバンク力 なるブロックの夫々行方向の一方側と列方向の一方側に配置 する構成とした力 図 15に示すように、偶数番目の各主データ線 GDLiを各別に駆 動するデータ線ドライバ 10を当該ブロックの行方向の一方側に、奇数番目の各主デ ータ線 GDLiを各別に駆動するデータ線ドライバ 10を当該ブロックの行方向の他方 側に配置し、また、偶数番目の各主ビット線 GBLjを各別に駆動するビット線ドライバ 20を当該ブロックの列方向の一方側に、奇数番目の各主ビット線 GBLjを各別に駆 動するビット線ドライバ 20を当該ブロックの列方向の他方側に配置するのも好ましい 実施の形態である。
[0109] また、図 13に示す 16行 X 16列構成のメモリセルアレイのバンクを行方向及び列方 向に夫々 32個ずつマトリクス状に配列したブロック構成においても、同様に、偶数番 目の各主データ線 GDLiを各別に駆動するデータ線ドライバ 10と行デコーダ 11を当 該ブロックの行方向の一方側に配置し、奇数番目の各主データ線 GDLiを各別に駆 動するデータ線ドライバ 10と行デコーダ 11を当該ブロックの行方向の他方側に配置 し、また、偶数番目の各主ビット線 GBLjを各別に駆動するビット線ドライバ 20と列デ コーダ 21を当該ブロックの列方向の一方側に配置し、奇数番目の各主ビット線 GBLj を各別に駆動するビット線ドライバ 20と列デコーダ 21を当該ブロックの列方向の他方 側に配置するのも好ま 、実施の形態である。
[0110] 〈第 2実施形態〉
次に、本発明装置の第 2実施形態について、図面に基づいて説明する。
[0111] 第 2実施形態では、読み出し動作に着目したデータ線選択トランジスタ TDik及び ビット線選択トランジスタ TBjkの配置について説明する。
[0112] 図 2に示すクロスポイント型のメモリセルアレイの読み出し動作は、図 16に示すよう に、全てのデータ線 DLiと非選択ビット線 BLj (j≠3)に第 1読み出し電圧 Vrl (例え ば、 2. 5V)を印加し、〇印で囲んだ読み出し対象の選択メモリセルに接続する選択 ビット線 BL3に第 2読み出し電圧 Vr2 (例えば、 1. 5V)を印加する。そして選択メモリ セルに接続する、選択データ線 DL2を流れる電流を検出して、選択メモリセルに記 憶されているデータの 1Z0を判定する。
[0113] このときの非選択メモリセルを介して発生するリーク電流力 選択メモリセルを流れ る読み出し電流に対して雑音成分となって、選択データ線 DL5を流れる電流に重畳 して、読み出しマージンを悪ィ匕させる。図 17に当該リーク電流の様子を示す。尚、図 17は、説明の簡単のために、 1バンクを 2行 X 2列構成のメモリセルアレイで簡易的 に示す。図 17に示す回路構成において、データ線 DLO、 DL1に第 1読み出し電圧 を供給する負荷トランジスタ POと主データ線 GDLO、 GDL1の間に、主データ線 GD LO、 GDL1の電圧変位を各別に抑制する行電圧変位抑制回路 30が挿入され、主 データ線 GDLO、 GDL1とデータ線 DLO、 DL1は、夫々データ線選択トランジスタ T DOk、 TDlkを介して接続している。更に、図 17に示す回路構成において、ビット線 BLO、 BLlに第 2読み出し電圧を供給する負荷トランジスタ PIと主ビット線 GBLO、 G BLlの間に、主ビット線 GBLO、 GBL1の電圧変位を各別に抑制する列電圧変位抑 制回路 31が挿入され、主ビット線 GBLO、 GBL1とビット線 BLO、 BLlは、夫々ビット 線選択トランジスタ TBOk、 TB lkを介して接続して 、る。
[0114] 図 17において、データ線 DLOと選択ビット線 BLOに接続するメモリセル MSOの抵 抗値が高抵抗で、データ線 DL 1と選択ビット線 BLOに接続するメモリセル MS 1の抵 抗値が低抵抗と仮定する。主データ線 GDLO、 GDL1の各電圧 VmO、 Vmlは夫々 略同電圧となるが、バンク内のデータ線 DLO、 DL1の各電圧 VdO、 Vdlは、メモリセ ル MSO、 MSIの抵抗値の差によって VdO> Vdlとなり、若干の電圧差 (VdO— Vdl )が生じる。この電圧差 (VdO— Vdl)によって、データ線 DLO、 DL1の間に非選択メ モリセルを介したリーク電流（回り込み電流）が発生する。
[0115] この場合、非選択ビット線 BL1にもデータ線 DLO、 DL1と同じ第 1読み出し電圧を 供給する必要があるが、列電圧変位抑制回路 31及びビット線選択トランジスタ TBlk を介して、バンク内のデータ線 DLO、 DL1に第 1読み出し電圧を供給するには、非 選択ビット線 BL1に接続する各メモリセルを介して供給する必要がある。従って、バン ク内のデータ線 DLO、 DL1の各電圧 VdO、 Vdlを同電圧に近付けるには、主データ 線 GDLO、 GDL1側力も第 1読み出し電圧を供給する方が効果的と考えられる。従つ て、データ線選択トランジスタ TDOk、 TDlkの電流供給能力、つまり、トランジスタサ ィズを、ビット線選択トランジスタ TBOk、 TBlkの電流供給能力、つまり、トランジスタ サイズより大きくする方が、上記リーク電流を低減するためには有利である。
[0116] 次に、本第 2実施形態におけるデータ線選択トランジスタ TDikのトランジスタサイズ をビット線選択トランジスタ TBjkより大きくした場合のメモリセルアレイのレイアウト構 成について説明する。尚、以下の説明において、 8行 X 8列のアレイサイズを想定す る。
[0117] 図 18に、各バンク (k=0〜3)を 2行 X 2列構成に配列した場合における、メモリセ ルアレイ領域 (メモリセルがマトリクス状に配列している領域) Amと、偶数番目と奇数 番目のデータ線選択トランジスタ TDikの各配置領域 Adl、 Ad2と、偶数番目と奇数 番目のビット線選択トランジスタ TBjkの各配置領域 Abl、 Ab2の関係を示す。本第 2 実施形態では、データ線選択トランジスタ TDikのトランジスタサイズをビット線選択ト ランジスタ TBjkより大きく設定されて ヽるため、データ線選択トランジスタ TDikの各 配置領域 Adl、 Ad2をメモリセルアレイ領域 Amの下側に配置している。回路レイァ ゥト上、占有面積の大きくなるデータ線選択トランジスタ TDikの各配置領域 Adl、 A d2をメモリセルアレイ領域 Amと重ねて 3次元的に構成することで、各バンク BKkのレ ィアウト面積を小さくできる。この場合、トランジスタサイズの小さい方のビット線選択ト ランジスタ TBjkの各配置領域 Abl、 Ab2は、メモリセルアレイ領域 Amに対して列方 向の両側に隣接する領域に配置する。
[0118] 図 19は、更に、ビット線選択トランジスタ TBjkの各配置領域 Abl、 Ab2〖こおける各 ビット線選択トランジスタ TBjkのトランジスタ単位での配置個所、及び、データ線選択 トランジスタ TDikの各配置領域 Adl、Ad2における各データ線選択トランジスタ TDi kのトランジスタ単位での配置個所の一例を示すものである。
[0119] 尚、上記説明では、 8行 X 8列のアレイサイズを想定した力 各バンクのメモリセルァ レイ構成力 16行 X 16列、 32行 X 32列、或いは、 64行 X 64列であっても、電流駆 動能力の大きい方の偶数番目と奇数番目のデータ線選択トランジスタ TDikの各配 置領域 Adl、 Ad2をメモリセルアレイ領域 Amの領域内の下側に配置し、電流駆動 能力の小さい方の偶数番目と奇数番目のビット線選択トランジスタ TBjkの各配置領 域 Abl、 Ab2を、メモリセルアレイ領域 Amに対して列方向の両側に隣接する領域に 配置するレイアウト構成は、同じである。
[0120] 尚、上記説明では、データの読み出しを主データ線 GDU側から行う場合を想定し たが、主ビット線 GBLj側から行う場合は、データ線とビット線の関係は逆転するため 、ビット線選択トランジスタ TBjkのトランジスタサイズがデータ線選択トランジスタ TDi kより大きく設定されることになり、電流駆動能力の大きい方の偶数番目と奇数番目の ビット線選択トランジスタ TBjkの各配置領域 Abl、 Ab2を、メモリセルアレイ領域 Am の領域内の下側に配置し、電流駆動能力の小さい方の偶数番目と奇数番目のデー タ線選択トランジスタ TDikの各配置領域 Ad 1、 Ad2を、メモリセルアレイ領域 Amに 対して行方向の両側に隣接する領域に配置するレイアウト構成となり、第 1実施形態 と同じになる。
[0121] 次に、上記第 1及び第 2実施形態の本発明装置で使用されるメモリセルについて説 明する。
[0122] メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子であれば、如何 なる構造、特性のものであっても構わない。また、電気抵抗の変化方式 (つまり書き込 み方式）は、電気的ストレスの印加によって電気抵抗の変化する電気的な書き込み 方式を想定しているが、上記各実施形態において開示された本発明に特徴的なプロ ック構成やレイアウト構成は、電気的な書き込み方式以外のメモリセルのメモリセルァ レイに対しても適用可能である。更に、メモリセルの記憶保持特性も、揮発性、不揮 発性を問わない。尚、本発明装置が不揮発性メモリに適用されることで、メモリセルァ レイの高密度化が可能なため、大容量不揮発性メモリの実現が可能となる。
[0123] メモリセルの一例として、以下のものが想定される。例えば、カルコゲナイド化合物 等の相転移材料の相変化にて、結晶相 (抵抗小)とアモルファス相 (抵抗大)との状態 変化を利用した状態変化メモリ（Phase Changeメモリ）にも適応される。また、メモリ セルにフッソ榭脂系材料を使用して、フッソ榭脂系材料分子 (有極導電性ポリマ分子 )の分極配向にて、強誘電性分極状態が変化する高分子メモリ、ポリマ強誘電性 RA M(PFRAM)にも適応することができる。
[0124] また、 CMR効果（Colossal Magnetic Resistance)を持つぺロブスカイト構造 の PCMO (Pr Ca MnO )等の Mn酸化物系材料にて、メモリセルを構成する場
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合にち適応することがでさる。
これは、強磁性金属体と、反磁性絶縁体との 2相にて、状態が変化することによって、 メモリセル素子を構成する PCMO等の Mn酸ィ匕物系材料の抵抗値が変化することを 利用するものである。 [0125] また、 Ni, Ti, Hf, Zr等の遷移金属を含む金属酸化物を材料にして、電気パルス の変化に依存して抵抗値が変化するメモリセルを備えたメモリにも適応することがで きる。
[0126] また、 STO(SrTiO )や、 SZO(SrZrO )及び SRO(SrRuO )等の金属酸化物と金
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属微粒子にてメモリセルを構成し、この金属酸ィ匕物と金属微粒子との界面にて、印加 電圧に従ってメモリセルの抵抗値が変化する、界面現象を利用したメモリにも適応す ることがでさる。
[0127] また、より広義において、以下のメモリに適応することができる。
1)メモリセルを構成する抵抗素子が半導体材料から作成されるメモリに適応すること ができる。
2)メモリセルを構成する抵抗素子が酸ィ匕物、若しくは、窒化物力も作成されるメモリ に適応することができる。
3)メモリセルを構成する抵抗素子が金属と半導体との化合物にて作成されるメモリに 適応することができる。
4)メモリセルを構成する抵抗素子がフッソ榭脂系材料にて作成されるメモリに適応す ることがでさる。
5)メモリセルを構成する抵抗素子が導電性ポリマにて作成されるポリマ強誘電性 RA M(PFRAM)に適応することができる。
6)メモリセルを構成する抵抗素子がカルコゲナイド材料にて作成される、メモリ (OU M)に適応することができる。
7)メモリセルを構成する抵抗素子が CMR効果をもつぺロブスカイト構造の化合物に て作成されるメモリに適応することができる。
8)メモリセルを構成する抵抗素子力スピン依存トンネル接合素子にて作成される MR AMに適応することができる。
産業上の利用可能性
[0128] 本発明に係る半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵 抗素子力 なるメモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセ ルの夫々力 その一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が 、その他端側を共通のビット線に接続してなるクロスポイントタイプのメモリセルアレイ を有する半導体記憶装置の書き込み動作時の動作電流の低減対策として利用可能 である。

Claims

請求の範囲
[1] 電気抵抗の変化により情報を記憶する可変抵抗素子力 なるメモリセルを行方向 及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸 する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の 一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々力 前記可 変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを、少なく とも行方向に複数配列してなる半導体記憶装置であって、
行方向に配列した前記各メモリセルアレイの前記各データ線に各別に対応して所 定のデータ線電圧を供給するための複数の主データ線が行方向に延伸し、
前記各メモリセルアレイにぉ 、て、前記各主データ線が対応する前記データ線と夫 々個別のデータ線選択トランジスタを介して接続し、
前記各メモリセルアレイの前記データ線の本数が 1回の書き込み動作において同 時に書き込み対象となる前記メモリセルの最大数に等しいことを特徴とする半導体記 憶装置。
[2] 前記各メモリセルアレイの前記ビット線の本数力 前記データ線の本数と同数であ ることを特徴とする請求項 1に記載の半導体記憶装置。
[3] 前記各主データ線に前記所定のデータ線電圧を供給するための回路が、行方向 に複数配列した前記メモリセルアレイに対して行方向の両外側に分散して配置され て 、ることを特徴とする請求項 1に記載の半導体記憶装置。
[4] 前記各主データ線の内の奇数番目に前記所定のデータ線電圧を供給するための 回路が、行方向に複数配列した前記メモリセルアレイに対して行方向の両外側の一 方に配置され、
前記各主データ線の内の偶数番目に前記所定のデータ線電圧を供給するための 回路が、行方向に複数配列した前記メモリセルアレイに対して行方向の両外側の他 方に配置されていることを特徴とする請求項 3に記載の半導体記憶装置。
[5] 前記メモリセルアレイを行方向と列方向に夫々複数配列してなり、
列方向に配列した前記各メモリセルアレイの前記各ビット線に各別に対応して所定 のビット線電圧を供給するための複数の主ビット線が列方向に延伸し、 前記各メモリセルアレイにぉ 、て、前記各主ビット線が対応する前記ビット線と夫々 個別のビット線選択トランジスタを介して接続して 、ることを特徴とする請求項 1に記 載の半導体記憶装置。
[6] 前記各メモリセルアレイの前記ビット線の本数と前記データ線の本数が同数である 場合に、書き込み動作時の前記各データ線及び前記各ビット線を流れる電流の最大 電流が、前記データ線を流れる電流である場合には、前記データ線選択トランジスタ の電流駆動能力を前記ビット線選択トランジスタより大きく設定してあり、前記最大電 流力 前記ビット線を流れる電流である場合には、前記ビット線選択トランジスタの電 流駆動能力を前記データ線選択トランジスタより大きく設定してあることを特徴とする 請求項 5に記載の半導体記憶装置。
[7] 前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トランジスタより 大きく設定してあることを特徴とする請求項 5に記載の半導体記憶装置。
[8] 前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力 力 り大きい方のトランジスタ群の少なくとも一部力 前記メモリセルアレイの領域内の 前記メモリセルアレイより下側に配置されていることを特徴とする請求項 6に記載の半 導体記憶装置。
[9] 前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力 力 り小さい方のトランジスタ群が占有する領域の少なくとも一部力 前記メモリセル アレイの領域外に配置されていることを特徴とする請求項 8に記載の半導体記憶装 置。
[10] 電流駆動能力がより小さい方の前記データ線選択トランジスタまたは前記ビット線 選択トランジスタ力 前記メモリセルアレイの領域外の前記メモリセルアレイを挟んで 対向する 2つの領域に、前記データ線または前記ビット線を基準に 2分されて配置さ れていることを特徴とする請求項 6〜9の何れか 1項に記載の半導体記憶装置。
[11] 前記各主ビット線に前記所定のビット線電圧を供給するための回路が、列方向に複 数配列した前記メモリセルアレイに対して列方向の両外側に分散して配置されている ことを特徴とする請求項 5〜9の何れ力 1項に記載の半導体記憶装置。
[12] 前記各主ビット線の内の奇数番目に前記所定のビット線電圧を供給するための回 路カ 列方向に複数配列した前記メモリセルアレイに対して列方向の両外側の一方 に配置され、
前記各主ビット線の内の偶数番目に前記所定のビット線電圧を供給するための回 路カ 列方向に複数配列した前記メモリセルアレイに対して列方向の両外側の他方 に配置されて 、ることを特徴とする請求項 11に記載の半導体記憶装置。
[13] 読み出し動作時における前記データ線選択トランジスタの電流駆動能力を前記ビ ット線選択トランジスタより大きく設定してあり、
前記メモリセルアレイの 1つに対する読み出し動作時において、
前記データ線の全数に前記データ線選択トランジスタを介して同じ読み出し電圧が 印加され、前記データ線側力 データの読み出しが行われることを特徴とする請求項
5〜9の何れか 1項に記載の半導体記憶装置。
[14] 前記データ線選択トランジスタのトランジスタ群の少なくとも一部力 前記メモリセル アレイの領域内の前記メモリセルアレイより下側に配置されていることを特徴とする請 求項 13に記載の半導体記憶装置。
[15] 前記ビット線選択トランジスタのトランジスタ群が占有する領域の少なくとも一部が、 前記メモリセルアレイの領域外に配置されていることを特徴とする請求項 14に記載の 半導体記憶装置。
[16] 読み出し動作時における前記ビット線選択トランジスタの電流駆動能力を前記デー タ線選択トランジスタより大きく設定してあり、
前記メモリセルアレイの 1つに対する読み出し動作時において、
前記ビット線の全数に前記ビット線選択トランジスタを介して同じ読み出し電圧が印 加され、前記ビット線側からデータの読み出しが行われることを特徴とする請求項 5〜
9の何れか 1項に記載の半導体記憶装置。
[17] 前記ビット線選択トランジスタのトランジスタ群の少なくとも一部力 前記メモリセルァ レイの領域内の前記メモリセルアレイより下側に配置されていることを特徴とする請求 項 16に記載の半導体記憶装置。
[18] 前記データ線選択トランジスタのトランジスタ群が占有する領域の少なくとも一部が
、前記メモリセルアレイの領域外に配置されていることを特徴とする請求項 17に記載 の半導体記憶装置。
[19] 前記メモリセルアレイの 1つに対して、 1回の書き込み動作において 1本の前記ビッ ト線に接続する全ての前記メモリセルを同時に書き込む場合に、書き込み対象の前 記メモリセルアレイにおいて、
前記データ線の全数に第 1書き込み電圧が印加され、
前記ビット線の内の書き込み対象の前記メモリセルに接続する 1本の選択ビット線 に第 2書き込み電圧が印加され、
前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第 1書き込み電 圧が印加されることを特徴とする請求項 1〜9の何れ力 1項に記載の半導体記憶装置
[20] 前記メモリセルアレイの 1つに対して、 1回の書き込み動作において 1本の前記ビッ ト線に接続する前記メモリセルの半数以上を同時に書き込む場合に、書き込み対象 の前記メモリセルアレイにぉ 、て、
前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第 1書き込み電圧が印加され、
前記ビット線の内の書き込み対象の前記メモリセルに接続する 1本の選択ビット線 に第 2書き込み電圧が印加され、
前記データ線の内の前記選択データ線以外の非選択データ線に前記第 1書き込 み電圧と前記第 2書き込み電圧の中間電圧が印加され、
前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第 1書き込み電 圧が印加されることを特徴とする請求項 1〜9の何れ力 1項に記載の半導体記憶装置
[21] 前記メモリセルアレイの 1つに対して、 1回の書き込み動作において 1本の前記ビッ ト線に接続する前記メモリセルの半数以下を同時に書き込む場合に、書き込み対象 の前記メモリセルアレイにぉ 、て、
前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第 1書き込み電圧が印加され、
前記ビット線の内の書き込み対象の前記メモリセルに接続する 1本の選択ビット線 に第 2書き込み電圧が印加され、
前記データ線の内の前記選択データ線以外の非選択データ線に前記第 1書き込 み電圧と前記第 2書き込み電圧の中間電圧が印加され、
前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記中間電圧が印加 されることを特徴とする請求項 1〜9の何れか 1項に記載の半導体記憶装置。
前記メモリセルアレイの 1つに対して、 1回の書き込み動作において 1本の前記ビッ ト線に接続する全ての前記メモリセルを同時にリセットする場合に、リセット対象の前 記メモリセルアレイにおいて、
前記データ線の全数に第 1リセット電圧が印加され、
前記ビット線の内のリセット対象の前記メモリセルに接続する 1本の選択ビット線に 第 2リセット電圧が印加され、
前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第 1リセット電圧 が印加されることを特徴とする請求項 1〜9の何れ力 1項に記載の半導体記憶装置。
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