KR101097446B1 - 디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법 - Google Patents

디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법 Download PDF

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디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법에 대해 개시한다. 개시된 본 발명은, 교차되는 복수의 워드 라인 및 복수 비트 라인의 교차점 각각에 설치되는 메모리 셀을 셋 또는 리셋 상태로 구동시키는 상변화 메모리 장치의 구동방법으로서, 메모리 셀들을 비트 라인 단위로 리셋 상태로 일괄 리셋 상태로 이레이즈하는 단계, 및 선택된 메모리 셀들을 개별적으로 셋 상태로 프로그램하는 단계를 포함한다.

Description

디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법{Method of driving Phase Change Memory Device Being Capable of Reducing Disturbance}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 구체적으로는 디스터번스(disturbance)를 줄일 수 있는 상변화 메모리 장치의 구동방법에 관한 것이다.
비휘발성 메모리 소자는 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자들은 컴퓨터, 이동통신 단말기(mobile telecommunication system) 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억소자들로서 대표적으로 플래쉬 메모리 소자가 널리 사용되고 있다. 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 이와 같은 플래쉬 메모리 소자는 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서 상기 터널 산화막의 막질(film quality)이 개선되어야 하고 셀의 커플링 비율(coupling ratio)이 증가되어야 한다.
현재에는 플래쉬 메모리 소자를 대신하여, 새로운 비휘발성 기억 소자들, 예컨대 상변화 메모리 장치가 제안된 바 있다. 상기 상변화 메모리 장치의 단위 셀은 교차 배열되는 워드 라인 및 비트 라인 사이의 교차점에 연결되는 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 데이터 저장 요소는 상기 스위칭 소자에 전기적으로 연결된 하부 전극, 상기 하부 전극 상의 상변화 물질 패턴 및 상기 상변화 물질 패턴 상의 상부 전극을 구비한다. 일반적으로, 하부전극은 히터로서 작용한다.
이와 같은 상변화 메모리 장치는 상변화 스위칭 소자 및 상기 하부전극을 통하여 라이트(write) 전류가 흐르는 경우에, 상기 상변화 물질 패턴 및 상기 하부 전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질 패턴을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다.
상기 상변화 물질 패턴은 일반적으로 비트 라인과 오버랩되도록 패터닝되고 있다. 이로 인해, 동일 비트 라인 선상에 위치하는 인접하는 상변화 물질간에 열적 디스터번스(thermal disturbance) 현상 등이 발생할 수 있다.
특히, 반도체 소자가 고집적화 됨에 따라 셀들의 간격이 좁아지게 되면 열적 디스터번스 현상은 더욱 심각해진다.
예를 들어, 도 1에 도시된 A셀이 낮은 저항 상태인 "0"상태이고, 상기 A셀과 이웃하는 B셀에 높은 저항 상태인 "1"로 쓰기를 할 경우, 상기 B셀의 하부전극(10)과 상기 상변화 물질막(20)의 계면에서 주울(Joule) 열이 발생하여 상기 상변화 물질막을 녹이게 된다. 이때, 이웃하는 A셀의 상변화 물질막이 상기 B셀의 상변화 물질막과 연결되어 있으므로 열이 전도되어 전도된 영역의 온도가 따라 상승하게 된다. 그 결과, 낮은 저항 상태의 "0"상태에서 저항이 상승하는 결과를 가져오게 된다. 따라서, 상기 A셀의 "0"상태는 고유의 데이터 값을 잃게 되고 기억 셀로서의 역할을 상실하게 된다.
이러한 열적 디스터번스 현상은 고집적 상변화 메모리 장치의 고질적인 문제점이며, 이를 해결하기 위하여, 상변화 물질 패턴을 콘파인드(confined) 구조등 다양한 방법이 제안되었다. 하지만, 동일 비트라인 상에 위치하는 메모리 셀 간의 디스터번스는 제거하기 어려운 상태이며, 특히 동일 비트라인상에 위치하며, 리셋 메메모리 셀과 인접하는 메모리 셀을 리셋 상태로 만드는 것은 사실상 디스터번스의 영향으로 오동작을 유발하게 된다.
본 발명은 열적 디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법을 제공한다.
본 발명의 일실시예에 따른 상변화 메모리 장치의 구동방법은, 교차되는 복수의 워드 라인 및 복수 비트 라인의 교차점 각각에 설치되는 메모리 셀을 셋 또는 리셋 상태로 구동시키는 상변화 메모리 장치의 구동방법으로서, 상기 메모리 셀들을 비트 라인 단위로 리셋 상태로 일괄 리셋 상태로 이레이즈하는 단계, 및 선택된 상기 메모리 셀들을 개별적으로 셋 상태로 프로그램하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 구동방법은, 교차되는 복수의 워드 라인 및 복수 비트 라인의 교차점 각각에 설치되는 메모리 셀을 셋 또는 리셋 상태로 구동시키는 상변화 메모리 장치의 구동방법으로서, 상기 워드 라인들을 모두 인에이블 시킨 상태로, 상기 비트 라인 단위로, 상기 메모리 셀들을 리셋 상태로 만드는 단계, 및 상기 리셋 상태의 메모리 셀들 중 선택적으로 셋 상태로 만드는 단계를 포함한다.
본 발명에 따르면, 전체 메모리 셀을 비트 라인 단위로 일괄 리셋 상태로 만든 다음, 선택적으로 메모리 셀을 셋 상태로 만들기 때문에, 동일 비트 라인 상에 위치하는 메모리 셀 들간의 열적 디스터번스를 방지한다.
도 1은 일반적인 상변화 메모리 장치의 열적 디스터번스를 설명하기 위한 단면도,
도 2, 도 4 및 도 5는 본 발명의 실시예에 따른 상변화 메모리 장치의 구동 방법을 설명하기 위한 평면도,
도 3은 본 발명의 다른 실시예를 설명하기 위한 상변화 메모리 장치의 평면도,
도 6은 상변화 메모리 장치의 리셋 및 셋 펄스를 보여주는 타이밍도, 및
도 7은 본 발명의 대조예를 설명하기 위한 상변화 메모리 장치의 평면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2를 참조하면, 본 실시예의 상변화 메모리 장치(100)는 교차 배열되는 복수의 워드 라인(WL1-WL4) 및 복수의 비트 라인(BL1-BL4)을 포함한다. 본 실시예에서는 설명의 편의를 위해 4개의 워드 라인 및 4개의 비트 라인을 예를 들어 설명하도록 한다. 복수의 워드 라인(WL1-WL4) 및 복수의 비트 라인(BL1-BL4)의 교차점 각각에는 상변화 메모리 셀(mc)들이 위치된다. 여기서, 상변화 메모리 셀(mc) 각각은 비트 라인(BL1,BL2,BL3,BL4)과 평행하게 연장되는 상변화 물질막의 상변화 부분을 나타내는 것이다.
본 실시예에서는 원(one) 비트라인(BL1,BL2,BL3,BL4) 단위로, 상변화 메모리 셀들(mc)을 리셋(Reset) 상태로 순차적으로 이레이즈(erase)한다(도 3 참조). 상기 이레이즈는 제 1 내지 제 4 워드 라인(WL1-WL4)을 모두 인에이블 시킨 상태에서 해당 비트 라인(BL1-BL4)에 순차적으로 리셋 펄스를 인가하여 수행된다. 도 2 및 도 3에서, 리셋 상태로 이레이즈된 메모리 셀(mc)은 솔리드(solid)로 표시되고, 셋 상태로 프로그램된 메모리 셀(mc)은 할로우(hollow)로 표시되었다.
상기 이레이즈시, 도 4에 도시된 바와 같이, 상변화 메모리 셀(mc)은 투(two) 비트 라인(BL1/BL2, BL3/BL4) 단위로 이레이즈시켜도 무방하다.
상기와 같이 원 또는 투 비트 단위로 전체의 상변화 메모리 셀들(mc)을 리셋 상태로 이레이즈시킨 다음, 도 5에 도시된 바와 같이, 선택된 개별 셀을 셋 상태로 프로그램한다.
이때, 도 6을 참조하면, 셋 상태로 만들기 위한 프로그램 전압은 리셋 상태로 만들기 위한 이레이즈 전압보다 상대적으로 낮은 전압이 요구된다. 그러므로, 셋 상태로 만들기 위한 프로그램은 디스터번스에 영향이 없는 것으로 알려져 있다.
이에 따라, 본 실시예와 같이, 전체적으로 리셋 상태로 프로그램된 메모리 셀들(mc)중 선택된 메모리 셀(mc)을 셋 상태가 되도록 프로그램하게 되면, 리셋 상태를 갖는 인접 셀은 전혀 영향을 받지 않게 된다.
전체 메모리 셀(mc)이 리셋 상태로 이레이즈 된 상태에서, 좌표 (3,2)에 해당하는, 즉, 제 3 워드 라인(WL3)과 제 2 비트 라인(BL2)의 교차점에 위치하는 메모리 셀(mc)을 셋 상태로 프로그램하더라도, 셋 펄스의 강도가 리셋 펄스의 강도 보다 낮기 때문에, 리셋 상태의 인접 메모리 셀들은 열적 디스터번스를 받지 않게 되어, 좌표 (3,2)에 해당하는 메모리 셀(mc)만이 선택적으로 프로그램된다.
이때, 상기 선택된 메모리 셀(mc)의 프로그램은 해당 메모리 셀(mc)과 연결되는 워드 라인(WL1-WL4)을 선택적으로 인에이블시킨 상태에서, 상기 메모리 셀(mc)과 연결되는 비트 라인(BL1-BL4)에 셋 펄스를 인가하여 수행된다.
이와 같은 상변화 메모리 장치의 구동 방법은 반대의 경우를 예로 들어 볼 때 더 쉽게 이해가 될 것이다.
즉, 도 7에 도시된 바와 같이, 좌표 (1,1) 및/또는 (1,3)에 해당하는 메모리 셀(mc)이 리셋 상태라 가정하고, 좌표 (1,2)에 해당하는 메모리 셀(mc)을 리셋 상태로 이레이즈할 경우, 열적 디스터번스의 영향으로 좌표 (1,1) 및/또는 (1,3)에 해당하는 메모리 셀(mc)의 상태가 변화된다. 마찬가지로, 좌표 (2,2) 및/또는 (2,4)가 리셋 상태일 경우, 좌표 (2,3)에 해당하는 메모리 셀(mc)의 이레이즈시, 좌표 (2,2) 및 (2,4)에 해당하는 메모리 셀(mc)이 열적 디스터번스의 영향을 받게된다. 도면에서 박스로 표시된 부분은 열적 디스턴스의 영향을 받는 메모리 셀을 표시한 것이다.
반면, 본 실시예의 경우, 비트 라인 단위로 메모리 셀(mc)들을 일괄 이레이즈시키기 때문에, 즉, 해당 비트 라인(BL1,BL2,BL3 또는 BL4)과 연결되는 워드 라인(WL1-WL4)들이 동시에 인에이블되기 때문에, 동시에 이레이즈가 수행되어, 인접 디스터번스의 영향을 받지 않게 된다. 한편, 프로그램시에는 리셋 펄스보다는 낮은 셋 펄스를 이용하여 메모리 셀 단위로 프로그램이 진행되므로, 디스터번스 자체가 발생되지 않는다.
이상에서 자세히 설명한 바와 같이, 본 실시예에 따르면, 전체 메모리 셀을 비트 라인 단위로 일괄 리셋 상태로 만든 다음, 선택적으로 메모리 셀을 셋 상태로 만들기 때문에, 동일 비트 라인 상에 위치하는 메모리 셀 들간의 열적 디스터번스를 방지한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (8)

  1. 복수의 워드 라인, 상기 복수의 워드 라인과 교차되는 복수의 비트 라인, 상기 워드 라인 및 비트 라인의 교차점 각각에 형성되는 메모리 셀을 셋 또는 리셋 상태로 구동시키는 상변화 메모리 장치의 구동방법으로서,
    상기 비트 라인의 단위로 동일 비트 라인 상에 위치되는 모든 상기 메모리 셀들을 일괄적으로 리셋 상태가 되도록 이레이즈하는 단계; 및
    리셋 상태의 상기 메모리 셀들 중에서 선택된 상기 메모리 셀들을 개별적으로 셋 상태가 되도록 프로그램하는 단계를 포함하는 상변화 메모리 장치의 구동방법.
  2. 제 1 항에 있어서,
    상기 이레이즈하는 단계는,
    하나의 상기 비트 라인에 연결되는 메모리 셀들을 동시에 이레이즈하거나, 인접하는 두 개의 상기 비트 라인에 연결되는 메모리 셀들을 동시에 이레이즈하는 상변화 메모리 장치의 구동방법.
  3. 제 2 항에 있어서,
    상기 이레이즈하는 단계는,
    상기 복수의 워드 라인들을 일제히 인에이블시킨 상태에서, 해당 비트 라인에 리셋 펄스를 인가하는 상변화 메모리 장치의 구동방법.
  4. 제 1 항에 있어서,
    상기 프로그램하는 단계는,
    상기 선택된 메모리 셀과 연결된 상기 워드 라인을 인에이블시킨 상태에서, 상기 선택된 메모리 셀과 연결된 상기 비트 라인에 셋 펄스를 인가하는 상변화 메모리 장치의 구동방법.
  5. 복수의 워드 라인, 상기 복수의 워드 라인과 교차되는 복수의 비트 라인, 상기 워드 라인 및 비트 라인의 교차점 각각에 형성되는 메모리 셀을 셋 또는 리셋 상태로 구동시키는 상변화 메모리 장치의 구동방법으로서,
    상기 워드 라인들을 모두 인에이블 시킨 상태로, 상기 비트 라인 단위로, 동일 비트 라인 상에 위치하는 상기 메모리 셀들을 일괄 리셋 상태로 만드는 단계; 및
    상기 리셋 상태의 메모리 셀들 중 선택된 상기 메모리 셀을 셋 상태로 만드는 단계를 포함하는 상변화 메모리 장치의 구동방법.
  6. 제 5 항에 있어서,
    상기 메모리 셀들을 리셋 상태로 만드는 단계는,
    상기 비트 라인 단위로 순차적으로 리셋 펄스를 인가하는 상변화 메모리 장치의 구동방법.
  7. 제 5 항에 있어서,
    상기 메모리 셀들을 리셋 상태로 만드는 단계는,
    상기 두 개의 비트 라인 단위로 리셋 펄스를 인가하는 상변화 메모리 장치의 구동방법.
  8. 제 5 항에 있어서,
    상기 선택된 메모리 셀을 셋 상태로 만드는 단계는,
    상기 선택된 메모리 셀과 연결된 상기 워드 라인을 인에이블시킨 상태에서, 상기 선택된 메모리 셀과 연결된 상기 비트 라인에 셋 펄스를 인가하는 상변화 메모리 장치의 구동방법.
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