TWI622984B - 用於快閃記憶體的電力驅動最佳化 - Google Patents

用於快閃記憶體的電力驅動最佳化 Download PDF

Info

Publication number
TWI622984B
TWI622984B TW105133432A TW105133432A TWI622984B TW I622984 B TWI622984 B TW I622984B TW 105133432 A TW105133432 A TW 105133432A TW 105133432 A TW105133432 A TW 105133432A TW I622984 B TWI622984 B TW I622984B
Authority
TW
Taiwan
Prior art keywords
volatile memory
memory cells
energy margin
voltage
gate
Prior art date
Application number
TW105133432A
Other languages
English (en)
Other versions
TW201719664A (zh
Inventor
維平 蒂瓦里
恩漢 杜
Original Assignee
超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 超捷公司 filed Critical 超捷公司
Publication of TW201719664A publication Critical patent/TW201719664A/zh
Application granted granted Critical
Publication of TWI622984B publication Critical patent/TWI622984B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種記憶體裝置及操作方法，該記憶體裝置包括一非揮發性記憶體單元陣列及一控制器。該控制器經組態以使用具有一第一能量裕度的操作電壓在一第一複數個非揮發性記憶體單元上執行一操作(例如，抹除、程式化等)，及使用具有一第二能量裕度的操作電壓在一第二複數個非揮發性記憶體單元上執行該相同操作，該第二能量裕度大於該第一能量裕度。該等改變能量裕度的操作係基於所儲存之資料所需的儲存時間長度(較低能量裕度用於儲存較短時段的資料)以節省能量及磨損。

Description

用於快閃記憶體的電力驅動最佳化 相關申請案
本申請案主張於2015年10月19日申請之美國專利臨時申請案第62/243,581號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性記憶體裝置，且更具體係關於操作電壓的最佳化。
非揮發性記憶體裝置為所屬技術領域中所熟知。例如，一分離閘記憶體單元係揭示於美國專利第5,029,130中(其係針對所有目的以引用方式併入本文中)。此記憶體單元具有一浮閘及一控制閘，其等係設置在該基材於源極與汲極區之間延伸之一通道區上方，並控制該通道區的導電率。電壓的各種組合係施加至該控制閘、源極、與汲極，以程式化該記憶體單元(藉由注入電子至該浮閘上)、抹除該記憶體單元(藉由自該浮閘移除電子)、以及讀取該記憶體單元(藉由測量或偵測該通道區的導電率以判定該浮閘的程式化狀態)。
非揮發性記憶體單元中之閘的組態及數量可改變。例如，美國專利第7,315,056號(其係針對所有目的以引用方式併入本文中)揭示一記憶體單元，其額外包括在該源極區上方之一程式化/抹 除閘。美國專利第7,868,375號(其係針對所有目的以引用方式併入本文中)揭示一記憶體單元，該記憶體單元額外包括在該源極區上方之一抹除閘以及在該浮閘上方之一耦合閘。
對所有上文提及的記憶體單元而言，在程式化、抹除、及讀取操作中之各者中施加電壓以確保該記憶體單元陣列的適當操作。一般而言，此類裝置總是經組態用於一統一時段(uniform time period)的資料保存，且較佳地，在該陣列中之任一給定的記憶體單元將在長時段(亦即，數年)內維持其經程式化狀態，並維持其可靠地判定(讀取)彼經程式化狀態的能力。在該記憶體陣列內嵌有依靠該記憶體以在長時段內儲存資料的邏輯裝置時特別是如此(例如，儲存作業系統軟體及更新)。
然而，在長時段內，該等記憶體單元的電氣性能或狀態可偏移或改變。因此，隨著時間推移，為了確保可靠的性能，記憶體裝置一般係經設計以一用於各操作之預定的能量裕度進行操作(亦即，超出操作所需之最小值之增加的(一或多個)操作電壓或(一或多個)功率)，以確保適當操作。例如，程式化電壓的振幅及/或持續時間係增加一特定的能量裕度以過程式化(over-program)該記憶體單元(亦即，在該浮閘上放置過量的電子)以及過抹除(over-erase)該記憶體單元(亦即，自該浮閘過度的耗乏電子)，以確保在由該裝置讀取彼狀態的任何時候，該記憶體單元的狀態中之任何隨時間的變化都不會影響其經判定狀態。
雖然使用用於各操作的能量裕度來操作該記憶體裝置確保該記憶體裝置的長期性能，但其確實具有若干缺點。首先，額外的能量裕度需要更多電力，其對以電池組操作的裝置及應用而言是有問 題的。第二，過程式化及過抹除記憶體單元導致彼等單元上的過度磨損(亦即，非揮發性記憶體可隨著各程式化/抹除循環而稍微劣化)，其可過度縮短該記憶體陣列的壽命。對一非揮發性記憶體陣列操作技術存在需求，該技術降低各種操作所需的能量裕度、避免過度磨損、但仍滿足所儲存之特定資料所需的儲存時間長度(longevity)。
前文提及的問題與需求係藉由一記憶體裝置來解決，該記憶體裝置包括一非揮發性記憶體單元陣列以及一控制器。該控制器經組態以使用具有一第一能量裕度的操作電壓在一第一複數個非揮發性記憶體單元上執行一操作，及使用具有一第二能量裕度的操作電壓在一第二複數個非揮發性記憶體單元上執行該操作，該第二能量裕度大於該第一能量裕度。
一種操作一具有一非揮發性記憶體單元陣列之記憶體裝置的方法包括使用具有一第一能量裕度的操作電壓在一第一複數個非揮發性記憶體單元上執行一操作，及使用具有一第二能量裕度的操作電壓在一第二複數個非揮發性記憶體單元上執行該操作，該第二能量裕度大於該第一能量裕度。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧分離閘記憶體單元
12‧‧‧矽半導體基材
14‧‧‧源極區
16‧‧‧汲極區
18‧‧‧通道區
20‧‧‧浮閘
22‧‧‧控制閘(一字線閘或選擇閘)
30‧‧‧分離閘記憶體單元
32‧‧‧程式化/抹除(PE)閘
40‧‧‧分離閘記憶體單元
42‧‧‧抹除閘
44‧‧‧耦合閘
50‧‧‧非揮發性記憶體單元陣列
52a‧‧‧平面A
52b‧‧‧平面B
54‧‧‧XDEC(列解碼器)
56‧‧‧SLDRV
58‧‧‧YMUX(行解碼器)
60‧‧‧HVDEC
62‧‧‧位元線控制器(BLINHCTL)
64‧‧‧電荷泵CHRGPMP
66‧‧‧控制器
圖1係一第一分離閘非揮發性記憶體單元的側視截面圖。
圖2係一第二分離閘非揮發性記憶體單元的側視截面圖。
圖3係一第三分離閘非揮發性記憶體單元的側視截面圖。
圖4係本發明之記憶體裝置架構的平面圖。
本發明係關於非揮發性記憶體裝置，其等係用於其中不同類型資料儲存的時間長度不同之應用。例如，一應用可要求特定資料僅儲存單日，而其他資料則僅儲存一週，而還有其他資料則僅儲存一個月，而還有其他資料則儲存數年。一個此類實例可為一恆溫器，其僅以日為基礎、僅以週為基礎、僅以月為基礎、以及跨數年記錄待儲存的溫度資訊。
本發明係一系統、方法、及技術，其依據所儲存之資料所需的儲存時間長度改變程式化及抹除能量裕度。因此，在所給定的實例中，僅用於儲存資料一天的記憶體單元將利用非常低的能量裕度(足以確保至少僅一天之可靠的資料保存時間長度的能量裕度)予以程式化及抹除。用於儲存資料一週的記憶體單元將利用最低限度的較高能量裕度(足以確保至少僅一週之可靠的資料保存時間長度的能量裕度)予以程式化及抹除。用於儲存資料一個月的記憶體單元將利用還要更高的能量裕度(足以確保至少僅一個月之可靠的資料保存時間長度的能量裕度)予以程式化及抹除。用於儲存資料極長時段(亦即，數年)的記憶體單元將利用最大的能量裕度(足以確保至少數年之可靠的資料保存時間長度的能量裕度)予以程式化及抹除。
基於那些記憶體單元中所儲存之資料的儲存時間長度需求來改變用於程式化及抹除記憶體單元的能量裕度將降低裝置的總耗電量(亦即，對那些以較低能量裕度予以程式化的記憶體單元而言)，因為產生較低的操作電壓及/或電流消耗較少能量。對那些以較低能量裕度予以程式化的記憶體單元而言，亦將減少記憶體單元的磨損。此程式化/抹除技術可在每次程式化及/或抹除一記憶體單元時實施 (亦即，不需針對任何給定的資料時間長度範圍預先選擇記憶體單元)。因此，可使用不同的能量裕度程式化/抹除相同的記憶體陣列方塊中彼此相鄰的不同記憶體單元。此外，任何給定的記憶體單元可使用一能量裕度用於一所欲儲存時間長度的資料進行一次程式化/抹除，並在之後使用一不同的能量裕度(用於不同所欲儲存時間長度之另一資料)再次進行程式化/抹除。作為主動式磨損調平(active wear leveling)之部分，該記憶體裝置可追蹤任何給定的記憶體單元已使用各種能量裕度進行過幾次程式化/抹除，並相應地輪流分派(assignment)(亦即，將選擇多次低裕度程式化/抹除的記憶體單元用於一高能量裕度、較長時間長度的資料程式化/抹除，且反之亦然)。因此，不需要預先指派要將哪些記憶體單元用於哪一個儲存時間長度的範疇(category)，因為此可隨時間動態地變化。
上述的記憶體程式化/抹除技術與裝置有許多優點。可在相同的記憶體陣列中儲存不同資料時間長度需求之用於多個、不同應用的資料。取決於應用的類型及需求，用於各應用的資料可具有其特有的儲存保質期。用於儲存保質期較短之應用的資料可以較低能量(亦即，較低電壓及電流)寫入。相同的應用空間可由需要不同的儲存保質期的另一應用取代，因此各記憶體單元的空間能夠有不同的儲存保質期。可基於資料為其所用的應用、基於資料本身、及/或基於外部提供的資訊/信號/旗標而由一決策引擎作出儲存保質期的決策。
改變能量裕度的技術可在任何非揮發性記憶體單元設計中實施。例如，圖1繪示一分離閘記憶體單元10，其具有形成在一矽半導體基材12中之隔開的源極與汲極區14/16。該基材之一通道區18係界定在該源極/汲極區14/16之間。一浮閘20係設置在通道區18之 一第一部分上方並與該通道區18之第一部分絕緣(且部分係在源極區14上方並與該源極區14絕緣)。一控制閘(亦稱為一字線閘或選擇閘)22具有一較低部分，其係設置在通道區18之一第二部分上方並與該通道區18之第二部分絕緣；以及一上部部分，其向上並在浮閘20上方延伸(亦即，控制閘22圍繞浮閘20之一上部邊緣)。
可藉由在控制閘22上放置一高正電壓以及在源極與汲極區14/16上放置一參考電位來抹除記憶體單元10。浮閘20與控制閘22之間的高電壓降將導致浮閘20上的電子藉由公知的Fowler-Nordheim穿隧機制從浮閘20通過中介絕緣穿隧至控制閘22(讓浮閘20處於帶正電荷的狀態-經抹除狀態)。可藉由施加一接地電位至汲極區16、施加一正電壓在源極區14上、及施加一正電壓在控制閘22上來程式化記憶體單元10。電子接著將從汲極區16朝源極區14流動，其中一些電子變為經加速及經加熱的，藉此將該等電子注入至浮閘20上(讓浮閘處於帶負電荷的狀態-經程式化狀態)。可藉由在汲極區16上放置接地電位、在源極區14上放置一正電壓、及在控制閘22上放置一正電壓來讀取記憶體單元10(接通控制閘22下方的通道區部分)。若浮閘係帶正電荷(經抹除)的，電流將從源極區14流至汲極區16(亦即，基於感測到的電流流動而感測到記憶體單元10處於其經抹除的「1」狀態)。若浮閘20係帶負電荷(經程式化)的，浮閘下方的通道區係弱接通或關斷，從而減少或防止任何電流流動(亦即，基於感測到低或無電流流動而感測到記憶體單元10處於其經程式化的「0」狀態)。
圖2繪示一替代的分離閘記憶體單元30，其具有與記憶體10相同的元件，但額外具有一程式化/抹除(PE)閘32，該程式化/ 抹除(PE)閘32係設置在源極區14上方並與源極區14絕緣(亦即，此係一三閘設計)。可藉由在PE閘32上放置一高電壓以誘導電子從浮閘20穿隧至PE閘32來抹除記憶體單元30。可藉由在控制閘22、PE閘32、及源極區14上放置正電壓以及在汲極區16上放置一電流以將電子從流動通過通道區18的電流注入至浮閘20上來程式化記憶體單元30。可藉由在控制閘22及汲極區16上放置正電壓以及感測電流流動來讀取記憶體單元30。
圖3繪示一替代的分離閘記憶體單元40，其具有與記憶體10相同的元件，但額外具有一抹除閘42，該抹除閘42係設置在源極區14上方並與源極區14絕緣，並具有一耦合閘44，該耦合閘44係在浮閘20上方並與浮閘20絕緣。可藉由在抹除閘42上放置一高電壓以及可選地在耦合閘44上放置一負電壓以誘導電子從浮閘20穿隧至抹除閘42來抹除記憶體單元40。可藉由在控制閘22、抹除閘42、耦合閘44、及源極區14上放置正電壓以及在汲極區16上放置一電流以將電子從流動通過通道區18的電流注入至浮閘20上來程式化記憶體單元40。可藉由在控制閘22及汲極區16上(以及可選地在抹除閘42及/或耦合閘44上)放置正電壓以及感測電流流動來讀取記憶體單元40。
本發明之記憶體裝置的架構係繪示於圖4。記憶體裝置包括一非揮發性記憶體單元陣列50，其可隔離為兩個分開的平面(平面A 52a及平面B 52b)。記憶體單元可係圖1至圖3所示的類型，形成在一單一晶片上，以複數個列與行配置在半導體基材12中。與非揮發性記憶體單元陣列相鄰者係位址解碼器(例如，XDEC 54(列解碼器)、SLDRV 56、YMUX 58(行解碼器)、HVDEC 60)以及一 位元線控制器(BLINHCTL 62)，其等係在針對所選擇之記憶體單元的讀取、程式化、及抹除操作期間，用於解碼位址以及供應各種電壓給各種記憶體單元閘與區。控制器66(含有控制電路)控制各種裝置元件以在目標記憶體單元上實施各操作(程式化、抹除、讀取)。在控制器66的控制下，電荷泵CHRGPMP 64提供用於讀取、程式化、及抹除記憶體單元的各種電壓。
控制器66判定或具備進入的資料之所欲或經指示的儲存時間長度層級，接著相應地控制程式化/抹除操作。基於所判定的資料儲存時間長度層級，命令產生各種程式化/抹除電壓的電荷泵64基於用於彼資料的儲存時間長度來產生具有所欲能量裕度的電壓，接著以適當的電壓/能量執行用於彼資料的程式化/抹除操作。較高的能量裕度係用於具有較高儲存時間長度需求之資料的應用，且較低的能量裕度係用於具有較低儲存時間長度需求之資料的應用。雖然讀取操作一般將對任何儲存時間長度的所有資料使用相同的能量裕度，若記憶體裝置採用一程式驗證操作來驗證程式係正確地執行，則讀取驗證操作可對較低儲存時間長度的資料採用一較低的能量裕度，且反之亦然。
控制器66可以若干不同方式針對任何給定的資料判定適當的能量裕度。具體而言，可由控制器本身從資料本身(例如，指示儲存時間長度層級等之資料類型、內嵌旗標、偵測到的內部碼或碼類型等)、由資料發源的應用(例如，應用類型)、或從由應用或其他來源在一可選信號線上提供給控制器的信號或旗標來判定所欲的資料儲存時間長度層級(且因此所欲的能量裕度)。
用於程式化或抹除資料的能量係隨(一或多個)電壓乘以(一或多個)電流乘以(一或多個)持續時間乘以(一或多個)脈 衝數(若大於一)而變動。任何這四個值可個別地或共同地(電壓、電流、時間、及/或脈衝數)經改變以影響任何給定的程式化或抹除操作的總能量裕度。下列係四個非限制性實例，其等係能量裕度可如何基於資料的儲存時間長度而改變的實例：
實例1
標準抹除操作=一個持續時間10ms的11伏脈衝。
較低能量裕度抹除操作：(a)較短持續時間：一個持續時間5ms的11伏脈衝；或(b)較低電壓脈衝：一個持續時間10ms的10伏脈衝；或(c)上述(a)及(b)兩者之一組合。
實例2
標準抹除操作=4個各具有1ms、11伏的脈衝
較低能量裕度抹除操作
(a)較少脈衝：2個各具有1ms、11伏的脈衝；或(b)較低電壓脈衝：4個各具有1ms、10伏的脈衝；或(c)較短脈衝：4個各具有0.5ms、11伏的脈衝；或(d)上述(a)至(c)的任一組合。
實例3
標準程式化操作=一個持續時間10μs的8伏脈衝
較低能量裕度程式化操作
(a)較短持續時間=一個持續時間5μs的8伏脈衝；或(b)較低電壓脈衝：一個持續時間10μs的6伏脈衝；或(c)上述(a)及(b)兩者之一組合。
實例4
標準程式化操作：4個各具有2μs、8伏的脈衝。
較低能量裕度程式化操作
(a)較少脈衝：2個各具有2μs、8伏的脈衝；或(b)較低電壓脈衝：4個各具有2μs、6伏的脈衝；或(c)較短脈衝：4個各具有1μs、8伏的脈衝；或(d)上述(a)至(c)的任一組合。
如上述實例所明示的，任何給定的能量裕度係藉由針對給定操作施加的所有電壓的所有參數來界定(包括零/接地施加電壓)。在上述實例或任何其他實施方案之各者中，可藉由降低一操作電壓的僅一個參數、一操作電壓的多個參數、多個操作電壓的一個參數、多個操作電壓的多個參數、或以上之任一組合來達成一較低的能量裕度，操作電壓係施加以實施程式化、抹除、及/或讀取操作。事實上，在任何給定的操作中，受影響之電壓的數量可為影響操作之總能量裕度的一個因數。例如，一第一較低能量裕度可為程式化電壓之一者的減少，且一第二較低能量裕度可為程式化電壓之兩者的減少等等。可使用受影響之電壓的數量與電壓、電流、時間、及/或脈衝數中之變動的任一組合，以在程式化及/或抹除中實施不同的能量裕度。上述較低能量裕度操作特別可應用於圖1至圖3的記憶體單元設計，但可應用於具有任何設計之任何非揮發性記憶體陣列。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅 為例示性，且不應視為對申請專利範圍之限制。進一步地，，如申請專利範圍及說明書所明示者，並非所有方法步驟都須以所說明的確切順序執行。進入的資料可通過控制器66而非僅如圖4所示般地供應給控制器。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (11)

  1. 一種記憶體裝置，其包含：一非揮發性記憶體單元陣列；以及一控制器，其經組態以：使用具有一第一能量裕度之操作電壓，在一第一複數個非揮發性記憶體單元上執行一讀取操作；及使用具有一第二能量裕度之操作電壓，在一第二複數個非揮發性記憶體單元上執行一讀取操作，該第二能量裕度大於該第一能量裕度。
  2. 如請求項1之裝置，其進一步包含：一電荷泵，其用於產生用於在該第一複數個非揮發性記憶體單元上執行該讀取操作的該等操作電壓，並用於產生用於在該第二複數個非揮發性記憶體單元上執行該讀取操作的該等操作電壓。
  3. 如請求項1之裝置，其中該控制器進一步經組態以：回應於一接收到的信號，使用該第一能量裕度以供在該第一複數個非揮發性記憶體單元上執行該讀取操作，以及使用該第二能量裕度以供在該第二複數個非揮發性記憶體單元上執行該讀取操作。
  4. 如請求項1之裝置，其中用於在該第二複數個非揮發性記憶體單元上執行該讀取操作的該等操作電壓之一電壓及一持續時間的至少一者係大於用於在該第一複數個非揮發性記憶體單元上執行該讀取操作之該等操作電壓之一電壓及一持續時間的至少一者。
  5. 如請求項1之裝置，其中用於在該第二複數個非揮發性記憶體單元上執行該讀取操作的該等操作電壓之至少一電壓，係大於用於在該第一複數個非揮發性記憶體單元上執行該讀取操作之該等操作電壓的至少一電壓。
  6. 如請求項1之裝置，其中用於在該第二複數個非揮發性記憶體單元上執行該讀取操作的該等操作電壓之至少一持續時間，係大於用於在該第一複數個非揮發性記憶體單元上執行該讀取操作之該等操作電壓的至少一持續時間。
  7. 一種操作具有非揮發性記憶體單元陣列之記憶體裝置的方法，該方法包含下列步驟：使用具有一第一能量裕度之操作電壓，在一第一複數個非揮發性記憶體單元上執行一讀取操作；及使用具有一第二能量裕度之操作電壓，在一第二複數個非揮發性記憶體單元上執行一讀取操作，該第二能量裕度大於該第一能量裕度。
  8. 如請求項7之方法，其中該使用該第一能量裕度在該第一複數個非揮發性記憶體單元上執行該讀取操作以及該使用該第二能量裕度在該第二複數個非揮發性記憶體單元上執行該讀取操作，皆係回應於一接收到的信號。
  9. 如請求項7之方法，其中在該第二複數個非揮發性記憶體單元上執行該讀取操作中的該等操作電壓之一電壓及一持續時間的至少一者係大於在該第一複數個非揮發性記憶體單元上執行該操作中之該等 讀取操作電壓之一電壓及一持續時間的至少一者。
  10. 如請求項7之方法，其中在該第二複數個非揮發性記憶體單元上執行該讀取操作中的該等操作電壓之至少一電壓，係大於在該第一複數個非揮發性記憶體單元上執行該讀取操作中之該等操作電壓的至少一電壓。
  11. 如請求項7之方法，其中在該第二複數個非揮發性記憶體單元上執行該讀取操作中的該等操作電壓之至少一持續時間，係大於在該第一複數個非揮發性記憶體單元上執行該讀取操作中之該等操作電壓的至少一持續時間。
TW105133432A 2015-10-19 2016-10-17 用於快閃記憶體的電力驅動最佳化 TWI622984B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201562243581P 2015-10-19 2015-10-19
US62/243,581 2015-10-19
US15/244,947 2016-08-23
US15/244,947 US20170110194A1 (en) 2015-10-19 2016-08-23 Power Driven Optimization For Flash Memory
??PCT/US16/51555 2016-09-13
PCT/US2016/051555 WO2017069871A1 (en) 2015-10-19 2016-09-13 Power driven optimization for flash memory

Publications (2)

Publication Number Publication Date
TW201719664A TW201719664A (zh) 2017-06-01
TWI622984B true TWI622984B (zh) 2018-05-01

Family

ID=58526423

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105133432A TWI622984B (zh) 2015-10-19 2016-10-17 用於快閃記憶體的電力驅動最佳化

Country Status (7)

Country Link
US (1) US20170110194A1 (zh)
EP (1) EP3365893A4 (zh)
JP (1) JP2018536960A (zh)
KR (1) KR20180066181A (zh)
CN (1) CN108140408A (zh)
TW (1) TWI622984B (zh)
WO (1) WO2017069871A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10678449B2 (en) * 2018-05-03 2020-06-09 Microsoft Technology, LLC Increasing flash memory retention time using waste heat
US10714489B2 (en) * 2018-08-23 2020-07-14 Silicon Storage Technology, Inc. Method of programming a split-gate flash memory cell with erase gate
US12075618B2 (en) 2018-10-16 2024-08-27 Silicon Storage Technology, Inc. Input and digital output mechanisms for analog neural memory in a deep learning artificial neural network
US10741568B2 (en) 2018-10-16 2020-08-11 Silicon Storage Technology, Inc. Precision tuning for the programming of analog neural memory in a deep learning artificial neural network
US10902921B2 (en) * 2018-12-21 2021-01-26 Texas Instruments Incorporated Flash memory bitcell erase with source bias voltage
US11257543B2 (en) 2019-06-25 2022-02-22 Stmicroelectronics International N.V. Memory management device, system and method
US11360667B2 (en) * 2019-09-09 2022-06-14 Stmicroelectronics S.R.L. Tagged memory operated at lower vmin in error tolerant system
KR20230005460A (ko) * 2021-07-01 2023-01-10 삼성전자주식회사 반도체 장치 및 반도체 장치 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6822898B2 (en) * 2003-08-21 2004-11-23 Fujitsu Limited Multi-value nonvolatile semiconductor memory device
US7292473B2 (en) * 2005-09-07 2007-11-06 Freescale Semiconductor, Inc. Method and apparatus for programming/erasing a non-volatile memory
US20080253217A1 (en) * 2007-04-12 2008-10-16 Andreas Taeuber Method for accessing a memory cell in an integrated circuit, method of determining a set of word line voltage identifiers in an integrated circuit, method for classifying memory cells in an integrated circuit, method for determining a word line voltage for accessing a memory cell in an integrated circuit and integrated circuits
US8675396B1 (en) * 2008-12-02 2014-03-18 Adesto Technologies Corporation Integrated circuit devices and systems having programmable impedance elements with different response types
US8971110B2 (en) * 2011-10-18 2015-03-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method of the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397703B2 (en) * 2006-03-21 2008-07-08 Freescale Semiconductor, Inc. Non-volatile memory with controlled program/erase
US7904788B2 (en) * 2006-11-03 2011-03-08 Sandisk Corporation Methods of varying read threshold voltage in nonvolatile memory
JP5214208B2 (ja) * 2007-10-01 2013-06-19 スパンション エルエルシー 半導体装置及びその制御方法
US7688656B2 (en) * 2007-10-22 2010-03-30 Freescale Semiconductor, Inc. Integrated circuit memory having dynamically adjustable read margin and method therefor
JP5259279B2 (ja) * 2008-07-04 2013-08-07 スパンション エルエルシー 半導体装置及びその制御方法
US7944744B2 (en) * 2009-06-30 2011-05-17 Sandisk Il Ltd. Estimating values related to discharge of charge-storing memory cells
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
US8630137B1 (en) * 2010-02-15 2014-01-14 Maxim Integrated Products, Inc. Dynamic trim method for non-volatile memory products
JP2014013635A (ja) * 2012-07-04 2014-01-23 Sony Corp 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法
KR102081415B1 (ko) * 2013-03-15 2020-02-25 삼성전자주식회사 비휘발성 메모리 장치의 llr 최적화 방법 및 비휘발성 메모리 장치의 에러 정정 방법
WO2015155860A1 (ja) * 2014-04-09 2015-10-15 株式会社日立製作所 情報記憶装置及び情報記憶装置の制御方法
US9431129B2 (en) * 2014-04-30 2016-08-30 Qualcomm Incorporated Variable read delay system
KR102252378B1 (ko) * 2014-10-29 2021-05-14 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6822898B2 (en) * 2003-08-21 2004-11-23 Fujitsu Limited Multi-value nonvolatile semiconductor memory device
US7292473B2 (en) * 2005-09-07 2007-11-06 Freescale Semiconductor, Inc. Method and apparatus for programming/erasing a non-volatile memory
US20080253217A1 (en) * 2007-04-12 2008-10-16 Andreas Taeuber Method for accessing a memory cell in an integrated circuit, method of determining a set of word line voltage identifiers in an integrated circuit, method for classifying memory cells in an integrated circuit, method for determining a word line voltage for accessing a memory cell in an integrated circuit and integrated circuits
US8675396B1 (en) * 2008-12-02 2014-03-18 Adesto Technologies Corporation Integrated circuit devices and systems having programmable impedance elements with different response types
US8971110B2 (en) * 2011-10-18 2015-03-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method of the same

Also Published As

Publication number Publication date
CN108140408A (zh) 2018-06-08
EP3365893A4 (en) 2019-06-12
EP3365893A1 (en) 2018-08-29
JP2018536960A (ja) 2018-12-13
WO2017069871A1 (en) 2017-04-27
US20170110194A1 (en) 2017-04-20
KR20180066181A (ko) 2018-06-18
TW201719664A (zh) 2017-06-01

Similar Documents

Publication Publication Date Title
TWI622984B (zh) 用於快閃記憶體的電力驅動最佳化
JP5090712B2 (ja) フラッシュメモリ素子のプログラム方法
JP6282660B2 (ja) 不揮発性メモリアレイ及びフラクショナルワードプログラミングのための不揮発性メモリアレイを使用する方法
JP5964522B2 (ja) 不揮発性メモリのプログラムアルゴリズムのデバイス及び方法
TWI682393B (zh) 用於在非揮發性記憶體中儲存多位元資料的系統及方法
CN100524530C (zh) 控制存储器单元的临界电压分布的脉冲宽度收敛法
KR102307677B1 (ko) 플로팅 게이트에 용량 결합된 게이트를 갖는 메모리 셀의 프로그래밍
CN114303199B (zh) 通过限制擦除和编程之间的时间间隙来提高模拟非易失性存储器中的读取电流稳定性的方法
TWI521520B (zh) Nonvolatile semiconductor memory device and its reading method
CN101345084A (zh) 操作非易失性存储装置的方法
TWI687928B (zh) 用於在快閃記憶體中程式化期間最小化浮閘對浮閘耦合效應之系統及方法
KR101097446B1 (ko) 디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법
KR101960234B1 (ko) 추가적인 전기-대전되는 영역들을 이용한 전하-트랩 메모리 구조체 내의 저장 개선
US6147907A (en) Biasing scheme to reduce stress on non-selected cells during read
CN112530494B (zh) 具有存储的索引信息的非易失性存储器设备
JP5522682B2 (ja) 半導体メモリ
JP2004063966A (ja) 不揮発性半導体記憶装置およびその駆動方法