JP6282660B2

JP6282660B2 - 不揮発性メモリアレイ及びフラクショナルワードプログラミングのための不揮発性メモリアレイを使用する方法

Info

Publication number: JP6282660B2
Application number: JP2015534830A
Authority: JP
Inventors: ヒューヴァントラン; アィンリー; トゥアンヴー; フンクオックグエン
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 2012-10-15
Filing date: 2013-10-09
Publication date: 2018-02-21
Anticipated expiration: 2033-10-09
Also published as: EP2907137B1; KR101759807B1; EP2907137A1; WO2014062435A1; US9123401B2; CN104704570A; US20140104965A1; TWI529723B; CN104704570B; KR20150068482A; TW201415470A; JP2015536011A

Description

本発明は、不揮発性メモリセル装置及びその動作方法に関する。更に具体的には、本発明は、メモリアレイが分割され、ワードの一部分のみがいつでもアレイに書き込まれる、かかるメモリ装置に関する。

不揮発性メモリセルは、当該技術分野において周知である。１つの従来技術の不揮発性メモリセル１０を図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られる）もまた、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間は、チャネル領域１８である。ビット線（ＢＬ）２０は、第２の領域１６に接続される。ワード線（ＷＬ）２２（セレクトゲート又は行線とも称される）は、チャネル領域１８の第１の部分の上に配置され、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲート（ＦＧ）２４は、チャネル領域１８の他の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。結合ゲート（ＣＧ）２６（制御ゲートとしても知られる）は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲート（ＥＧ）２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。消去ゲート２８はまた、第１の領域１４から絶縁される。セル１０は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第７，８６８，３７５号に更に具体的に記述されている。

消去及びプログラムに対する１つの例示的な動作は、以下の通りである。セル１０は、ファウラー・ノルドハイム（Fowler−Nordheim）・トンネル・メカニズムによって、消去ゲート２８に高電圧が印加され、他の端子がゼロボルトと等しくなることによって、消去される。電子が浮遊ゲート２４から消去ゲート２８に流れることにより浮遊ゲート２４が陽電気を帯び、セル１０がリード動作をオンにし、その結果生じるメモリセルの消去状態は、「１」状態として知られる。セル１０は、ソース側ホットエレクトロン・プログラミング・メカニズムにより、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８には、中電圧を印加し、ビット線２０にはプログラミング電流を印加することによって、プログラミングされる。ワード線２２と浮遊ゲート２４との間の隙間全体に流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート２４に注入され、その結果、浮遊ゲート２４が陰電荷を帯び、リード動作のセル１０をオフにし、その結果生じるメモリセルのプログラミングされた状態は「０」状態として知られる。同じ行のセル１０は、そのビット線２０に禁止電圧を印加することによってプログラミングが禁止される。

従来のアレイアーキテクチャが図２に示される。アレイは、図１に示されるタイプの、半導体基板１２の複数の行及び列に配置される不揮発性メモリセル１０を含む。不揮発性メモリセルのアレイに隣接するのは、アドレスデコーダ（例えば、ＸＤＥＣ４０、ＹＭＵＸ４２、及びＨＶＤＥＣ４４）とビット線コントローラ（ＢＬＩＮＨＣＴＬ４６）であって、これらは、選択されたメモリセルに対するリード、プログラム、及び消去の動作の間、アドレスをデコードし、様々な電圧をソース１４、ドレイン及びビット線１６／２０、ＷＬ２２、ＦＧ２４、ＣＧ２６、並びにＥＧ２８に供給するために使用される。

消去及びプログラム動作は、チャージポンプＣＨＲＧＰＭＰ４８により供給される、比較的高い電圧が要求される。典型的には、データの全体のワード（例えば、３２ビットのデータ及び５ビットのＥＣＣを含む３７ビット）は、１回のプログラム動作の間にメモリセルの１つの行に書き込まれる。したがって、アレイの典型的な構成では、４０９６列のメモリセルがあり、データの全体のワードを記憶するためにそれぞれの行において十分なメモリセルが提供される。図３は、様々な行及び列の電気的な構成を示す。例示される例では、アレイは、セクタに分割され、それぞれのセクタは、８つの行を含む（つまり、行０〜７）。動作上、選択されたメモリセルを有する行は、１つのプログラミング動作でプログラミングされる。これを達成するため、ワード線（ＷＬ）と、結合ゲート線ＣＧと、消去ゲート線ＥＧとは、それぞれの行に亘って延在し、行内のそれぞれのメモリセルに電気的に接続される。つまり、プログラム動作中、チャージポンプ４８は、選択されたメモリセルの全体の行に対して高電圧を供給できる必要がある。消去動作に対しても同じことが言える。この結果の一つとして、選択されたメモリセルの全体の行に亘って高電圧を供給できる能力を有するかかるチャージポンプは、比較的大きなサイズであるため、チップの上のかなり広いスペースを費やしてしまう。別の結果として、チャージポンプにより消費される電力量がある。

チャージポンプのサイズ及び電力消費量を削減できるであろうメモリセルのデザイン及びその動作が必要である。

上記の問題は、不揮発性メモリセルのＮ個の面（Ｎは、１より大きい整数）を含む不揮発性メモリ装置により解決される。不揮発性メモリセルのそれぞれの面は、行及び列に構成された複数のメモリセルを含む。Ｎ個の面のそれぞれは、Ｎ個の面のそれぞれにおけるメモリセルの行に亘って延在するが、不揮発性メモリセルのＮ個の面の他の面には延在しないゲート線を含む。コントローラは、複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し、それぞれのワードのデータのＮ個のフラクショナルワードのそれぞれを不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするように構成される。

本発明の別の態様は、不揮発性メモリ装置の動作方法である。メモリ装置は、不揮発性メモリセルのＮ個の面（Ｎは、１より大きい整数）を含む。不揮発性メモリセルのそれぞれの面は、行及び列に構成された複数のメモリセルを含む。Ｎ個の面のそれぞれは、Ｎ個の面のそれぞれにおけるメモリセルの行に亘って延在するが、不揮発性メモリセルのＮ個の面の他の面には延在しないゲート線を含む。方法は、複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割することと、それぞれのワードのデータのＮ個のフラクショナルワードのそれぞれを不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングすることと、を含む。

本発明の別の様態は、不揮発性メモリセルのＮ個の面を含む不揮発性メモリ装置であって、Ｎは、１以上の整数である。不揮発性メモリセルのそれぞれの面は、行及び列に構成された複数のメモリセルを含む。Ｎ個の面のそれぞれは、Ｎ個の面のそれぞれにおけるメモリセルの行に亘って延在するゲート線を含む。コントローラは、複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し、プログラミング電流を使い、かつプログラム時間内に、それぞれのワードのデータのＮ個のフラクショナルワードのそれぞれを不揮発性メモリセルのＮ個の面の１つにプログラミングし、プログラミング電流を係数で変動させ、プログラミング時間を該係数で反比例して変動させるように構成される。

本発明の別の様態では、不揮発性メモリ装置は、第１及び第２のメモリアレイを含む。メモリアレイのそれぞれは、不揮発性メモリセルのＮ個の面を含み、Ｎは１より大きい整数である。不揮発性メモリセルのそれぞれの面は、行及び列に構成された複数のメモリセルを含む。Ｎ個の面のそれぞれは、Ｎ個の面のそれぞれにおけるメモリセルの行に亘って延在するが、不揮発性メモリセルのＮ個の面の他の面には延在しないゲート線を含む。コントローラは、複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し、それぞれのワードのデータのＮ個のフラクショナルワードのそれぞれを不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするように構成される。第１のロウデコーダと第１のカラムデコーダは、第１のメモリアレイのメモリセルのアドレスをデコードするためのものである。第２のロウデコーダと第２のカラムデコーダは、第２のメモリアレイのメモリセルのアドレスをデコードするためのものである。ソース線デコーダは、第１及び第２のメモリアレイの両方のメモリセルのアドレスをデコードするために第１のメモリアレイと第２のメモリアレイとの間に配置される。

本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。

本発明の構成及び方法が適用可能な従来の不揮発性メモリセルの断面図である。従来の不揮発性メモリ装置のブロック図である。従来の不揮発性メモリ装置のアレイアーキテクチャの概略図である。本発明の不揮発性メモリ装置のブロック図である。本発明の不揮発性メモリ装置のアレイアーキテクチャの概略図である。本発明の不揮発性メモリ装置のコントロールのブロック図である。本発明の第１の技術に係る面Ａにおけるメモリセルをプログラミングするために使用される電圧を示す表である。本発明の第２の技術に係る面Ａにおけるメモリセルをプログラミングするために使用される電圧を示す表である。本発明のメモリセルをプログラミングし、消去し、リードするための電圧を供給する高電圧デコーダの一部の図である。本発明のメモリセルをプログラミングし、消去し、リードするための電圧を供給する高電圧デコーダの一部の回路図である。本発明のメモリセルをプログラミングし、消去し、リードするための電圧を供給する高電圧デコーダの一部の回路図である。本発明のメモリセルをプログラミングし、消去し、リードするための電圧を供給する高電圧デコーダの一部の回路図である。本発明のメモリセルをプログラミングし、消去し、リードするための電圧を供給する高電圧デコーダの一部の回路図である。本発明のメモリセルをプログラミングし、消去し、リードするための電圧を供給する低電圧デコーダの一部の回路図である。本発明の不揮発性メモリ装置の２つのメモリアレイのブロック図である。

本発明は、チャージポンプのようなより小さな構成要素が使用できるように、任意の所与のプログラミング動作内でワードのフラクションがプログラミングされる、不揮発性メモリ装置及び不揮発性メモリ装置を動作する方法である。

本発明のメモリアレイのアーキテクチャが図４に示される。メモリアレイ１００は、半導体基板１２の複数の行及び列に配置される、単一チップに形成される図１に示すタイプの不揮発性メモリセル１０の２つの別の面（面Ａ１０２ａと面Ｂ１０２ｂ）を含む。面Ａ１０２ａは、第１の２０４８列のメモリセルを含み、面Ｂ１０２ｂは、第２の２０４８列のメモリセルを含む。不揮発性メモリセルのアレイに隣接して、アドレスをデコードし、選択されたメモリセルに対するリード、プログラム、消去動作の間、ソース１４、ドレイン及びビット線１６／２０、ＷＬ２２、ＦＧ２４、ＣＧ２６、及びＥＧ２８に様々な電圧を提供するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ１０４（ロウデコーダ）、ＳＬＤＲＶ１０６、ＹＭＵＸ１０８（カラムデコーダ）、及びＨＶＤＥＣ１１０）及びビット線コントローラ（ＢＬＩＮＨＣＴＬ１１２）がある。チャージポンプＣＨＲＧＰＭＰ１１４は、プログラム及び消去動作のために高電圧を提供する。

図５は、メモリアレイ１００の面１０２ａ、１０２ｂの電気的な構成を示す。アレイは、セクタに分解され、それぞれのセクタは、面１０２ａ、１０２ｂのいずれか１つの面の８行を含む。動作上、メモリ装置は、プログラミング動作中、それぞれのワードデータの半分を、行の半分（すなわち、面Ａ１０２ａ又は面Ｂ１０２ｂ）にプログラミングする。これを達成するため、ワード線（ＷＬ）２２は、全体の行に亘って延在できる。しかし、結合ゲート線ＣＧ２６と、ソース線ＳＬ１４と、消去ゲート線ＥＧ２８とは、プログラミング及び消去動作中、高電圧を選択的に扱う線であるが、任意の所与の行の半分に亘ってしか延在しない（すなわち、面Ａ１０２ａ又は面Ｂ１０２ｂの行を亘って延在するだけなので、２つの別個の結合ゲート線ＣＧ２６ａ、２６ｂと、２つのソース線ＳＬ１４ａ、１４ｂと、２つの別個の消去ゲート線ＥＧ２８ａ、２８ｂとが任意の所与の行に対して存在する）。つまり、プログラム動作中、チャージポンプ１１４は、これらの線の中で、メモリセルの行の半分に対する高電圧を供給するだけでよい。消去動作に対しても同じことが言える。したがって、はるかに小さいサイズのチャージポンプ１１４を利用でき、チップ上のスペースを大幅に節約できる。他の利点は、チャージポンプが行の半分にだけ高電圧を供給するのではなく、行全体に亘って高電圧を供給する場合、チャージポンプが消費する電力量がより少なくて済むことである。更に他の利点は、それぞれの面Ａ／Ｂに対するそれぞれのセクタのプログラミング時間が単一面の構成と同じことである。このアーキテクチャは、単一面の場合と同じプログラムディスターブ時間を維持する（ディスターブ時間とは、同じ選択セクタ内の非選択セルをディスターブする時間のことである）一方、ローエリアオーバーヘッド（同じワード線を共有し、高電圧デコーダを共有するため）と、高性能（それぞれの面に対して別個のソース線デコーダ）とを維持する。

この構成の唯一の不利な点は、ワードのデータ全体を単一のプログラム動作を使ってメモリセルの行にプログラミングする場合と比較して、全体のワードのデータをプログラミングするのに時間が長くかることである（プログラミング動作が２つあり、それぞれの動作はワードのデータの半分をメモリセルの行の半分にプログラミングすることを含む）。しかし、この不利な点は、「＜＝Ｎ「０」ビットプログラミング方法（<＝N’0’bit−programming method）」として本明細書で参照される方法を実施することにより軽減できる。本方法は、以下のように動作する。Ｄａｔａｉｎ＝「０」は、動作後、セルがプログラム状態＝「０」になることを示す。Ｄａｔａｉｎ＝「１」は、動作後、セルが消去状態「１」になることを示す。例えば、（例えば、１９ビットのハーフワードと残り１８ビットのハーフワードとからなる）３７ビットのそれぞれのワードに対して、プログラミングされるビット「０」のデータの数Ｎをカウントする。Ｎが１９以下の場合、同じプログラミングパルスで３７ビットワード（２つのハーフワード）全体をプログラミングする。これが可能なのは、チャージポンプが最大１９ビットまでプログラミングするために必要な電圧と電流を供給できる（１９ビットのハーフワード又は１８ビットのハーフワードのいずれかをプログラムできる）からである。例えば、プログラミングするデータが市松模様パターン、反転市松模様パターン、又は多数（majority）「１」ビットパターン（「１」の数が「０」ビットの数より多い）場合、フルワード（２つのハーフワード）を１つのプログラミング動作でプログラミングできる（１つのプログラミング動作時間を消費する）。本手法を拡大させて複数のメモリアレイ面に亘る複数のフラクショナルワードをカバーすることができる。

図６は、上記プログラミング及び消去動作を実施するためのメモリアレイ１００のコントローラ１１６のコントロールロジックを示す。データが到来すると、フラクショナルワード制御が実施され、それぞれのワードのデータを２つのハーフワードのデータに分割する。尚、それぞれのハーフワードはメモリの面（面Ａ１０２ａ又は面Ｂ１０２ｂ）のうちの１つの面に書き込まれる。（チャージポンプ１１４を使用する）高電圧制御と、アレイ制御と、禁止制御とを実施し、上記のように、ハーフワードをメモリアレイ１００に書き込む。フラクショナルワード検出の方法は、以下を含み得る。例えば、１９ビットのハーフワード（Ｄａｔａｉｎ［０：１８］）と１８ビットのハーフワード（ｄａｔａｉｎ［１９：３６］）とからなる３７ビットのワード（Ｄａｔａｉｎ［０：３６］）に対して、Ｄａｔａｉｎ［０：３６］をコントローラ１１６によりモニターする。Ｄａｔａｉｎ［０：１８］＝全て「１」のデータの場合、ｄａｔａｉｎ＝「１」はプログラミングの必要がないので、１８ビットのハーフデータ（Ｄａｔａｉｎ［１９：３６］）がプログラミングのために有効化される。Ｄａｔａｉｎ［１９：３６］＝全て「１」のデータの場合、１９ビットのハーフデータ（Ｄａｔａｉｎ［０：１８］）がプログラミングのために有効化される。Ｄａｔａｉｎ［０：１８］とＤａｔａｉｎ［１９：３６］が両方とも＝「１」の場合、プログラミング動作は実行されない。

図７は、第１のプログラミング技術による、ハーフワードを面Ａ１０２ａにプログラミングするために使用される非限定的で例示的な電圧を示す。図７の表には、選択及び非選択両方の、ワード線ＷＬ、ビット線ＢＬ、コントロールゲートＣＧ、消去ゲートＥＧ、及び選択線ＳＬのための電圧が含まれる。このプログラミング技術によると、ワードのデータの第１のハーフを表す全てのハーフワードが面Ａ１０２ａに最初にプログラミングされ、その後、ワードのデータの第２のハーフを表す全てのハーフワードが面Ｂ１０２ｂにプログラミングされる。このプログラミング技術は、低電力という利点があるのは、それぞれのハーフワードの後メモリ面を行ったり来たり切り替える必要がないからである。コントローラ１１６は、それぞれのメモリの面に対して全てのハーフワードを追跡し続ける。Ｖｉｎｈを生成する電圧禁止回路は、メモリの両方の面に対して、同じであってもよい。

図８は、第２のプログラミング技術による、ハーフワードを面Ａ１０２ａにプログラミングするために使用される非限定的で例示的な電圧を示す。図８の表には、選択及び非選択両方の、ワード線ＷＬ、ビット線ＢＬ、コントロールゲートＣＧ、消去ゲートＥＧ、及び選択線ＳＬのための電圧が含まれる。このプログラミング技術によると、第１のワードのデータの第１のハーフワードが面Ａ１０２ａにプログラミングされ、その後、第１のワードのデータの第２のハーフワードが面Ｂ１０２ｂにプログラミングされ、その後、第２のワードのデータの第１及び第２のハーフワードに対してプログラミングが行われるが、このプログラミングは、ワードのデータの全てがメモリアレイ１００にプログラミングされるまで行われる。Ｖｉｎｈを生成するための電圧禁止回路は、メモリの面によって異なる。

上記の説明及び参照された図面は、２つのメモリの面を有して構成されるメモリアレイを開示したが、メモリアレイ１００は、２つ以上のメモリの面を含むように構成されてもよい。メモリアレイ１００が３つ以上のメモリの面を含む実施形態の場合、それぞれのワードがメモリ面の数に一致する複数のフラクショナルワードに分割されてもよい。具体的には、メモリアレイ１００は、Ｎ個のメモリの面を有し、Ｎは、１より大きい整数であり、それぞれのワードのデータは、Ｎ個のフラクショナルワードに分割される。

メモリアレイ１００がＮ個のメモリの面を有し、上記の第１のプログラミング技術（すなわち、面単位の（plane−by−plane）プログラミング技術）を利用する場合、プログラミングは、第１のワードのデータの第１のフラクショナルワードを第１のメモリの面にプログラミングすることにより実施され、その後、第２のワードのデータの第１のフラクショナルワードを第１のメモリの面にプログラミングを行うが、このプログラミングは、最後のワードのデータの第１のフラクショナルワードが第１のメモリの面にプログラミングされるまで同じように行われる。その後、この処理は第２のフラクショナルワードを第２のメモリの面に対して繰り返され、この処理は、Ｎ番目のフラクショナルワードがＮ番目のメモリの面にプログラミングされるまで繰り返される。

メモリアレイ１００がＮ個のメモリの面を有し、上記の第２のプログラミング技術（すなわち、ワード単位の（word−by−word）プログラミング技術）を利用する場合、プログラミングは、第１のワードのデータの第１のフラクショナルワードを第１のメモリの面にプログラミングすることにより実施され、その後、第１のワードのデータの第２のフラクショナルワードを第２のメモリの面にプログラミングを行うが、このプログラミングは、第１のワードのデータのＮ番目のフラクショナルワードがＮ番目のメモリの面にプログラミングされるまで同じように行われる。その後、この処理が第２のワードのデータに対して繰り返されるが、この処理は、全てのワードのデータがプログラミングされるまで繰り返される。

プログラム性能を高める、適応型Ｉ−Ｔ（電流−時間）フラクショナルワードプログラミング方法は以下のように実施される。プログラミング電流Ｉｐｒｏｇとプログラミング時間Ｔｐｒｏｇを天秤にかけ、プログラミング時間を最大化する（プログラミング時間が早まり、ディスターブ時間が減る）。Ｉｐｒｏｇは、係数Ｋだけ増加し、Ｔｐｒｏｇは、係数Ｋだけ減少し、プログラミング効率を同じレベルに維持する（メモリセルは、Ｉｐｒｏｇ＊Ｔｐｒｏｇが定数のため、適切なプログラム状態にプログラミングされる）。Ｋは、ハーフワード内のビット数を、プログラミングされるビット数で除算した数に等しい。例えば、１６ビットのハーフワードデータ＝「００ＦＦ」の場合、この適応型Ｉ−Ｔ（電流−時間）フラクショナルワードプログラミング方法では、８ビットの「０」のみがプログラミングされる必要がある。チャージポンプが１回のプログラム動作でハーフワード内の全ビットをプログラムできると仮定する。この動作では、Ｉｐｒｏｇは、２の係数（係数Ｋ＝１６／８）だけ増加し、Ｔｐｒｏｇは、２の係数だけ減少する。したがって、プログラミング時間が２倍早くなり、ディスターブ時間が半減する。逆に、Ｉｐｒｏｇは、係数Ｋだけ減少し、Ｔｐｒｏｇは、係数Ｋだけ増加し、プログラミング効率を同じに維持してもよい。この実施形態では、プログラミングするビット数は、同じ係数Ｋだけ増加してもよい。本方法により、プログラミング動作毎の順次計時される有効化及びクリーンアップタイミングなどの前後プログラミング時間が減少する。これにより、プログラムデータレート（すなわち、前後プログラミング時間を増加させずにある時間量にプログラミングされる同じビット数）が効果的に上昇する。

図９は、図４の回路１１０で使用される高電圧デコーダ２００を示す。回路２００は、アレイセクタを（８行毎に）デコードするために使用され、図４の面Ａ／Ｂの間で共有される。

図１０は、図４の回路１１０で使われる高電圧ＥＧデコーダ２１０を示す。デコーダ２１０は、図５の２つの面Ａ／Ｂに対して端子ＥＧ２８ａ／２８ｂ用の電圧を供給する。面Ａの端子ＥＧ２８ａ用の回路１１０からのデコード線は、面Ｂの全面に渡って延びる。ＥＧ線は、電流を全く運搬しないため、電圧降下がなく、したがって、性能には全く影響がない一方、ローエリアオーバーヘッド（アレイの縁部の、セクタデコーダに隣接する回路）を維持する。なお、消去ゲートＥＧは、動作には高電圧を要求するため、カスコーディング回路構成が存在する。カスコーディング回路構成は、２つのＭＯＳトランジスタを直列で有するという意味である。２つの直列ＰＭＯＳトランジスタは、デコード及び電流制限のためのものでもある。

図１１は、図４の回路１０６で使用される高電圧ＣＧデコーダ２２０を示す。デコーダ２２０は、図５の端子ＣＧ２６ａ／２６ｂ用の電圧を供給するために使用される。面Ａの端子ＣＧ２６ａ用の回路１１０からのデコード線は、面Ｂの全面に渡って延びる。ＣＧ線は、電流を全く運搬しないため、電圧降下がなく、したがって、性能には全く影響がない一方、ローエリアオーバーヘッド（アレイの縁部の、セクタデコーダに隣接する回路）を維持する。なおコントロールゲートＣＧは、少量の高電圧しか要求しないため、カスコーディング回路構成は必要ない。２つの直列ＰＭＯＳトランジスタは、デコード及び電流制限のためのものでもある。

図１２は、図４の回路１０６の左右２つの面で使用される高電圧ＳＬデコーダ２３０を示す。デコーダ２３０は、図５の端子ＳＬ１４ａ／１４ｂ用の電圧を供給するために使用される。ＳＬデコーダ２３０の位置は、図４の２つの面Ａ／Ｂの左縁及び右縁であるが、これは、エリアオーバーヘッドを最小化し（回路１０６を中間に配置するよりオーバーヘッドが少なくて済む）、性能を最大化するためである（回路２３０のドライバがメモリアレイの面Ａ／ＢのＳＬ端子に隣接しているため、Ｉ−Ｒ電圧降下が低下する。）。なおソース線ＳＬは、少量の高電圧しか要求しないため、カスコーディング回路構成は必要ない。

図１３は、図４の回路１１０に使用される別の高電圧ＣＧデコーダ２４０を示す。この回路は、回路１１よりも１レベルだけ上の電圧を供給でき、（図７及び図８に示すように）スタンドバイ、リード、選択対非選択状況などの動作状況を最大化することができる。

図１４は、図４の回路１０４で使用される低電圧ロウデコーダ２５０を示す。デコーダ２５０は、図５の両面Ａ／Ｂのための端子ＷＬ０〜ＷＬ７（２２）用の電圧を供給するために使用される。

図１５は、互いに近傍に配置される２つのメモリアレイ１００を示し、２つのアレイ１００の間には共有ソース線ドライバＳＳＬＤＲＶ２６０が設けられる。図１４の低電圧デコーダ２５０は、デコーダ１０４に含まれる。図９〜１３のデコーダ２００、２１０、２２０、２３０、２４０はドライバＳＳＬＤＲＶ２６０に含まれる。この構成によりスペーが減少し効率が高まるが、これは、アレイ１００ごとに別個のソース線ドライバを使用する代わりに、ＳＳＬＤＲＶ２６０が図１５の両アレイ１００を制御するからである。

本発明は、本明細書で上述及び例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変更例を包含することは理解されるべきである。例えば、本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求及び明細書を見てわかるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリアレイの適切な動作が可能である。

Claims

不揮発性メモリ装置であって、
不揮発性メモリセルのＮ個の面であって、Ｎは、１より大きい整数であり、不揮発性メモリセルのそれぞれの面は、行及び列に構成された複数のメモリセルを含み、該Ｎ個の面のそれぞれは、該Ｎ個の面のそれぞれにおける該メモリセルの該行の１つに亘ってそれぞれ延在し、かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが、該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み、前記Ｎ個の面は、前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１つに亘ってそれぞれが延在し、かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む、不揮発性メモリセルのＮ個の面と、
コントローラであって、
複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し、
それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするように構成された、コントローラと、を含む、不揮発性メモリ装置。
前記それぞれのワードのデータのＮ個のフラクショナルワードのそれぞれを前記不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするコントローラの構成は、前記複数のワードのデータのそれぞれに対する第１の前記Ｎ個のフラクショナルワードを第１の前記不揮発性メモリセルのＮ個の面にプログラミングすることと、その後、
前記複数のワードのデータのそれぞれの第２の前記Ｎ個のフラクショナルワードを第２の前記不揮発性メモリセルのＮ個の面にプログラミングすることと、を更に含む、請求項１に記載の不揮発性メモリ装置。
前記それぞれのワードのデータのＮ個のフラクショナルワードのそれぞれを前記不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするコントローラの構成は、第１の前記複数のワードのデータに対する前記Ｎ個のフラクショナルワードを前記不揮発性メモリセルのＮ個の面にプログラミングすることと、その後、
第２の前記複数のワードのデータに対する前記Ｎ個のフラクショナルワードを前記不揮発性メモリセルのＮ個の面にプログラミングすることと、を更に含む、請求項１に記載の不揮発性メモリ装置。
前記不揮発性メモリセルのＮ個の面のただ１つの面の前記ゲート線の１つ以上に、いつでも選択的に電圧を供給するよう構成されたチャージポンプを更に含む、請求項１に記載の不揮発性メモリ装置。
前記ゲート線に電圧を選択的に提供するチャージポンプであって、前記コントローラは、前記不揮発性メモリセルのＮ個の面のただ１つの面の前記ゲート線の１つ以上に、いつでも選択的に前記電圧を供給するよう前記チャージポンプを制御するように構成された、チャージポンプを更に含む、請求項１に記載の不揮発性メモリ装置。
前記不揮発性メモリセルのＮ個の面のそれぞれは、前記不揮発性メモリセルにすぐ隣接するソース線デコーダ回路を更に含む、請求項１に記載の不揮発性メモリ装置。
不揮発性メモリセルのＮ個の面であって、Ｎは、１より大きい整数であり、不揮発性メモリセルのそれぞれの面は、行及び列に構成された複数のメモリセルを含み、該Ｎ個の面のそれぞれは、該Ｎ個の面のそれぞれにおける該メモリセルの該行の１つに亘ってそれぞれ延在し、かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが、該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み、前記Ｎ個の面は、前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１つに亘ってそれぞれが延在し、かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む、不揮発性メモリセルのＮ個の面を含む、不揮発性メモリ装置を動作させる方法であって、
複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割することと、
それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングすることと、を含む、方法。
前記プログラミングすることは、
前記複数のワードのデータのそれぞれに対する第１の前記Ｎ個のフラクショナルワードを第１の前記不揮発性メモリセルのＮ個の面にプログラミングすることと、その後、
前記複数のワードのデータのそれぞれの第２の前記Ｎ個のフラクショナルワードを第２の前記不揮発性メモリセルのＮ個の面にプログラミングすることと、を更に含む、請求項７に記載の方法。
前記プログラミングすることは、
第１の前記複数のワードのデータに対する前記Ｎ個のフラクショナルワードを前記不揮発性メモリセルのＮ個の面にプログラミングすることと、その後、
第２の前記複数のワードのデータに対する前記Ｎ個のフラクショナルワードを前記不揮発性メモリセルのＮ個の面にプログラミングすることと、を更に含む、請求項７に記載の方法。
前記プログラミングすることは、前記不揮発性メモリセルのＮ個の面のただ１つの面の前記ゲート線の１つ以上に、いつでもチャージポンプから選択的に電圧を供給することを、更に含む、請求項７に記載の方法。
前記Ｎ個のフラクショナルワードに対してプログラミングするビット数は、前記フラクショナルワードのそれぞれのビットサイズより小さく、前記Ｎ個のフラクショナルワードのそれぞれをプログラミングすることは、単一のプログラミング動作で実行される、請求項７に記載の方法。
前記複数のワードの１つは、第１及び第２のハーフワードを含み、該第１のハーフワードは、データパターン「１」を含み、前記方法は、該第２のハーフワードのプログラミングを有効化することを更に含む、請求項７に記載の方法。
前記フラクショナルワードの１つは、データパターン「１」を含み、前記方法は、前記１つのフラクショナルワードのプログラミングを無効化することを更に含む、請求項７に記載の方法。
不揮発性メモリ装置であって、
不揮発性メモリセルのＮ個の面であって、Ｎは、１より大きい整数であり、不揮発性メモリセルのそれぞれの面は、行及び列に構成された複数のメモリセルを含み、該Ｎ個の面のそれぞれは、該Ｎ個の面のそれぞれにおける該メモリセルの該行に亘って延在するゲート線を含む、不揮発性メモリセルのＮ個の面と、
コントローラであって、
複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し、
それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを、プログラミング電流を使い、かつプログラム時間内に、１つの該不揮発性メモリセルのＮ個の面にプログラミングし、
該不揮発性メモリセルのそれぞれに対して該プログラミング電流を係数で変動させ、
該不揮発性メモリセルのそれぞれに対して該係数で該プログラム時間を反比例して変動させる、ように構成されたコントローラと、を含む、不揮発性メモリ装置。
前記係数は、前記ワードのデータの１つのビット数又は前記フラクショナルワードの１つのビット数に比例し、かつプログラミングするビット数に反比例する、請求項１４に記載の不揮発性メモリ装置。
前記Ｎ個のフラクショナルワードは、別個にかつ同時にプログラミングされる、請求項１４に記載の不揮発性メモリ装置。
複数の前記Ｎ個のフラクショナルワードは、別個にかつ同時にプログラミングされる、請求項１４に記載の不揮発性メモリ装置。
不揮発性メモリ装置であって、
第１及び第２のメモリアレイであって、該メモリアレイのそれぞれは、不揮発性メモリセルのＮ個の面を含み、Ｎは、１より大きい整数であり、不揮発性メモリセルのそれぞれの面は、行及び列に構成された複数のメモリセルを含み、該Ｎ個の面のそれぞれは、該Ｎ個の面のそれぞれにおける該メモリセルの該行に亘ってそれぞれ延在し、かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが、該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み、前記Ｎ個の面は、前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１つに亘ってそれぞれが延在し、かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む、第１及び第２のメモリアレイと、
コントローラであって、
複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し、
それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングする、ように構成された、コントローラと、
該第１のメモリアレイの該メモリセルのアドレスをデコードするための、第１のロウデコーダ及び第１のカラムデコーダと、
該第２のメモリアレイの該メモリセルのアドレスをデコードするための、第２のロウデコーダ及び第２のカラムデコーダと、
該第１及び第２のメモリアレイの両方の該メモリセルのアドレスをデコードするための、該第１のメモリアレイと該第２のメモリアレイとの間に配置される、ソース線デコーダと、を含む、不揮発性メモリ装置。
前記第１のロウデコーダ及び前記第１のカラムデコーダは、前記第１のメモリアレイにすぐ隣接し、前記第２のロウデコーダ及び前記第２のカラムデコーダは、前記第２のメモリアレイにすぐ隣接する、請求項１８に記載の不揮発性メモリ装置。
前記ソース線デコーダは、前記第１のメモリアレイにすぐ隣接し、前記第２のメモリアレイにすぐ隣接する、請求項１９に記載の不揮発性メモリ装置。